JPH10508433A - 半導体デバイス用のセルフアラインメント技術 - Google Patents

Abstract

(57)【要約】 例えばバイポーラデバイスおよびＣＭＯＳデバイスを含む半導体構造を製造するための改良方法であって従来技術の問題を解消した改良方法を開示している。この発明の一つの実施例による方法はＰ＋ 分離領域（２８）と、Ｐ−ウェル（２４）と、Ｐ型ベース領域（３４）と、Ｎ＋ コレクタコンタクト（３８）とをセルフアラインするのに用いることができる。この改良方法では、これらＰ＋分離領域、Ｐ−ウェル、Ｐ型ベース領域およびＮ＋ コレクタコンタクトは単一のマスキング工程（２０）を用いて区画され、したがって自動的にセルフアラインされる。このセルフアラインメントはいくつかの決定的なマスクアラインメント（したがっていくつかのアラインメント許容差）を不要にするので、貴重なダイ表面積を節約し、素子密度の向上を可能にする。

Description

【発明の詳細な説明】 半導体デバイス用のセルフアラインメント技術 発明の分野 この発明は半導体基板内に種々の半導体構造のためのセルフアラインした領域 を形成する方法に関する。 発明の背景 半導体業界の継続的目標の一つはより小さい集積回路をより低い製造コストで 製造することである。したがって、この目標を達成可能な半導体デバイスの製造 プロセスは大変貴重である。 バイポーラデバイスおよびＣＭＯＳデバイスの両方を含む集積回路を作ること がしばしば求められる。そのようなＣＭＯＳデバイスの製造に用いられる慣用の プロセスでは、一つの技術のプロセス工程をもう一つの技術のプロセス工程に統 合する。例えば、ＮＰＮトランジスタおよびＮＭＯＳトランジスタの両方を含む 構成を作るのに用いるその種の一つの慣用の方法では、Ｐ型基板上にＮ＋埋込み 層とＮ−エピタキシアル層とを形成する。第１のマスキングおよびドーピング過 程においてＰ＋ 分離領域（互いに隣接するデバイスを電気的に分離する）を区 画して形成する。第２のマスキングおよびドーピング過程においてＰ−ウェルを 形成する。第３のマスキングおよびドーピング過程において、Ｐ型ベース領域を 形成する。次にゲートを形成する。次に、コレクタコンタクトとして適当なＮ＋ 領域と、コンタクト領域およびソース／ドレーン領域として適当なＰ＋ 領域を 後続のマスキングおよびドーピング工程で形成する。 上述のプロセスを用いた上記デバイスの効率的製造は、Ｐ＋ 分離領域、Ｐ− ウェル、Ｐ型ベース領域およびＮ＋ 領域を区画し形成するための多様なマスク の正確なアラインメントを要する。各マスキング工程ではアラインメント許容差 を半導体構造の横方向寸法に算入する必要がある。各々が１−２μｍ程度のこれ らアラインメント許容差がアラインメント誤差の補償のために必要である。素子 の高密度化が必要な複雑なバイＣＭＯＳプロセスの場合は、これらのアラインメ ント 許容差がより重要になって半導体構造の横方向寸法を大きくする必要が生じ、貴 重なダイ表面に無駄を生ずる。 概要 例えばバイポーラおよびＣＭＯＳデバイスを含む半導体構造の製造のための改 良された方法であって上述の従来技術の問題点を解消する方法を述べる。この発 明の一つの実施例による方法は、Ｐ＋ 分離領域、Ｐ−ウェル、Ｐ型ベース領域 、およびＮ＋ コレクタコンタクト（エピタキシアルタブ用）をセルフアライン するのに使える。この改良された方法では、Ｐ＋ 分離領域、Ｐ−ウェル、Ｐ型 ベース領域、およびＮ＋ コレクタコンタクトが単一のマスキング工程で区画さ れ、したがって自動的にセルフアラインされる。このセルフアラインメントはい くつかの重大なマスクアラインメント（したがっていくつかのアラインメント許 容差）を不要にするので、貴重なダイ表面を節約し素子の高密度化を可能にする 。もう一つの実施例では、ＰＭＯＳトランジスタのソース／ドレーン領域として 、またはＰＮＰトランジスタのエミッタ／コレクタ領域としてそれぞれ使われる Ｐ＋ 領域を上述の単一マスキング工程により区画する。 この改良方法の一つの実施例においては、Ｐ型基板の表面にＮ＋ 埋込み層と Ｎ− エピタキシアル層とを形成してある。そのエピタキシアル層全体を覆って 酸化物の層を次に形成し、第１のマスキング工程中にパターン形成用に選択的に エッチングする。上記パターン形成ずみの酸化物層が、互いにセルフラインした Ｐ＋ 分離層、Ｐ−ウェル、Ｐ型ベースおよびＮ＋ コンタクト領域をどこに形成 するかを区画する。 次に、後続の工程でＰ−ウェルとなるエピタキシアル層の予め区画ずみの部分 だけを露光状態に留めておくように第１の特大のマスクを形成する。このマスク は、上記酸化物パターンがＰ−ウェル境界をすでに正確に区画しているので、予 め区画ずみのＰウェル領域を粗くアラインするだけでよい。次に、Ｐ型ドーパン トをマスクなしのエピタキシアル層に打ち込んでＰ−ウェルを形成する。 次のマスキングおよびエッチング工程において、第１の特大マスクと同じ第２ のマスクを形成して、Ｐ＋ 分離領域とすべき領域を覆うエピタキシアル層の既 区画部以外の部分をマスクする。この特大のマスクは、酸化物パターンがＰ＋ 分離領域の境界を正確に区画しているので、予め区画ずみのＰ＋ 分離領域に粗 くアラ インする。次に、Ｐ型ドーパントをマスクなしのエピタキシアル層に打ち込んで セルフアラインしたＰ＋ 領域を形成する。 次に、Ｐ型ベース領域およびＮ＋ コンタクト領域（および酸化物パターンの 区画するそれら以外の領域）を上述のものと同様の後続のマスキングおよびドー ピング工程の期間中に形成する。これら後続の工程の期間中に用いるマスクも特 大で、粗いアラインメントでよい。Ｐ型ベース領域とＮ＋ コンタクト領域とは 酸化物層のパターニングの期間中に初めに区画されるので、Ｐ型ベースおよびＮ ＋ コンタクト領域も他の領域とセルフアラインされている。 種々のウェルおよび領域の正確な境界は酸化物層への単一のパターニング工程 ですべて最初に区画されるので、Ｐ−ウェル、Ｐ＋ 分離領域、Ｐ型ベースおよ びＮ＋ コンタクト領域の形成に用いる特大マスクは正確なマスクアラインメン トを必要とせず、これら特大マスクのアラインメント許容差は集積回路の寸法を 増加させることにはならない。したがって、上記方法はダイ表面を節約し素子密 度を高める。 図面の簡単な説明 図１乃至７はこの発明による半導体構造製造における種々の工程を図解した半 導体構造断面図である。 詳細な説明 バイポーラトランジスタおよびＭＯＳトランジスタを含むことができる特定の トランジスタ構造１０の製造についてこの改良方法を以下に説明するが、この説 明を読めば当業者にはこれ以外の実施例が自明になるであろう。 図１はＮ＋ 埋込み層１４とＮ− エピタキシアル層１６とを形成したＰ型基板 １２を有する構造１０を示す。エピタキシアル層１６の厚さとドーパント濃度は エピタキシアル層１６内に形成すべきデバイスの所望の特性に応じて変わり得る 。上述および後述の導電型をこの発明の利点を確保しながら逆にすることもでき る。 厚さ約11,000Åの酸化物層１８をエピタキシアル層１６の表面に形成する。こ の層１８は成長させても堆積させてもよい。次に、レジスト層２０を酸化物層１ ８の上表面にスピン塗布し、第１のマスクを用いて露光し現像して図１記載のレ ジスト２０パターンを形成する。 次に、レジスト２０をマスクとして使って酸化物層１８を適当なウェットエッ チング液で選択的にエッチングし、図２記載の酸化物層１８パターンを形成する 。次にレジスト２０を除去する。次に、酸化物（酸化物部分１８ａ−ｆ）の薄い 層（例えば1,000Å）を露出エピタキシアル層１６を覆って成長させ、エピタキ シアル層１６を後続のレジスト層中の不純物から保護する。酸化物１８中の切り 目（１９ａ−ｆ）が、互いにセルフアラインしたＰ−ウェル、Ｐ＋ 分離領域、 Ｐ型ベースおよびＮ＋ コンタクト領域の境界を画する。図２に示した特定の酸 化物１８パターンは図解だけを目的とするものであって、形成すべき特定の回路 素子に応じてこれ以外のパターンを酸化物１８中に形成することもできる。酸化 物１８はＰＭＯＳトランジスタのソース／ドレーン領域として使う浅いＰ＋ 領 域やＭＯＳ抵抗体として使う浅いＰ− 領域を画することもできる。 第２のレジスト層をスピン塗布し、次に第２のマスクを用いて露光し現像して 、図２の示すように、露出した酸化物１８の薄い部分１８ｅだけを残して特大マ スク２２を形成する。特大マスクは、酸化物膜１８の薄い部分１８ｅに隣接する 厚い部分が部分１８ｅの下に形成すべきドープ領域の境界を正確に画するので粗 くアラインするだけでよい。次に、ホウ素イオンなどのＰ型ドーパントを酸化物 層１８の部分１８ｅを通じ約７０keVのエネルギーと約１Ｅ１３イオン／cm²の照 射量でエピタキシアル層１６に打ち込み、Ｐ−ウェル２４を形成する。Ｐ−ウェ ル２４不純物の埋込みは後続の加熱工程の期間中に行われる。 Ｐ−ウェル２４は酸化物層１８の切り目１９ｅによって初めに区画されるので 、特大マスク２２のアラインメント許容差は集積回路の横方向の寸法を増加させ ることにはならない。 次にマスク２２を適当なストリッパー剤で除去する。 第３のレジスト層を酸化物層１８の上表面にスピン塗布し、次に第３のマスキ ング工程を用いて露光し現像して、図３に示すように特大マスク２６を形成する 。ホウ素などのＰ型ドーパントを約７０keVのエネルギーと約７．５Ｅ１５イオ ン／cm²の照射量でエピタキシアル層１６に（薄い酸化物領域１８ａ、１８ｄ、 １８ｆを通じて）打込み、Ｐ＋ 分離層２８ａ、２８ｂ、２８ｃをそれぞれ形成 する。次に、マスク２６を適当なストリッパー剤で除去する。これらＰ＋ 分離 層２８ａ−ｃの境界は、Ｐ−ウェル２４の場合と同様に、パターニングした酸化 物層１８で区画されるので、Ｐ＋ 分離領域２８ａ−ｃはＰ−ウェル２４に対し て自動的にセ ルフアラインされる。したがって、マスク２６のアラインメント許容差は集積回 路の横方向寸法を増加させることにはならない。 図４に示すとおり、ウェーハを酸素雰囲気中におき、既存の酸化物層１８全体 にわたり付加的酸化物層を成長させて酸化物層１８をより厚くする。この酸化膜 は厚い酸化物層部分３０よりも薄い酸化物層部分１８ａ−ｆで急速に成長する。 好ましい実施例では、薄い酸化物層部分１８ａ−ｆは厚さ約4,000Åであり、厚 い酸化物層部分３０は厚さ約11,000Åである。 次に、Ｐ−ウェル２４およびＰ＋ 分離領域２８ａ、２８ｂおよび２８ｃを加 熱工程中に押し込む。 第４のレジスト層をスピン塗布して第４のマスキング工程中に選択的に除去し 、図４に示すマスクパターン３２を形成する。ホウ素イオンなどのＰ型ドーパン トを約１８０keVと約６．４Ｅ１４イオン／cm²の線量でエピタキシアル層１６に （酸化物部分１８ｃを通じて）打ち込み、Ｐ型ベース３４を形成する。特大マス ク３２と薄い酸化物部分１８ｃ隣接の厚い酸化物部分とによって、Ｐ型ベース３ ４のみへのドーパント注入が確実になる。酸化物部分１８ｃの上に付加的酸化物 層を成長させることによって、ホウ素イオン打込みの深さ（それに伴う不純物濃 度）のより正確な制御が可能になり、加工結果のＮＰＮトランジスタの特性の予 測可能性の改善が可能になる。 すでに形成ずみのＰ−ウェル２４およびＰ＋ 分離領域２８ａ−ｃと同様に、 酸化物層１８のエッチングによるパターンでＰ型ベース３４境界が区画され、そ れによってＰ−ウェル２４およびＰ＋ 分離領域２８ａ−ｃにセルフアラインさ れる。したがって、マスク３２のアラインメント許容差が加工結果の集積回路の 寸法の拡大を必要とすることは全くない。 Ｐ型ベース２４の形成の終了ののちマスク３２を適当なストリッパー剤で完全 に除去する。次に、Ｐ−ウェル２４、Ｐ＋ 分離領域２８ａ−ｃおよびＰ型ベー ス３４を同時に押し込み、Ｐ＋ 分離領域２８ａ−ｃが基板１２に接触するよう にする。一つの実施例では、Ｐ−ウェル２４、Ｐ＋ 分離領域２８ａ−ｃ、およ びＰ型ベース３４の押し込みは最終的な深さがそれぞれ３．５μｍ、７μｍ、お よび３．０μｍになるように行う。 第５のレジスト層をスピン塗布し、第５のマスキング工程中に露光して現像し 、 図５に示すマスク３６パターンを形成する。開口３６ａ−ｄはエッチング工程中 に除去されたレジスト層除去部分を示す。次に、マスクで覆われた酸化物層１８ を適当なウェットエッチング剤またはドライエッチング剤で選択的にエッチング し、図６Ａに示した酸化物１８パターンを形成する。この酸化物除去エッチング の継続時間は、薄い酸化物部分を完全にエッチング除去するとともに厚い酸化物 部分をマスクとして残すように設定する。リンなどのＮ型ドーパントを慣用の堆 積前炉操作で導入する。リンは、エピタキシアル層１６にセルフアラインずみの Ｎ＋ コンタクト領域３８を、Ｐ型ベース領域３４内にＮ＋ エミッタ４０を、Ｐ −ウェル２４内にＮ＋ 型ソース／ドレーン領域４２をそれぞれ形成する。 Ｎ＋ コンタクト領域は、酸化物層１８の最初のマスキングおよびエッチング （図２参照）の期間中に、酸化物層１８中のエッチングにより切り目１９ｂで区 画されている。Ｐ−ウェル２４、Ｐ＋ 分離領域２８ａ−ｃ、およびＰ型ベース ３４もこの最初のマスキングおよびエッチングの期間中に区画ずみであるので、 Ｎ＋ コンタクト領域３８は、これらすでに形成ずみのＰ−ウェル２４、Ｐ＋ 分 離領域２８ａ−ｃ、およびＰ型ベース領域に自動的にセルフアラインされる。図 ６Ａに示した酸化物エッチング工程の期間中には、エピタキシアル層１６の酸化 物層１８の薄い露出部分（例えば１８ａ）の直下の部分だけがエッチング工程後 に結果的に露出して、セルフアラインずみのドーパント堆積を可能にする。酸化 物１８の薄い部分１８ａに隣接する厚い部分は、Ｎ＋ コンタクト領域３８に隣 接するエピタキシアル層１６部分へのドーパントの堆積を防ぐのに十分な厚さを エッチング工程後も維持する。 Ｎ＋ コンタクト領域３８、Ｎ＋ エミッタ４０およびＮ＋ ソース／ドレーン 領域４２は同じマスキングおよびエッチング工程で区画形成ずみであるので、こ れらＮ＋ コンタクト領域３８、Ｎ＋ エミッタ４０、およびＮ＋ ソース／ドレ ーン領域４２は互いに正確にアラインされる。しかし、Ｎ＋ エミッタ４０とＮ ＋ ソース／ドレーン領域は、Ｐ−ウェル２４、Ｐ＋ 分離領域２８ａ−ｃ、また はＰ型ベース３４にはセルフアラインされていないことに注意されたい。 セルフアラインしたＰ＋ コンタクト領域またはＰ＋ ソース／ドレーン領域を エピタキシアル層１６内に形成する必要がある場合は、図１の酸化物層１８をこ れらＰ＋ 領域も併せて画するように初めからパターニングしておく。そのため の 一つの実施例では、図６Ｂに示したように酸化物層１８をパターニングする。図 ６Ｂは図６Ａに示した基板の他の領域を図解している。付加の特大マスク４６を 次に形成し、図６Ａと同様の酸化物薄層エッチング工程にかけ、セルフアライン したＰ＋ 領域を露出させる。次に、Ｐ型ドーパントを打ち込んでソース領域４ ８、ドレーン領域５０、コンタクト領域などのＰ＋ 領域を形成する。同様のも う一つの実施例では、図１の酸化物層１８を付加のＰ型ベース領域（図４参照） を画するように初めからパターニングしておく。これら付加のベース領域（単純 化のため図示してない）はＰＭＯＳデバイスのＰ型ソース／ドレーン領域として またはＰ型コンタクト領域として作用する。この特定の実施例では、Ｐ型ソース ／ドレーン領域およびＰ型コンタクト領域を形成するのにマスキング、エッチン グまたはドーピング工程を追加する必要はない。 種々のデバイスの構造１０の中への形成を完成させるために慣用のプロセス技 術をここで用いる。例えば、図７はＮＭＯＳトランジスタとＮＰＮトランジスタ とを含む完成後の構造１０を示す。Ｐ−ウェル内またはエピタキシアルタブ内に ＭＯＳトランジスタを形成するために、少なくともソース領域とドレーン領域と の間のエピタキシアル領域を露出させて、その露出したシリコンを覆ってゲート 酸化膜を成長させる。次に、ポリシリコンまたは金属を堆積させ、ゲート５２を 形成するようにエッチングする。次に、酸化物層５４を成長させるか堆積させて 、その中にコンタクト孔を形成する。慣用のメタライズ工程を次に施して種々の 金属コンタクト５６を形成する。 この改良セルフアラインメント方法はこれ以外の多数の半導体構造の製造に使 うことができる。例えば、種々の導電率のセルフアラインした抵抗体をＰ−ウェ ル２４またはベース３４の形成に用いたのと同じ工程を含む上述の方法に従って 形成することができる。構造１０を図解として用いて説明すると、一つの実施例 における抵抗体領域は酸化物層１８の最初のマスキングおよびエッチングの期間 （このときＰ＋ 分離領域２８ａ−ｃ、Ｐ−ウェル２４、Ｐ型ベース領域３４、 およびＮ＋ コンタクト領域３８も区画する）に追加の切り目で区画する。次に 、これら抵抗体拡散領域を特大マスクおよび打込み工程により上述のとおり独立 に形成できる。種々のコンダクタンスまたは互いに異なる導電型の多様な抵抗体 を形成するのに追加の特大マスクおよびドーピング工程を用いることができる。 この 改良方法によるそれら抵抗体の形成はアラインメント許容差を受け入れるための 追加の領域を必要としないので、素子密度の向上が可能になる。 この発明によるもう一つの実施例によると、抵抗体拡散領域を追加のマスキン グ工程なしに形成できる。Ｐ型ドーパントの全面打込みをＰ−ウェル２４、Ｐ＋ 分離領域２８ａ、２８ｂ、２８ｃおよびＰ型ベースの同時押込みの直後に用い てこれら抵抗体拡散領域を形成できる。この全面打込みは、Ｐ型ベース３４のド ーパント濃度の実質的変化を生じないように最小照射量で行わなければならない 。 この発明によるさらにもう一つの実施例では、最初のマスキングおよびエッチ ング工程で酸化物層１８をエッチングして領域、すなわち後続のマスキングおよ びドーピング工程で、例えばＰＮＰトランジスタのエミッタ領域およびコレクタ 領域またはエピタキシアル層１６内に形成したＤＭＯＳトランジスタの体コンタ クト領域として用いるのに適したセルフアラインずみの深いＰ＋ 領域となる領 域を区画する。 構造１０または上述の改良方法を用いたそれ以外のあらゆる構造の形成は、酸 化物層１８内でエッチングしたパターンで最初に区画したすべての領域がセルフ アラインされているので、いくつかの決定的なマスクアラインメントを不要にす る。したがって、この自動的セルフアラインメントはアラインメント許容差受入 れのためのダイ拡大を必要としないのでダイ面積を節約する。製造すべき集積回 路の複雑さが高まるにつれて、この発明の実施によるダイ面積節約がより重要に なる。 この発明の特定の実施例を図示し説明してきたが、この発明のより広い側面を 逸脱することなく変形および改変が可能であることは当業者に自明であり、した がって添付の請求の範囲はそれら変形および改変のすべてをこの発明の真意およ び範囲内に入るものとしてその範囲内に含む。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，Ｕ Ｇ)，ＵＡ(ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＢ，ＢＧ ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ， ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＲ，ＬＳ，ＬＴ ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ， ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，Ｓ Ｇ，ＳＩ，ＳＫ，ＴＪ，ＴＭ，ＴＴ，ＵＡ，ＵＧ，ＵＺ ，ＶＮ (72)発明者 オルター，マーティン ジェイ. アメリカ合衆国 カリフォルニア州 94022 ロス アルトス，パサ ロブレス アヴェニュー 225

Claims (1)

1. 【特許請求の範囲】 １．半導体構造を形成する方法であって、 (1)第１の導電型の半導体材料を覆う第１の絶縁層を形成する過程と、 (2)前記半導体材料の部分を実質的に露出させるように前記第１の絶縁層にパ ターンを形成する過程と、 (3)前記部分の第１部分だけを実質的に露出したままにするように前記第１の 絶縁層の上にパターニングした第１のマスキング層を形成する過程と、 (4)一つ以上のウェル領域を形成するように前記部分の第１部分にドーパント を堆積させる過程と、 (5)前記第１の絶縁層を除去することなく前記第１のマスキング層を除去する 過程と、 (6)前記部分の第２部分だけを実質的に露出したままにするように前記第１の 絶縁層の第２のマスキング層を形成する過程と、 (7)一つ以上の分離領域を形成するように前記部分の第２部分にドーパントを 堆積させる過程と、 (8)前記第２のマスキング層を除去する過程と、 (9)前記半導体材料の前記部分の第３部分だけを実質的に露出したままにする ように前記第１および第２の絶縁層の上に第３のマスキング層を形成する過程と 、 (10)一つ以上のベース領域を形成するように前記半導体材料の前記部分の前記 第３部分にドーパントを堆積させる過程と、 (11)前記第３のマスキング層を除去する過程と、 (12)前記半導体材料の前記部分の第４部分だけを実質的に露出させるように前 記第１および第２の絶縁層の上に第４のマスキング層を形成する過程と、 (13)一つ以上のコレクタコンタクト領域を形成するように前記部分の第４部分 にドーパントを堆積させる過程と を含み、前記一つ以上のウェル領域、前記一つ以上の分離領域、前記一つ以上の ベース領域、および前記一つ以上のコレクタコンタクト領域が前記第１の絶縁層 中の前記パターンに従って互いにセルフアラインされている方法。 ３．前記半導体材料が前記第２の導電型の基板を覆って形成された前記第１の導 電型のエピタキシアル層であり、前記一つ以上のウェル領域が前記第２の導電型 であり、前記一つ以上の分離領域が前記第２の導電型であって前記エピタキシア ル層の上面から前記基板に延びており、前記一つ以上のベース領域が第２の導電 型であり、前記一つ以上のコレクタコンタクト領域が前記第１の導電型である請 求項１記載の方法。 ４．(11)前記第３のマスキング層を除去する過程と、 (12)前記半導体材料の前記部分の第４部分だけを実質的に露出させるように前 記絶縁層の上に第４のマスキング層を形成する過程と、 (13)第４の領域を形成するように前記部分の前記第４部分にドーパントを堆積 させる過程とを含み、 前記第４の領域が前記第１の領域、前記第２の領域、および前記第３の領域にセ ルフアラインされている請求項１記載の方法。 ５．前記第４のマスキング層が前記一つ以上のウェル領域と前記一つ以上のベー ス領域とを選択的にマスクし、前期過程(12)のドーパントが前記一つ以上のウェ ル領域の部分と前記第４のマスキング層にマスクされていない前記一つ以上のベ ース領域の部分とに堆積され、前記第４の部分が前記一つ以上のウェル領域の中 のソース領域およびドレーン領域と前記一つ以上のベース領域の中のエミッタ領 域とを構成するようにする請求項１記載の方法。 ６．前記第３のマスキング層を形成する過程の前に前記第１の絶縁層を覆う第２ の絶縁層を形成する過程をさらに含み、前記第２の層が前記第１の絶縁層に隣接 し前記第２の絶縁層が前記第１の絶縁層の中に形成した前記パターンと同様のパ ターンをその中に形成している 請求項１記載の方法。 ９．前記エミッタ、前記ソース領域、および前記ドレーン領域がＮ型である請求 項６記載の方法。 １０．前記エミッタ、前記ソース領域、前記ドレーン領域がＰ型である請求項６ 記載の方法。