JPH0555484A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0555484A JPH0555484A JP3235657A JP23565791A JPH0555484A JP H0555484 A JPH0555484 A JP H0555484A JP 3235657 A JP3235657 A JP 3235657A JP 23565791 A JP23565791 A JP 23565791A JP H0555484 A JPH0555484 A JP H0555484A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ素子を含む半導体装置の製造に際
し、フォトレジスト工程を削減して製造の容易化、製造
時間の短縮を可能にする。 【構成】 半導体基板１の表面にゲート絶縁膜５を介し
て導電膜６を形成した後、第１のフォトレジスト７で一
導電型ＭＯＳトランジスタ領域を覆った状態で逆導電型
ＭＯＳトランジスタのゲート電極８Ｎとそのソース・ド
レイン領域９Ｎを形成し、第２のフォトレジスト１０で
逆導電型ＭＯＳトランジスタ領域を覆った状態で一導電
型ＭＯＳトランジスタのゲート電極８Ｐとそのソース・
ドレイン領域９Ｐを形成する工程を含んでいる。
し、フォトレジスト工程を削減して製造の容易化、製造
時間の短縮を可能にする。 【構成】 半導体基板１の表面にゲート絶縁膜５を介し
て導電膜６を形成した後、第１のフォトレジスト７で一
導電型ＭＯＳトランジスタ領域を覆った状態で逆導電型
ＭＯＳトランジスタのゲート電極８Ｎとそのソース・ド
レイン領域９Ｎを形成し、第２のフォトレジスト１０で
逆導電型ＭＯＳトランジスタ領域を覆った状態で一導電
型ＭＯＳトランジスタのゲート電極８Ｐとそのソース・
ドレイン領域９Ｐを形成する工程を含んでいる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に異なる導電型のＭＯＳトランジスタを含む半
導体装置の製造方法に関する。
関し、特に異なる導電型のＭＯＳトランジスタを含む半
導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＣＭＯＳ素子のように異なる導電
型のＭＯＳトランジスタを含む半導体装置の製造方法と
して、図３に示す方法が提案されている。同図（ａ）乃
至（ｄ）はその製造方法を工程順に示す断面図である。
先ず、同図（ａ）のように、Ｐ型シリコン基板１にＰウ
ェル領域２及びＮウェル領域３を形成した後、選択酸化
工程によりフィールド酸化膜４を形成して素子分離を行
った後、素子領域にゲート酸化膜５を約１５nmの厚さに
成長させる。更に、この上にポリシリコン膜６を約 200
nm成長させる。
型のＭＯＳトランジスタを含む半導体装置の製造方法と
して、図３に示す方法が提案されている。同図（ａ）乃
至（ｄ）はその製造方法を工程順に示す断面図である。
先ず、同図（ａ）のように、Ｐ型シリコン基板１にＰウ
ェル領域２及びＮウェル領域３を形成した後、選択酸化
工程によりフィールド酸化膜４を形成して素子分離を行
った後、素子領域にゲート酸化膜５を約１５nmの厚さに
成長させる。更に、この上にポリシリコン膜６を約 200
nm成長させる。
【０００３】次に、同図（ｂ）に示すように、第１のフ
ォトレジスト３１をマスクとしてポリシリコン膜６のド
ライエッチングを行いＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタ）とＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳトランジスタ）の各ゲート
電極８Ｐ，８Ｎを形成する。そして、同図（ｃ）に示す
ように、第２のフォトレジスト３２をマスクとしてＰＭ
ＯＳトランジスタの領域を覆い、リンイオンを例えばエ
ネルギー 40KeV，ドーズ量約 3.0×1013cm-2で注入し、
ＮＭＯＳトランジスタのソース・ドレイン領域８Ｎの低
濃度Ｎ- 拡散層９Ｎを形成する。
ォトレジスト３１をマスクとしてポリシリコン膜６のド
ライエッチングを行いＰチャネルＭＯＳトランジスタ
（以下、ＰＭＯＳトランジスタ）とＮチャネルＭＯＳト
ランジスタ（以下、ＮＭＯＳトランジスタ）の各ゲート
電極８Ｐ，８Ｎを形成する。そして、同図（ｃ）に示す
ように、第２のフォトレジスト３２をマスクとしてＰＭ
ＯＳトランジスタの領域を覆い、リンイオンを例えばエ
ネルギー 40KeV，ドーズ量約 3.0×1013cm-2で注入し、
ＮＭＯＳトランジスタのソース・ドレイン領域８Ｎの低
濃度Ｎ- 拡散層９Ｎを形成する。
【０００４】次に、同図（ｄ）に示すように、第３のフ
ォトレジスト３３をマスクとして今度はＮＭＯＳトラン
ジスタの領域を覆い、ボロンイオンを例えばエネルギー
30KeV，ドーズ量約 3.0×1013cm-2で注入し、ＰＭＯＳ
トランジスタのソース・ドレイン領域８Ｐの低濃度Ｐ-
拡散層９Ｐを形成する。しかる後、図示は省略するが、
ゲート電極の両側面にサイドウォールを形成し、ソース
・ドレイン領域高濃度拡散層を形成した後、層間絶縁膜
としてＰＳＧ膜を成長させ、次いで電極部分を開口し、
アルミニウムによる配線加工を施すことにより所望の半
導体装置が得られる。
ォトレジスト３３をマスクとして今度はＮＭＯＳトラン
ジスタの領域を覆い、ボロンイオンを例えばエネルギー
30KeV，ドーズ量約 3.0×1013cm-2で注入し、ＰＭＯＳ
トランジスタのソース・ドレイン領域８Ｐの低濃度Ｐ-
拡散層９Ｐを形成する。しかる後、図示は省略するが、
ゲート電極の両側面にサイドウォールを形成し、ソース
・ドレイン領域高濃度拡散層を形成した後、層間絶縁膜
としてＰＳＧ膜を成長させ、次いで電極部分を開口し、
アルミニウムによる配線加工を施すことにより所望の半
導体装置が得られる。
【０００５】
【発明が解決しようとする課題】しかしながら、この半
導体装置の製造方法によると、ゲート電極形成に１つの
フォトレジスト工程が必要とされ、ソース，ドレイン領
域形成にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ
でそれぞれ１つずつのフォトレジスト工程が必要とさ
れ、結局この工程だけで３つのフォトレジスト工程が必
要とされ製造が複雑でかつ時間がかかるという問題があ
る。本発明の目的は、フォトレジスト工程を削減して製
造の容易化、製造時間の短縮を可能にした半導体装置の
製造方法を提供することにある。
導体装置の製造方法によると、ゲート電極形成に１つの
フォトレジスト工程が必要とされ、ソース，ドレイン領
域形成にＮＭＯＳトランジスタ、ＰＭＯＳトランジスタ
でそれぞれ１つずつのフォトレジスト工程が必要とさ
れ、結局この工程だけで３つのフォトレジスト工程が必
要とされ製造が複雑でかつ時間がかかるという問題があ
る。本発明の目的は、フォトレジスト工程を削減して製
造の容易化、製造時間の短縮を可能にした半導体装置の
製造方法を提供することにある。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板に一導電型領域及び逆導電型領域
を形成する工程と、この半導体基板の表面にゲート絶縁
膜を介して導電膜を形成する工程と、第１のフォトレジ
ストを一導電型ＭＯＳトランジスタ形成領域及び逆導電
型ＭＯＳトランジスタのゲート形成領域のみ残してパタ
ーニングを行って逆導電型ＭＯＳトランジスタのゲート
電極を形成する工程と、前記第１のフォトレジストをマ
スクとし、逆導電型不純物を注入して逆導電型ＭＯＳト
ランジスタのソース・ドレイン領域を形成する工程と、
第２のフォトレジストを逆導電型ＭＯＳトランジスタ形
成領域及び一導電型ＭＯＳトランジスタのゲート形成領
域のみ残してパターニングを行って一導電型ＭＯＳトラ
ンジスタのゲート電極を形成する工程と、前記第２のフ
ォトレジストをマスクとし、一導電型不純物を注入して
一導電型ＭＯＳトランジスタのソース・ドレイン領域を
形成する工程を含んでいる。
造方法は、半導体基板に一導電型領域及び逆導電型領域
を形成する工程と、この半導体基板の表面にゲート絶縁
膜を介して導電膜を形成する工程と、第１のフォトレジ
ストを一導電型ＭＯＳトランジスタ形成領域及び逆導電
型ＭＯＳトランジスタのゲート形成領域のみ残してパタ
ーニングを行って逆導電型ＭＯＳトランジスタのゲート
電極を形成する工程と、前記第１のフォトレジストをマ
スクとし、逆導電型不純物を注入して逆導電型ＭＯＳト
ランジスタのソース・ドレイン領域を形成する工程と、
第２のフォトレジストを逆導電型ＭＯＳトランジスタ形
成領域及び一導電型ＭＯＳトランジスタのゲート形成領
域のみ残してパターニングを行って一導電型ＭＯＳトラ
ンジスタのゲート電極を形成する工程と、前記第２のフ
ォトレジストをマスクとし、一導電型不純物を注入して
一導電型ＭＯＳトランジスタのソース・ドレイン領域を
形成する工程を含んでいる。
【０００７】
【実施例】次に、本発明について図面を参照して説明す
る。図１（ａ）乃至（ｃ）は本発明の第１の実施例を工
程順に示す断面図である。先ず、同図（ａ）に示すよう
に、Ｐ型シリコン基板１にＰウェル領域２及びＮウェル
領域３を形成し、続いて選択酸化工程によりフィールド
酸化膜４を形成して素子分離を行った後、ゲート酸化膜
５を約１５nmの厚さに成長させる。その上で、全面にポ
リシリコン膜６を約200nm成長させる。続いて、同図
（ｂ）に示すように、第１のフォトレジスト７をパター
ニングし、ＮＭＯＳトランジスタ領域におけるポリシリ
コン膜６の選択除去を行いＮＭＯＳトランジスタのゲー
ト電極８Ｎを形成する。このとき、第１のフォトレジス
ト７はＰＭＯＳトランジスタ領域を覆った状態とされ
る。そして、この第１のフォトレジスト７をマスクとし
てリンイオンを例えばエネルギー 40KeV，ドーズ量約3.
0×1013cm-2の条件で注入し、ＮＭＯＳトランジスタの
ソース・ドレイン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形
成する。
る。図１（ａ）乃至（ｃ）は本発明の第１の実施例を工
程順に示す断面図である。先ず、同図（ａ）に示すよう
に、Ｐ型シリコン基板１にＰウェル領域２及びＮウェル
領域３を形成し、続いて選択酸化工程によりフィールド
酸化膜４を形成して素子分離を行った後、ゲート酸化膜
５を約１５nmの厚さに成長させる。その上で、全面にポ
リシリコン膜６を約200nm成長させる。続いて、同図
（ｂ）に示すように、第１のフォトレジスト７をパター
ニングし、ＮＭＯＳトランジスタ領域におけるポリシリ
コン膜６の選択除去を行いＮＭＯＳトランジスタのゲー
ト電極８Ｎを形成する。このとき、第１のフォトレジス
ト７はＰＭＯＳトランジスタ領域を覆った状態とされ
る。そして、この第１のフォトレジスト７をマスクとし
てリンイオンを例えばエネルギー 40KeV，ドーズ量約3.
0×1013cm-2の条件で注入し、ＮＭＯＳトランジスタの
ソース・ドレイン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形
成する。
【０００８】次に、同図（ｃ）に示すように、第２のフ
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域に残されていた前記ポリシリコン膜６の選択除
去を行いＰＭＯＳトランジスタのゲート電極８Ｐを形成
する。このとき、第２のフォトレジスト１０はＮＭＯＳ
トランジスタ領域を覆った状態とされる。そして、前記
第２のフォトレジスト１０をマスクとしてボロンイオン
を例えばエネルギー 30KeV，ドーズ量約 3.0×1013cm-2
の条件で注入し、ＰＭＯＳトランジスタのソース・ドレ
イン領域の低濃度Ｐ- 拡散層９Ｐを形成する。
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域に残されていた前記ポリシリコン膜６の選択除
去を行いＰＭＯＳトランジスタのゲート電極８Ｐを形成
する。このとき、第２のフォトレジスト１０はＮＭＯＳ
トランジスタ領域を覆った状態とされる。そして、前記
第２のフォトレジスト１０をマスクとしてボロンイオン
を例えばエネルギー 30KeV，ドーズ量約 3.0×1013cm-2
の条件で注入し、ＰＭＯＳトランジスタのソース・ドレ
イン領域の低濃度Ｐ- 拡散層９Ｐを形成する。
【０００９】しかる後、図示は省略するが、各トランジ
スタのゲート電極の両側面にサイドウォールを形成し、
ソース・ドレイン領域高濃度拡散層を形成した後、層間
絶縁膜としてＰＳＧ膜を成長させ、次いで電極部分を開
口し、アルミニウムによる配線加工を施すことにより所
望の半導体装置が得られる。したがって、この製造方法
では、第１のフォトレジスト７と第２のフォトレジスト
１０を用いた２つのフォトレジスト工程でＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを製造することがで
き、従来の工程よりも１回のフォトレジスト工程を削減
することができる。
スタのゲート電極の両側面にサイドウォールを形成し、
ソース・ドレイン領域高濃度拡散層を形成した後、層間
絶縁膜としてＰＳＧ膜を成長させ、次いで電極部分を開
口し、アルミニウムによる配線加工を施すことにより所
望の半導体装置が得られる。したがって、この製造方法
では、第１のフォトレジスト７と第２のフォトレジスト
１０を用いた２つのフォトレジスト工程でＰＭＯＳトラ
ンジスタとＮＭＯＳトランジスタを製造することがで
き、従来の工程よりも１回のフォトレジスト工程を削減
することができる。
【００１０】図２（ａ）乃至（ｃ）は本発明の第２の実
施例であるＢｉＣＭＯＳ集積回路の製造方法を工程順に
示す断面図である。先ず、同図（ａ）に示すように、Ｐ
型シリコン基板２１にＰ+ 埋込層２２及びＮ+ 埋込層２
３を形成した後、Ｎ型エピタキシャル層２４を形成し、
続いてＰウェル領域２及びＮウェル領域３を形成する。
次に選択酸化工程によりフィールド酸化膜４を形成して
素子分離を行った後、ゲート酸化膜５を約１５nmの厚さ
に成長させる。このとき、ＮＰＮバイポーラトランジス
タのコレクタ部分のみ酸化膜を除去する。そして、この
上にポリシリコン膜６を約 200nm成長させた後、リンを
ＰＯＣｌ3 雰囲気中で拡散し、ＮＰＮバイポーラトラン
ジスタのコレクタ領域となるＮ+ 拡散層２５を形成す
る。
施例であるＢｉＣＭＯＳ集積回路の製造方法を工程順に
示す断面図である。先ず、同図（ａ）に示すように、Ｐ
型シリコン基板２１にＰ+ 埋込層２２及びＮ+ 埋込層２
３を形成した後、Ｎ型エピタキシャル層２４を形成し、
続いてＰウェル領域２及びＮウェル領域３を形成する。
次に選択酸化工程によりフィールド酸化膜４を形成して
素子分離を行った後、ゲート酸化膜５を約１５nmの厚さ
に成長させる。このとき、ＮＰＮバイポーラトランジス
タのコレクタ部分のみ酸化膜を除去する。そして、この
上にポリシリコン膜６を約 200nm成長させた後、リンを
ＰＯＣｌ3 雰囲気中で拡散し、ＮＰＮバイポーラトラン
ジスタのコレクタ領域となるＮ+ 拡散層２５を形成す
る。
【００１１】次に、同図（ｂ）に示すように、第１のフ
ォトレジスト７をパターニングしてＮＭＯＳトランジス
タ領域のポリシリコン膜６の選択除去を行い、ＮＭＯＳ
トランジスタのゲート電極８Ｎを形成する。このとき第
１のフォトレジスト７でＰＭＯＳトランジスタ領域とＮ
ＰＮバイポーラトランジスタ領域を覆っている。そして
前記第１のフォトレジスト７をマスクとしてリンイオン
を例えばエネルギー 40KeV，ドーズ量 3.0×1013cm-2の
条件で注入し、ＮＭＯＳトランジスタのソース・ドレイ
ン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形成する。
ォトレジスト７をパターニングしてＮＭＯＳトランジス
タ領域のポリシリコン膜６の選択除去を行い、ＮＭＯＳ
トランジスタのゲート電極８Ｎを形成する。このとき第
１のフォトレジスト７でＰＭＯＳトランジスタ領域とＮ
ＰＮバイポーラトランジスタ領域を覆っている。そして
前記第１のフォトレジスト７をマスクとしてリンイオン
を例えばエネルギー 40KeV，ドーズ量 3.0×1013cm-2の
条件で注入し、ＮＭＯＳトランジスタのソース・ドレイ
ン領域８Ｎの低濃度Ｎ- 拡散層９Ｎを形成する。
【００１２】次に、同図（ｃ）に示すように、第２のフ
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域のポリシリコン膜６の選択除去を行い、ＰＭＯ
Ｓトランジスタのゲート電極８Ｐ及びＮＰＮバイポーラ
トランジスタのコレクタ電極８Ｂを形成する。このとき
第２のフォトレジスト１０でＮＭＯＳトランジスタ領域
を覆っている。そして前記第２のフォトレジスト１０を
マスクとしてボロンイオンを例えば、エネルギー 30Ke
V，ドーズ量約 3.0×1013cm-2の条件で注入し、ＰＭＯ
Ｓトランジスタのソース・ドレイン領域の低濃度Ｐ- 拡
散層９Ｐを形成する。又、これと同時にＮＰＮバイポー
ラトランジスタのベース領域２６を形成する。
ォトレジスト１０をパターニングしてＰＭＯＳトランジ
スタ領域のポリシリコン膜６の選択除去を行い、ＰＭＯ
Ｓトランジスタのゲート電極８Ｐ及びＮＰＮバイポーラ
トランジスタのコレクタ電極８Ｂを形成する。このとき
第２のフォトレジスト１０でＮＭＯＳトランジスタ領域
を覆っている。そして前記第２のフォトレジスト１０を
マスクとしてボロンイオンを例えば、エネルギー 30Ke
V，ドーズ量約 3.0×1013cm-2の条件で注入し、ＰＭＯ
Ｓトランジスタのソース・ドレイン領域の低濃度Ｐ- 拡
散層９Ｐを形成する。又、これと同時にＮＰＮバイポー
ラトランジスタのベース領域２６を形成する。
【００１３】その後、図示は省略するが、ＭＯＳトラン
ジスタ部においてはゲート電極の両側面にサイドウォー
ルを形成し、ソース・ドレイン領域の高濃度拡散層を形
成した後、バイポーラトランジスタ部のベース領域高濃
度拡散層及びエミッタ拡散層領域を形成する。次いで、
層間絶縁膜としてＰＳＧ膜を成長させた後、電極部分を
開口し、アルミニウムによる配線加工を施すことにより
所望の半導体装置が得られる。この製造方法によると、
ＭＯＳトランジスタのゲート電極の形成と、ソース・ド
レイン拡散層領域の形成を同一のフォトレジスト工程で
行うことができ、かつこれと同時にバイポーラトランジ
スタのベース領域も形成することができるので、従来と
比較して２つのフォトレジスト工程を削減することがで
き製造を容易にし、かつ製造時間を短縮することが可能
となる。
ジスタ部においてはゲート電極の両側面にサイドウォー
ルを形成し、ソース・ドレイン領域の高濃度拡散層を形
成した後、バイポーラトランジスタ部のベース領域高濃
度拡散層及びエミッタ拡散層領域を形成する。次いで、
層間絶縁膜としてＰＳＧ膜を成長させた後、電極部分を
開口し、アルミニウムによる配線加工を施すことにより
所望の半導体装置が得られる。この製造方法によると、
ＭＯＳトランジスタのゲート電極の形成と、ソース・ド
レイン拡散層領域の形成を同一のフォトレジスト工程で
行うことができ、かつこれと同時にバイポーラトランジ
スタのベース領域も形成することができるので、従来と
比較して２つのフォトレジスト工程を削減することがで
き製造を容易にし、かつ製造時間を短縮することが可能
となる。
【００１４】
【発明の効果】以上のように本発明によれば、一導電型
ＭＯＳトランジスタの形成領域を第１のフォトレジスト
で覆った状態で逆導電型ＭＯＳトランジスタのゲート電
極及びソース・ドレイン領域を形成し、次いで逆導電型
ＭＯＳトランジスタの形成領域を第２のフォトレジスト
で覆った状態で一導電型ＭＯＳトランジスタのゲート電
極及びソース・ドレイン領域を形成しているので、ＣＭ
ＯＳ構造を備えた半導体装置を製造する際において、Ｍ
ＯＳトランジスタのゲート電極の形成と、ソース・ドレ
イン領域の形成を同一のフォトレジスト工程で行うこと
ができ、従来の製造方法に比較して１つのフォトレジス
ト工程を削減することができ、製造の容易化及び製造時
間の短縮を図ることができる効果がある。
ＭＯＳトランジスタの形成領域を第１のフォトレジスト
で覆った状態で逆導電型ＭＯＳトランジスタのゲート電
極及びソース・ドレイン領域を形成し、次いで逆導電型
ＭＯＳトランジスタの形成領域を第２のフォトレジスト
で覆った状態で一導電型ＭＯＳトランジスタのゲート電
極及びソース・ドレイン領域を形成しているので、ＣＭ
ＯＳ構造を備えた半導体装置を製造する際において、Ｍ
ＯＳトランジスタのゲート電極の形成と、ソース・ドレ
イン領域の形成を同一のフォトレジスト工程で行うこと
ができ、従来の製造方法に比較して１つのフォトレジス
ト工程を削減することができ、製造の容易化及び製造時
間の短縮を図ることができる効果がある。
【図１】本発明の半導体装置の製造方法の第１実施例を
製造工程順に示す断面図である。
製造工程順に示す断面図である。
【図２】本発明の第２実施例を製造工程順に示す断面図
である。
である。
【図３】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
１，２１ Ｐ型シリコン基板 ２ Ｐウェル ３ Ｎウェル ６ ポリシリコン膜 ７ 第１のフォトレジスト ８Ｎ，８Ｐ ゲート電極 ９Ｎ，９Ｐ ソース・ドレイン領域 １０ 第２のフォトレジスト
Claims (1)
- 【請求項１】 半導体基板に一導電型領域及び逆導電型
領域を形成する工程と、この半導体基板の表面にゲート
絶縁膜を介して導電膜を形成する工程と、第１のフォト
レジストを一導電型ＭＯＳトランジスタ形成領域及び逆
導電型ＭＯＳトランジスタのゲート形成領域のみ残して
パターニングを行って逆導電型ＭＯＳトランジスタのゲ
ート電極を形成する工程と、前記第１のフォトレジスト
をマスクとし、逆導電型不純物を注入して逆導電型ＭＯ
Ｓトランジスタのソース・ドレイン領域を形成する工程
と、第２のフォトレジストを逆導電型ＭＯＳトランジス
タ形成領域及び一導電型ＭＯＳトランジスタのゲート形
成領域のみ残してパターニングを行って一導電型ＭＯＳ
トランジスタのゲート電極を形成する工程と、前記第２
のフォトレジストをマスクとし、一導電型不純物を注入
して一導電型ＭＯＳトランジスタのソース・ドレイン領
域を形成する工程を含むことを特徴とする半導体装置の
製造方法。
Priority Applications (1)
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| JP3235657A JP3030963B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
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| JPH0555484A true JPH0555484A (ja) | 1993-03-05 |
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ID=16989266
Family Applications (1)
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| JP3235657A Expired - Lifetime JP3030963B2 (ja) | 1991-08-23 | 1991-08-23 | 半導体装置の製造方法 |
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-
1991
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| KR19980030837A (ko) * | 1996-10-30 | 1998-07-25 | 김영환 | Cmos트랜지스터 및 그의 제조방법 |
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