JPH1050965A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1050965A JPH1050965A JP8200708A JP20070896A JPH1050965A JP H1050965 A JPH1050965 A JP H1050965A JP 8200708 A JP8200708 A JP 8200708A JP 20070896 A JP20070896 A JP 20070896A JP H1050965 A JPH1050965 A JP H1050965A
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- film
- forming
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- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
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Abstract
(57)【要約】
【課題】絶縁膜を拡散層上にセルフアラインに形成する
方法を提供し、超微細化に適した不揮発性半導体記憶装
置のメモリセルを実現する。 【解決手段】シリコン基板の表面に形成される拡散層を
ビット線あるいはソース線としメモリセルに浮遊ゲート
型トランジスタを有する不揮発性半導体記憶装置の製造
方法であって、シリコン基板上にパターニングして形成
した第１絶縁膜をマスクに不純物をイオン注入して拡散
層を形成する工程と、第１絶縁膜の形成されていない領
域に第２絶縁膜を形成する工程と、第１絶縁膜のみを除
去して拡散層上にセルフアラインに第２絶縁膜を形成す
る工程と、第１絶縁膜の除去されたシリコン基板表面に
第１のゲート絶縁膜を形成する工程と、第１のゲート絶
縁膜上に浮遊ゲート電極と第２のゲート絶縁膜とワード
線とを積層して形成する工程とを含む。
方法を提供し、超微細化に適した不揮発性半導体記憶装
置のメモリセルを実現する。 【解決手段】シリコン基板の表面に形成される拡散層を
ビット線あるいはソース線としメモリセルに浮遊ゲート
型トランジスタを有する不揮発性半導体記憶装置の製造
方法であって、シリコン基板上にパターニングして形成
した第１絶縁膜をマスクに不純物をイオン注入して拡散
層を形成する工程と、第１絶縁膜の形成されていない領
域に第２絶縁膜を形成する工程と、第１絶縁膜のみを除
去して拡散層上にセルフアラインに第２絶縁膜を形成す
る工程と、第１絶縁膜の除去されたシリコン基板表面に
第１のゲート絶縁膜を形成する工程と、第１のゲート絶
縁膜上に浮遊ゲート電極と第２のゲート絶縁膜とワード
線とを積層して形成する工程とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に不揮発性半導体記憶装置の製造方法に関
する。
法に関し、特に不揮発性半導体記憶装置の製造方法に関
する。
【０００２】
【従来の技術】フラッシュＥＥＰＲＯＭやＥＰＲＯＭの
ような不揮発性半導体記憶装置では、その高集積化が最
も重要であり、その記憶素子（メモリセル）の微細化の
方法が種々に検討されている。近年、占有面積の小さな
メモリセルとして、埋込拡散層をビット線とし 各メモ
リセルがビット線とのコンタクト部を有しないメモリセ
ルすなわちコンタクトレス・セルが提案されている。
ような不揮発性半導体記憶装置では、その高集積化が最
も重要であり、その記憶素子（メモリセル）の微細化の
方法が種々に検討されている。近年、占有面積の小さな
メモリセルとして、埋込拡散層をビット線とし 各メモ
リセルがビット線とのコンタクト部を有しないメモリセ
ルすなわちコンタクトレス・セルが提案されている。
【０００３】例えば、テクニカル ダイジェスト オブ
インターナショナル エレクトロン デバイス ミー
ティング（ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８６年５９２〜５９
５頁のハイ デンシティ コンタクトレス セルフアラ
インド ＥＰＲＯＭ セル アレイ テクノロジ（ＨＩ
ＧＨ ＤＥＮＳＩＴＹ ＣＯＮＴＡＣＴＬＥＳＳ ＳＥ
ＬＦ ＡＬＩＧＮＥＤ ＥＰＲＯＭ ＣＥＬＬ ＡＲＲ
ＡＹ ＴＥＣＨＮＯＬＯＧＹ）と題する論文や、特開平
６−２８３７２１号公報において、ビット線が拡散層で
形成され、この拡散層の表面が熱酸化されることが示さ
れている。ここで、はじめの論文は仮想接地線構成（Ｖ
ｅｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ：ＶＧＡ）の
コンタクトレス・セルに関するものであり、後の公開公
報はＮＯＲ回路構成のコンタクトレス・セルに関するも
のである。
インターナショナル エレクトロン デバイス ミー
ティング（ＴＥＣＨＮＩＣＡＬ ＤＩＧＥＳＴ ＯＦ
ＩＮＴＥＲＮＡＴＩＯＮＡＬ ＥＬＥＣＴＲＯＮ ＤＥ
ＶＩＣＥＳ ＭＥＥＴＩＮＧ）１９８６年５９２〜５９
５頁のハイ デンシティ コンタクトレス セルフアラ
インド ＥＰＲＯＭ セル アレイ テクノロジ（ＨＩ
ＧＨ ＤＥＮＳＩＴＹ ＣＯＮＴＡＣＴＬＥＳＳ ＳＥ
ＬＦ ＡＬＩＧＮＥＤ ＥＰＲＯＭ ＣＥＬＬ ＡＲＲ
ＡＹ ＴＥＣＨＮＯＬＯＧＹ）と題する論文や、特開平
６−２８３７２１号公報において、ビット線が拡散層で
形成され、この拡散層の表面が熱酸化されることが示さ
れている。ここで、はじめの論文は仮想接地線構成（Ｖ
ｅｒｔｕａｌ Ｇｒｏｕｎｄ Ａｒｒａｙ：ＶＧＡ）の
コンタクトレス・セルに関するものであり、後の公開公
報はＮＯＲ回路構成のコンタクトレス・セルに関するも
のである。
【０００４】以下、上記公開公報に記載された技術を図
７乃至図９に基づいて説明する。図７および図８はメモ
リセル部の製造工程順の断面図である。また、図９はこ
のようなメモリセルのアレイ構成の等価回路図である。
ここで、この断面図はメモリセル部を図９に示すワード
線１１６方向に切断した場合である。
７乃至図９に基づいて説明する。図７および図８はメモ
リセル部の製造工程順の断面図である。また、図９はこ
のようなメモリセルのアレイ構成の等価回路図である。
ここで、この断面図はメモリセル部を図９に示すワード
線１１６方向に切断した場合である。
【０００５】図７（ａ）に示すように、導電型がＰ型の
シリコン基板１０１の表面に選択的にフィールド酸化膜
１０２が形成される。そして、フィールド酸化膜１０２
の形成されていない領域のシリコン基板上に保護絶縁膜
１０３が形成される。
シリコン基板１０１の表面に選択的にフィールド酸化膜
１０２が形成される。そして、フィールド酸化膜１０２
の形成されていない領域のシリコン基板上に保護絶縁膜
１０３が形成される。
【０００６】次に、図７（ｂ）に示すように、保護絶縁
膜１０３上の所定の領域にレジストマスク１０４が形成
され、レジストマスク１０４をイオン注入マスクにヒ素
等のＮ型不純物がイオン注入される。このようにして、
不純物導入層１０５が形成される。そして、熱処理が施
され導入不純物の活性化がなされる。
膜１０３上の所定の領域にレジストマスク１０４が形成
され、レジストマスク１０４をイオン注入マスクにヒ素
等のＮ型不純物がイオン注入される。このようにして、
不純物導入層１０５が形成される。そして、熱処理が施
され導入不純物の活性化がなされる。
【０００７】次に、全面が熱酸化され、図７（ｃ）に示
すように埋込拡散層１０６が形成される。そして、埋込
拡散層１０６上に拡散層熱酸化膜１０７が形成される。
上記熱酸化ではＮ型不純物の導入された不純物導入層１
０５の酸化が速いため、拡散層熱酸化膜１０７の膜厚は
他の領域より厚くなる。ここで、この膜厚は１００ｎｍ
程度のなるように形成される。
すように埋込拡散層１０６が形成される。そして、埋込
拡散層１０６上に拡散層熱酸化膜１０７が形成される。
上記熱酸化ではＮ型不純物の導入された不純物導入層１
０５の酸化が速いため、拡散層熱酸化膜１０７の膜厚は
他の領域より厚くなる。ここで、この膜厚は１００ｎｍ
程度のなるように形成される。
【０００８】次に、保護絶縁膜１０３は除去され、図７
（ｄ）に示すようにトンネル絶縁膜となる第１のゲート
絶縁膜１０８が形成される。この第１のゲート絶縁膜１
０８の膜厚は１０ｎｍ程度である。そして、第１のゲー
ト絶縁膜１０８を被覆する第１の多結晶シリコン膜１０
９が形成される。第１の多結晶シリコン１０９にはリン
不純物がドープされている。続いて、第１の多結晶シリ
コン膜１０９表面に第２のゲート絶縁膜１１０が形成さ
れる。この第２のゲート絶縁膜１１０はシリコン酸化膜
／シリコン窒化膜膜／シリコン酸化膜（ＯＮＯ）で構成
され、シリコン酸化膜の換算膜厚として１０〜３０ｎｍ
の範囲に設定される。
（ｄ）に示すようにトンネル絶縁膜となる第１のゲート
絶縁膜１０８が形成される。この第１のゲート絶縁膜１
０８の膜厚は１０ｎｍ程度である。そして、第１のゲー
ト絶縁膜１０８を被覆する第１の多結晶シリコン膜１０
９が形成される。第１の多結晶シリコン１０９にはリン
不純物がドープされている。続いて、第１の多結晶シリ
コン膜１０９表面に第２のゲート絶縁膜１１０が形成さ
れる。この第２のゲート絶縁膜１１０はシリコン酸化膜
／シリコン窒化膜膜／シリコン酸化膜（ＯＮＯ）で構成
され、シリコン酸化膜の換算膜厚として１０〜３０ｎｍ
の範囲に設定される。
【０００９】次に、図８（ａ）に示すようにレジストマ
スク１１１が形成され、これをエッチングマスクに第１
の多結晶シリコン膜１０９がドライエッチングされ短冊
状の第１の多結晶シリコン膜１０９ａが形成される。さ
らに、ヒ素不純物等のＮ型不純物がイオン注入され不純
物導入層１１２が形成される。
スク１１１が形成され、これをエッチングマスクに第１
の多結晶シリコン膜１０９がドライエッチングされ短冊
状の第１の多結晶シリコン膜１０９ａが形成される。さ
らに、ヒ素不純物等のＮ型不純物がイオン注入され不純
物導入層１１２が形成される。
【００１０】次に、レジストマスク１１１が除去され
る。そして、熱処理が施され、さらに熱酸化が行われて
埋込拡散層１１３が形成される。ここで、この熱酸化で
埋込拡散層１１３上に拡散層熱酸化膜１１４が形成され
る。また、短冊状の第１の多結晶シリコン膜１０９ａの
側壁にも厚い熱酸化膜が形成される。これらの酸化膜の
膜厚は１００ｎｍ程度である。
る。そして、熱処理が施され、さらに熱酸化が行われて
埋込拡散層１１３が形成される。ここで、この熱酸化で
埋込拡散層１１３上に拡散層熱酸化膜１１４が形成され
る。また、短冊状の第１の多結晶シリコン膜１０９ａの
側壁にも厚い熱酸化膜が形成される。これらの酸化膜の
膜厚は１００ｎｍ程度である。
【００１１】次に、図８（ｃ）に示すように第２の多結
晶シリコン膜１１５が形成される。そして、これ以降、
フォトリソグラフィ工程とドライエッチング工程と経て
ワード線が形成される。このワード線をパターニングす
るドライエッチングでは第２の多結晶ポリシリコン膜１
１５のエッチングに引き続いて、短冊状の第１の多結晶
ポリシリコン層１０９ａのドライエッチングがなされ
る。このようにして浮遊ゲート電極が形成されることに
なる。
晶シリコン膜１１５が形成される。そして、これ以降、
フォトリソグラフィ工程とドライエッチング工程と経て
ワード線が形成される。このワード線をパターニングす
るドライエッチングでは第２の多結晶ポリシリコン膜１
１５のエッチングに引き続いて、短冊状の第１の多結晶
ポリシリコン層１０９ａのドライエッチングがなされ
る。このようにして浮遊ゲート電極が形成されることに
なる。
【００１２】このようにして、埋込拡散層１０６を副ビ
ット線とし埋込拡散層１１３を副ソース線とし、その間
に形成された浮遊ゲート電極を有するメモリセルが形成
されるようになる。ここで、浮遊ゲート電極は、副ソー
ス線となる埋込拡散層１１３から副ビット線となる埋込
拡散層１０６を横切り、フィールド酸化膜１０２を覆っ
て延びている。このため、熱酸化により形成される埋込
拡散層１０６，１１３上の厚いシリコン酸化膜すなわち
拡散層熱酸化膜１０７，１１４は製造工程上重要であ
る。
ット線とし埋込拡散層１１３を副ソース線とし、その間
に形成された浮遊ゲート電極を有するメモリセルが形成
されるようになる。ここで、浮遊ゲート電極は、副ソー
ス線となる埋込拡散層１１３から副ビット線となる埋込
拡散層１０６を横切り、フィールド酸化膜１０２を覆っ
て延びている。このため、熱酸化により形成される埋込
拡散層１０６，１１３上の厚いシリコン酸化膜すなわち
拡散層熱酸化膜１０７，１１４は製造工程上重要であ
る。
【００１３】なぜなら、浮遊ゲート電極のパターニング
では、第１の多結晶シリコン膜１０９が初めに列方向
（ビット線に平行）にパターニングされ短冊状の第１の
多結晶シリコン膜１０９ａが形成される。次に、行方向
（ワード線に平行）にパターニングされ浮遊ゲート電極
が形成されるようになる。ここで、この行方向のパター
ニングは、制御ゲート電極であるワード線と自己整合し
たエッチングで行われるが、拡散層熱酸化膜１０７，１
１４は、初めの列方向のパターニングによりすでに多結
晶ポリシリコン膜の除去された領域でシリコン基板がエ
ッチングされないためのエッチングストッパーとしての
役割を果たすようになるからである。
では、第１の多結晶シリコン膜１０９が初めに列方向
（ビット線に平行）にパターニングされ短冊状の第１の
多結晶シリコン膜１０９ａが形成される。次に、行方向
（ワード線に平行）にパターニングされ浮遊ゲート電極
が形成されるようになる。ここで、この行方向のパター
ニングは、制御ゲート電極であるワード線と自己整合し
たエッチングで行われるが、拡散層熱酸化膜１０７，１
１４は、初めの列方向のパターニングによりすでに多結
晶ポリシリコン膜の除去された領域でシリコン基板がエ
ッチングされないためのエッチングストッパーとしての
役割を果たすようになるからである。
【００１４】次に、このようなメモリセルのアレイ構成
について簡単に説明する。図９に示すように、浮遊ゲー
ト型トランジスタの制御ゲート電極にワード線１１６が
接続されている。そして、主ビット線１１７が配設さ
れ、この主ビット線１１７に副ビット線１１８がＭＯＳ
トランジスタを介して接続される。この副ビット線１１
８が上記の埋込拡散層１０６で構成されることになる。
同様に、主ソース線１１９が配設され、この主ソース線
１１９に副ソース線１２０がＭＯＳトランジスタを介し
て接続される。そして、この副ソース線１２０が上記の
埋込拡散層１１３で構成されるようになる。
について簡単に説明する。図９に示すように、浮遊ゲー
ト型トランジスタの制御ゲート電極にワード線１１６が
接続されている。そして、主ビット線１１７が配設さ
れ、この主ビット線１１７に副ビット線１１８がＭＯＳ
トランジスタを介して接続される。この副ビット線１１
８が上記の埋込拡散層１０６で構成されることになる。
同様に、主ソース線１１９が配設され、この主ソース線
１１９に副ソース線１２０がＭＯＳトランジスタを介し
て接続される。そして、この副ソース線１２０が上記の
埋込拡散層１１３で構成されるようになる。
【００１５】
【発明が解決しようとする課題】しかし、このような従
来の技術におけるコンタクトレス・セルの形成方法で
は、メモリセルの微細化に限界があり不揮発性半導体記
憶装置の更なる高集積化が困難になる。その理由は、従
来の技術では、熱酸化により埋込拡散層上にシリコン酸
化膜が形成される。このため、この熱酸化で発生するバ
ーズ・ビークすなわち、浮遊ゲート型トランジスタのチ
ャネル方向でのシリコン酸化膜の横方向の食い込みが微
細化の大きな障害になるからである。
来の技術におけるコンタクトレス・セルの形成方法で
は、メモリセルの微細化に限界があり不揮発性半導体記
憶装置の更なる高集積化が困難になる。その理由は、従
来の技術では、熱酸化により埋込拡散層上にシリコン酸
化膜が形成される。このため、この熱酸化で発生するバ
ーズ・ビークすなわち、浮遊ゲート型トランジスタのチ
ャネル方向でのシリコン酸化膜の横方向の食い込みが微
細化の大きな障害になるからである。
【００１６】また、このような従来の技術では、埋込拡
散層の電気的特性の予測が困難になりその設計が難しく
なる。その理由は、埋込拡散層を熱酸化することによっ
て、埋込拡散層の不純物が再分布してしまうからであ
る。すなわち、高濃度不純物を含有する拡散層は増速酸
化するとともに、この不純物は拡散層表面にパイルアッ
プする。このため、埋込拡散層の電気抵抗や埋込拡散層
とシリコン基板間の接合耐圧が予測できなくなる。
散層の電気的特性の予測が困難になりその設計が難しく
なる。その理由は、埋込拡散層を熱酸化することによっ
て、埋込拡散層の不純物が再分布してしまうからであ
る。すなわち、高濃度不純物を含有する拡散層は増速酸
化するとともに、この不純物は拡散層表面にパイルアッ
プする。このため、埋込拡散層の電気抵抗や埋込拡散層
とシリコン基板間の接合耐圧が予測できなくなる。
【００１７】本発明の目的は、熱酸化することなくシリ
コン酸化膜を拡散層上にセルフアライン（自己整合的）
に形成する方法を提供し、超微細化に適したコンタクト
レス・セルを実現することにある。
コン酸化膜を拡散層上にセルフアライン（自己整合的）
に形成する方法を提供し、超微細化に適したコンタクト
レス・セルを実現することにある。
【００１８】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、一導電型のシリコン基板の表面に
形成される逆導電型の拡散層をビット線あるいはソース
線としメモリセルに浮遊ゲート型トランジスタを有する
不揮発性半導体記憶装置の製造方法であって、前記シリ
コン基板上にパターニングして形成した第１絶縁膜をマ
スクに逆導電型の不純物をイオン注入して前記拡散層を
形成する工程と、前記第１絶縁膜の形成されていない領
域に第２絶縁膜を形成する工程と、前記第１絶縁膜のみ
を除去して前記拡散層上にセルフアラインに前記第２絶
縁膜を形成する工程と、前記第１絶縁膜の除去されたシ
リコン基板表面に第１のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜上に浮遊ゲート電極と第２
のゲート絶縁膜とワード線とを積層して形成する工程と
を含む。
体装置の製造方法は、一導電型のシリコン基板の表面に
形成される逆導電型の拡散層をビット線あるいはソース
線としメモリセルに浮遊ゲート型トランジスタを有する
不揮発性半導体記憶装置の製造方法であって、前記シリ
コン基板上にパターニングして形成した第１絶縁膜をマ
スクに逆導電型の不純物をイオン注入して前記拡散層を
形成する工程と、前記第１絶縁膜の形成されていない領
域に第２絶縁膜を形成する工程と、前記第１絶縁膜のみ
を除去して前記拡散層上にセルフアラインに前記第２絶
縁膜を形成する工程と、前記第１絶縁膜の除去されたシ
リコン基板表面に第１のゲート絶縁膜を形成する工程
と、前記第１のゲート絶縁膜上に浮遊ゲート電極と第２
のゲート絶縁膜とワード線とを積層して形成する工程と
を含む。
【００１９】ここで、第１のゲート絶縁膜を形成した
後、前記第２絶縁膜を被覆しビット線方向にのびる短冊
状の第１の多結晶シリコン膜を形成する工程と、前記短
冊状の第１の多結晶シリコン膜上に第２のゲート絶縁膜
を形成する工程と、前記第２のゲート絶縁膜を被覆する
第２の多結晶シリコン膜を形成する工程と、前記第２の
多結晶シリコン膜をパターニングしワード線を形成する
工程と、前記ワード線をエッチングマスクにし前記短冊
状の第１の多結晶シリコン膜をドライエッチングする工
程とを経て、前記浮遊ゲート電極とワード線とは形成さ
れる。
後、前記第２絶縁膜を被覆しビット線方向にのびる短冊
状の第１の多結晶シリコン膜を形成する工程と、前記短
冊状の第１の多結晶シリコン膜上に第２のゲート絶縁膜
を形成する工程と、前記第２のゲート絶縁膜を被覆する
第２の多結晶シリコン膜を形成する工程と、前記第２の
多結晶シリコン膜をパターニングしワード線を形成する
工程と、前記ワード線をエッチングマスクにし前記短冊
状の第１の多結晶シリコン膜をドライエッチングする工
程とを経て、前記浮遊ゲート電極とワード線とは形成さ
れる。
【００２０】また、前記第１絶縁膜はレジスト膜で形成
され、前記第２絶縁膜はシリコン酸化膜の選択的な液相
成長法で形成される。
され、前記第２絶縁膜はシリコン酸化膜の選択的な液相
成長法で形成される。
【００２１】ここで、前記イオン注入で前記第１絶縁膜
であるレジスト膜表面は改質され、前記液相成長で前記
レジスト膜表面にシリコン酸化膜が形成されないように
なっている。
であるレジスト膜表面は改質され、前記液相成長で前記
レジスト膜表面にシリコン酸化膜が形成されないように
なっている。
【００２２】あるいは、前記第１絶縁膜はシリコン窒化
膜で形成され、前記第２絶縁膜はシリコン酸化膜で形成
される。
膜で形成され、前記第２絶縁膜はシリコン酸化膜で形成
される。
【００２３】ここで、前記拡散層を形成した後、化学気
相成長法で全面にシリコン酸化膜を堆積させる工程と、
前記第１絶縁膜をエッチングストッパーとして前記シリ
コン酸化膜を化学的機械研磨する工程とを経て、前記第
２絶縁膜は形成される
相成長法で全面にシリコン酸化膜を堆積させる工程と、
前記第１絶縁膜をエッチングストッパーとして前記シリ
コン酸化膜を化学的機械研磨する工程とを経て、前記第
２絶縁膜は形成される
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図３に基づいて説明する。図１（ａ）はフラ
ッシュＥＥＰＲＯＭのメモリセルの平面図であり、図１
（ｂ）は図１（ａ）に記すＡ−Ｂで切断した断面図であ
る。そして、図２および図３はこのメモリセルの製造工
程順の断面図である。
を図１乃至図３に基づいて説明する。図１（ａ）はフラ
ッシュＥＥＰＲＯＭのメモリセルの平面図であり、図１
（ｂ）は図１（ａ）に記すＡ−Ｂで切断した断面図であ
る。そして、図２および図３はこのメモリセルの製造工
程順の断面図である。
【００２４】図１（ａ）に示すように、短冊状のフィー
ルド酸化膜２が形成され、このフィールド酸化膜２に並
行して副ビット線となる埋込拡散層３が設けられる。ま
た、同様のパターンで副ソース線となる埋込拡散層３ａ
が形成される。そして、斜線で示す浮遊ゲート電極４が
形成され、この浮遊ゲート電極４上に配設されるワード
線５が設けられている。さらに、埋込拡散層３の上層位
置に主ビット線６が配設され、埋込拡散層３ａの上層位
置には主ソース線７が配設されている。
ルド酸化膜２が形成され、このフィールド酸化膜２に並
行して副ビット線となる埋込拡散層３が設けられる。ま
た、同様のパターンで副ソース線となる埋込拡散層３ａ
が形成される。そして、斜線で示す浮遊ゲート電極４が
形成され、この浮遊ゲート電極４上に配設されるワード
線５が設けられている。さらに、埋込拡散層３の上層位
置に主ビット線６が配設され、埋込拡散層３ａの上層位
置には主ソース線７が配設されている。
【００２５】この断面構造では、図１（ｂ）に示すよう
に、シリコン基板１表面の所定の領域にフィールド酸化
膜２が形成され、埋込拡散層３，３ａが形成され、第１
のゲート絶縁膜８が形成されている。そして、拡散層上
絶縁膜９が埋込拡散層３および３ａを自己整合的に被覆
するように設けられている。さらに、浮遊ゲート電極４
が第１のゲート絶縁膜８を被覆し、拡散層上絶縁膜９の
一部を覆って形成されている。
に、シリコン基板１表面の所定の領域にフィールド酸化
膜２が形成され、埋込拡散層３，３ａが形成され、第１
のゲート絶縁膜８が形成されている。そして、拡散層上
絶縁膜９が埋込拡散層３および３ａを自己整合的に被覆
するように設けられている。さらに、浮遊ゲート電極４
が第１のゲート絶縁膜８を被覆し、拡散層上絶縁膜９の
一部を覆って形成されている。
【００２６】この浮遊ゲート電極４の表面には第２のゲ
ート絶縁膜１０が形成され、この第２のゲート絶縁膜１
０上にワード線５が配設されている。そして、層間絶縁
膜１１が形成され、この層間絶縁膜１１上にアルミ等の
金属で形成される主ビット線６および主ソース線７が配
設される。この主ビット線６および主ソース線７は、所
定の領域でそれぞれ埋込拡散層３および３ａに接続され
る。
ート絶縁膜１０が形成され、この第２のゲート絶縁膜１
０上にワード線５が配設されている。そして、層間絶縁
膜１１が形成され、この層間絶縁膜１１上にアルミ等の
金属で形成される主ビット線６および主ソース線７が配
設される。この主ビット線６および主ソース線７は、所
定の領域でそれぞれ埋込拡散層３および３ａに接続され
る。
【００２７】次に、この実施の形態での不揮発性半導体
記憶装置メモリセルの製造方法について説明する。
記憶装置メモリセルの製造方法について説明する。
【００２８】はじめに、図２(a)に示すように、導電型
がＰ型のシリコン基板１の表面に保護絶縁膜１２が形成
される。ここで、保護絶縁膜１２は化学気相成長（ＣＶ
Ｄ）法であるいは熱酸化で形成される膜厚５〜１０ｎｍ
のシリコン酸化膜である。続いて、所定の領域にフィー
ルド酸化膜２が形成される。一般に、フィールド酸化膜
２は、ＬＯＣＯＳ法あるいは溝素子分離（トレンチ）法
によって形成することができる。
がＰ型のシリコン基板１の表面に保護絶縁膜１２が形成
される。ここで、保護絶縁膜１２は化学気相成長（ＣＶ
Ｄ）法であるいは熱酸化で形成される膜厚５〜１０ｎｍ
のシリコン酸化膜である。続いて、所定の領域にフィー
ルド酸化膜２が形成される。一般に、フィールド酸化膜
２は、ＬＯＣＯＳ法あるいは溝素子分離（トレンチ）法
によって形成することができる。
【００２９】次に、図２（ｂ）に示すように、フォトリ
ソグラフィ技術によりレジストマスク１３が所定の領域
に形成される。これが第１絶縁膜となる。続いて、ヒ素
イオン１４がイオン注入される。ここで、ドーズ量は１
×１０15／ｃｍ2 程度に設定される。また、注入エネル
ギーは２０〜４０ｋｅＶに設定される。
ソグラフィ技術によりレジストマスク１３が所定の領域
に形成される。これが第１絶縁膜となる。続いて、ヒ素
イオン１４がイオン注入される。ここで、ドーズ量は１
×１０15／ｃｍ2 程度に設定される。また、注入エネル
ギーは２０〜４０ｋｅＶに設定される。
【００３０】このイオン注入で不純物導入層１５が形成
され、レジストマスク１３の表面が改質する。すなわ
ち、レジストマスク１３の表面の疎水性が非常に高くな
る。
され、レジストマスク１３の表面が改質する。すなわ
ち、レジストマスク１３の表面の疎水性が非常に高くな
る。
【００３１】次に、図２（ｃ）に示すようにレジストマ
スク１３の形成されている領域以外の全面領域に拡散層
上絶縁膜９が形成される。これが第２絶縁膜となる。こ
の拡散層上絶縁膜９は次のような選択的な液相成長法で
形成される。すなわち、図２（ｂ）状態のシリコン基板
は、高純度シリカおよび三酸化三水素化ボロン（Ｈ3Ｂ
Ｏ3 ）を過飽和に溶融させた六フッ化二水素化シリコン
水溶液（Ｈ2 ＳｉＦ6）に浸漬される。そして、次のよ
うな液相化学反応が生じる。
スク１３の形成されている領域以外の全面領域に拡散層
上絶縁膜９が形成される。これが第２絶縁膜となる。こ
の拡散層上絶縁膜９は次のような選択的な液相成長法で
形成される。すなわち、図２（ｂ）状態のシリコン基板
は、高純度シリカおよび三酸化三水素化ボロン（Ｈ3Ｂ
Ｏ3 ）を過飽和に溶融させた六フッ化二水素化シリコン
水溶液（Ｈ2 ＳｉＦ6）に浸漬される。そして、次のよ
うな液相化学反応が生じる。
【００３２】 Ｈ2 ＳｉＦ6 ＋２Ｈ2 Ｏ → ６ＨＦ＋Ｓｉ０2 ↓ Ｈ3 ＢＯ3 ＋４ＨＦ→ＢＦ4 ＋ＨＢＯ3 ＋２Ｈ2 Ｏ この反応によってシリコン酸化膜が選択的に液相成長
し、フィールド酸化膜２表面と保護絶縁膜１２表面にの
みに形成されるようになる。
し、フィールド酸化膜２表面と保護絶縁膜１２表面にの
みに形成されるようになる。
【００３３】このシリコン酸化膜の液相化学反応による
形成については以下のような論文に詳細に述べられてい
る。例えば、論文誌ジャーナル オブ エレクトロケミ
カルササイアティ（Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔ
ｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ）１３５巻８号
（１９８８年）２０１３−２０１６頁に掲載されたニュ
ー プロセス フォー シリカ コーティング（Ａ Ｎ
ｅｗ Ｐｒｏｃｅｓｓｆｏｒ Ｓｉｌｉｃａ Ｃｏａｔ
ｉｎｇ）と題する論文および１９９０ シンポジウム
オン ＶＬＳＩ テクノロジー（１９９０ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）３−
４頁に掲載されたニュー インターレイヤー フォーメ
ーション テクノロジー フォー コンプリートリィ
プレナライズド マルチレベル インターコネクション
バイ ユージング ＬＰＤ（ＡＮｅｗ Ｉｎｔｅｒｌ
ａｙｅｒ Ｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ
ｆｏｒ Ｃｏｍｐｌｅｔｅｌｙ Ｐｌａｎａｒｉｚｅｄ
ＭｕｌｔｉｌｅｖｅｌＩｎｔｅｒｃｏｎｎｅｃｔｉｏ
ｎ ｂｙ Ｕｓｉｎｇ ＬＰＤ）などである。
形成については以下のような論文に詳細に述べられてい
る。例えば、論文誌ジャーナル オブ エレクトロケミ
カルササイアティ（Ｊｏｕｒｎａｌ ｏｆ Ｅｌｅｃｔ
ｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ）１３５巻８号
（１９８８年）２０１３−２０１６頁に掲載されたニュ
ー プロセス フォー シリカ コーティング（Ａ Ｎ
ｅｗ Ｐｒｏｃｅｓｓｆｏｒ Ｓｉｌｉｃａ Ｃｏａｔ
ｉｎｇ）と題する論文および１９９０ シンポジウム
オン ＶＬＳＩ テクノロジー（１９９０ Ｓｙｍｐｏ
ｓｉｕｍ ｏｎＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ）３−
４頁に掲載されたニュー インターレイヤー フォーメ
ーション テクノロジー フォー コンプリートリィ
プレナライズド マルチレベル インターコネクション
バイ ユージング ＬＰＤ（ＡＮｅｗ Ｉｎｔｅｒｌ
ａｙｅｒ Ｆｏｒｍａｔｉｏｎ Ｔｅｃｈｎｏｌｏｇｙ
ｆｏｒ Ｃｏｍｐｌｅｔｅｌｙ Ｐｌａｎａｒｉｚｅｄ
ＭｕｌｔｉｌｅｖｅｌＩｎｔｅｒｃｏｎｎｅｃｔｉｏ
ｎ ｂｙ Ｕｓｉｎｇ ＬＰＤ）などである。
【００３４】本発明の製造工程の図２（ｃ）では、レジ
ストマスク１３の表面がイオン注入で改質し疎水性が非
常に高くなっているため、このレジストマスク上には全
くシリコン酸化膜の液相成長は起こらない。これに対
し、保護絶縁膜１２の表面はこのイオン注入により酸化
膜成長のための核が形成され易くなっているために、選
択的な酸化膜形成が容易になる。
ストマスク１３の表面がイオン注入で改質し疎水性が非
常に高くなっているため、このレジストマスク上には全
くシリコン酸化膜の液相成長は起こらない。これに対
し、保護絶縁膜１２の表面はこのイオン注入により酸化
膜成長のための核が形成され易くなっているために、選
択的な酸化膜形成が容易になる。
【００３５】次に、図２（ｄ）に示すように、レジスト
マスク１３が剥離される。そして、熱処理が施され拡散
層上絶縁膜９が焼き固められる。また、不純物導入層１
５は活性化され埋込拡散層３および３ａが形成される。
そして、レジストマスク１３下の保護絶縁膜１２は除去
され、熱酸化法で新たに第１のゲート絶縁膜８が形成さ
れる。第１のゲート絶縁膜８は膜厚７〜１０ｎｍのシリ
コン酸化膜である。
マスク１３が剥離される。そして、熱処理が施され拡散
層上絶縁膜９が焼き固められる。また、不純物導入層１
５は活性化され埋込拡散層３および３ａが形成される。
そして、レジストマスク１３下の保護絶縁膜１２は除去
され、熱酸化法で新たに第１のゲート絶縁膜８が形成さ
れる。第１のゲート絶縁膜８は膜厚７〜１０ｎｍのシリ
コン酸化膜である。
【００３６】次に、図３（ａ）に示すように全面に第１
の多結晶シリコン膜１６が堆積される。この第１の多結
晶シリコン膜１６にはリン不純物が含有される。
の多結晶シリコン膜１６が堆積される。この第１の多結
晶シリコン膜１６にはリン不純物が含有される。
【００３７】次に、図３（ｂ）に示すように、短冊状の
第１の多結晶シリコン膜１６ａが形成される。この短冊
状の第１の多結晶シリコン膜１６ａは、上記の第１の多
結晶シリコン膜１６がビット線方向にパターニングされ
たものである。
第１の多結晶シリコン膜１６ａが形成される。この短冊
状の第１の多結晶シリコン膜１６ａは、上記の第１の多
結晶シリコン膜１６がビット線方向にパターニングされ
たものである。
【００３８】次に、短冊状の第１の多結晶シリコン膜１
６ａの表面に第２のゲート絶縁膜１０が形成される。第
２のゲート絶縁膜１０は従来の技術で説明したＯＮＯ膜
で構成される。次に、この第２のゲート絶縁膜１０を被
覆するように第２の多結晶シリコン膜がＣＶＤ法で堆積
される。この第２の多結晶シリコン膜にはリン不純物が
含有される。
６ａの表面に第２のゲート絶縁膜１０が形成される。第
２のゲート絶縁膜１０は従来の技術で説明したＯＮＯ膜
で構成される。次に、この第２のゲート絶縁膜１０を被
覆するように第２の多結晶シリコン膜がＣＶＤ法で堆積
される。この第２の多結晶シリコン膜にはリン不純物が
含有される。
【００３９】次に、第２の多結晶シリコン膜が、フォト
リソグラフィ技術とドライエッチング技術とでパターニ
ングされ、図３（ｃ）に示すようにワード線５が形成さ
れる。さらに、短冊状の第１の多結晶シリコン膜１６ａ
もワード線方向にワード線に自己整合的にパターニング
され、浮遊ゲート電極４が形成されるようになる。ここ
で、拡散層上絶縁膜９は、このワード線方向のパターニ
ングに際してすでに第１の多結晶ポリシリコン膜の除去
された領域でシリコン基板がエッチングされないための
エッチングストッパーとしての役割を果たす。
リソグラフィ技術とドライエッチング技術とでパターニ
ングされ、図３（ｃ）に示すようにワード線５が形成さ
れる。さらに、短冊状の第１の多結晶シリコン膜１６ａ
もワード線方向にワード線に自己整合的にパターニング
され、浮遊ゲート電極４が形成されるようになる。ここ
で、拡散層上絶縁膜９は、このワード線方向のパターニ
ングに際してすでに第１の多結晶ポリシリコン膜の除去
された領域でシリコン基板がエッチングされないための
エッチングストッパーとしての役割を果たす。
【００４０】以後の工程で、層間絶縁膜１１が形成さ
れ、主ビット線６および主ソース線７等の配線層が形成
されて図１で説明したコンタクトレス・セルが完成す
る。
れ、主ビット線６および主ソース線７等の配線層が形成
されて図１で説明したコンタクトレス・セルが完成す
る。
【００４１】次に、本発明の第２の実施の形態を図４乃
至図６に基づいて説明する。図４はＮＡＮＤ型あるいは
ＶＧＡのフラッシュＥＥＰＲＯＭのメモリセルの平面図
であり、図４（ｂ）は図４（ａ）に記すＣ−Ｄで切断し
た断面図である。そして、図５および図６はこのメモリ
セルの製造工程順の断面図である。
至図６に基づいて説明する。図４はＮＡＮＤ型あるいは
ＶＧＡのフラッシュＥＥＰＲＯＭのメモリセルの平面図
であり、図４（ｂ）は図４（ａ）に記すＣ−Ｄで切断し
た断面図である。そして、図５および図６はこのメモリ
セルの製造工程順の断面図である。
【００４２】図４（ａ）に示すように、シリコン基板表
面に短冊状の埋込拡散層２２が設けられる。そして、斜
線で示す浮遊ゲート電極２３が形成され、この浮遊ゲー
ト電極２３上に配設されるワード線２４が設けられてい
る。
面に短冊状の埋込拡散層２２が設けられる。そして、斜
線で示す浮遊ゲート電極２３が形成され、この浮遊ゲー
ト電極２３上に配設されるワード線２４が設けられてい
る。
【００４３】この断面構造では、図４（ｂ）に示すよう
に、シリコン基板２１表面の所定の領域に埋込拡散層２
２が形成され、第１のゲート絶縁膜２５が形成されてい
る。そして、拡散層上絶縁膜２６が埋込拡散層２２を自
己整合的に被覆するように設けられている。さらに、浮
遊ゲート電極２３が第１のゲート絶縁膜２５を被覆し、
拡散層上絶縁膜２６の一部を覆って形成されている。
に、シリコン基板２１表面の所定の領域に埋込拡散層２
２が形成され、第１のゲート絶縁膜２５が形成されてい
る。そして、拡散層上絶縁膜２６が埋込拡散層２２を自
己整合的に被覆するように設けられている。さらに、浮
遊ゲート電極２３が第１のゲート絶縁膜２５を被覆し、
拡散層上絶縁膜２６の一部を覆って形成されている。
【００４４】この浮遊ゲート電極２３の表面には第２の
ゲート絶縁膜２７が形成され、この第２のゲート絶縁膜
２７上にワード線２４が配設されている。図示されない
が、これ以後、層間絶縁膜が形成されこの層間絶縁膜上
にアルミ等の金属で形成される主ビット線が配設され
る。この主ビット線は、所定の領域でそれぞれ埋込拡散
層２２に接続される。
ゲート絶縁膜２７が形成され、この第２のゲート絶縁膜
２７上にワード線２４が配設されている。図示されない
が、これ以後、層間絶縁膜が形成されこの層間絶縁膜上
にアルミ等の金属で形成される主ビット線が配設され
る。この主ビット線は、所定の領域でそれぞれ埋込拡散
層２２に接続される。
【００４５】次に、この第２の実施の形態での不揮発性
半導体記憶装置メモリセルの製造方法について説明す
る。
半導体記憶装置メモリセルの製造方法について説明す
る。
【００４６】はじめに、図５(a)に示すように、導電型
がＰ型のシリコン基板２１の表面に保護絶縁膜２８が形
成される。ここで、保護絶縁膜１２はＣＶＤ法あるいは
熱酸化で形成される膜厚１０〜２０ｎｍのシリコン酸化
膜である。続いて、所定の領域に絶縁膜マスク２９が形
成される。この絶縁膜マスク２９は膜厚が２００〜４０
０ｎｍのシリコン窒化膜である。
がＰ型のシリコン基板２１の表面に保護絶縁膜２８が形
成される。ここで、保護絶縁膜１２はＣＶＤ法あるいは
熱酸化で形成される膜厚１０〜２０ｎｍのシリコン酸化
膜である。続いて、所定の領域に絶縁膜マスク２９が形
成される。この絶縁膜マスク２９は膜厚が２００〜４０
０ｎｍのシリコン窒化膜である。
【００４７】次に、図５（ｂ）に示すように、絶縁膜マ
スク２９をイオン注入マスクにしてヒ素イオンがイオン
注入され、熱処理が施されて埋込拡散層２２が形成され
る。ここで、イオン注入のドーズ量は１×１０15／ｃｍ
2 程度に設定される。また、注入エネルギーは５０ｋｅ
Ｖ程度に設定される。
スク２９をイオン注入マスクにしてヒ素イオンがイオン
注入され、熱処理が施されて埋込拡散層２２が形成され
る。ここで、イオン注入のドーズ量は１×１０15／ｃｍ
2 程度に設定される。また、注入エネルギーは５０ｋｅ
Ｖ程度に設定される。
【００４８】次に、図５（ｃ）に示すように絶縁膜マス
ク２９および保護絶縁膜２８上に被覆絶縁膜３０が形成
される。ここで、この被覆絶縁膜３０は膜厚が２００〜
５００ｎｍのシリコン酸化膜である。
ク２９および保護絶縁膜２８上に被覆絶縁膜３０が形成
される。ここで、この被覆絶縁膜３０は膜厚が２００〜
５００ｎｍのシリコン酸化膜である。
【００４９】次に、図５（ｄ）に示すように被覆絶縁膜
３０が化学的機械研磨（ＣＭＰ）法で研磨され、拡散層
上絶縁膜２６が形成される。ここで、絶縁膜マスク２９
はこのＣＭＰ工程でのエッチングストッパーの役割を有
する。
３０が化学的機械研磨（ＣＭＰ）法で研磨され、拡散層
上絶縁膜２６が形成される。ここで、絶縁膜マスク２９
はこのＣＭＰ工程でのエッチングストッパーの役割を有
する。
【００５０】次に、絶縁膜マスク２９が選択的にエッチ
ング除去される。ここで、このエッチング除去は１４０
℃程度のリン酸水溶液中でのウェットエッチングで行わ
れる。このようにして、図６（ａ）に示すように埋込拡
散層２２上に自己整合的に拡散層上絶縁膜２６が形成さ
れるようになる。
ング除去される。ここで、このエッチング除去は１４０
℃程度のリン酸水溶液中でのウェットエッチングで行わ
れる。このようにして、図６（ａ）に示すように埋込拡
散層２２上に自己整合的に拡散層上絶縁膜２６が形成さ
れるようになる。
【００５１】そして、図６（ｂ）に示すように、保護絶
縁膜２８がエッチング除去され熱酸化法で新たに第１の
ゲート絶縁膜２５が形成される。この第１のゲート絶縁
膜２５は膜厚７〜１０ｎｍのシリコン酸化膜である。次
に、全面に第１の多結晶シリコン膜３１が堆積される。
この第１の多結晶シリコン膜３１にはリン不純物が含有
される。
縁膜２８がエッチング除去され熱酸化法で新たに第１の
ゲート絶縁膜２５が形成される。この第１のゲート絶縁
膜２５は膜厚７〜１０ｎｍのシリコン酸化膜である。次
に、全面に第１の多結晶シリコン膜３１が堆積される。
この第１の多結晶シリコン膜３１にはリン不純物が含有
される。
【００５２】次に、図６（ｃ）に示すように、短冊状の
第１の多結晶シリコン膜３１ａが形成される。この短冊
状の第１の多結晶シリコン膜３１ａは、上記の第１の多
結晶シリコン膜３１がビット線方向にパターニングされ
たものである。
第１の多結晶シリコン膜３１ａが形成される。この短冊
状の第１の多結晶シリコン膜３１ａは、上記の第１の多
結晶シリコン膜３１がビット線方向にパターニングされ
たものである。
【００５３】次に、図６（ｄ）に示すように、短冊状の
第１の多結晶シリコン膜３１ａの表面に第２のゲート絶
縁膜２７がＯＮＯ膜で形成される。
第１の多結晶シリコン膜３１ａの表面に第２のゲート絶
縁膜２７がＯＮＯ膜で形成される。
【００５４】次に、図示しないが、この第２のゲート絶
縁膜２６を被覆するように第２の多結晶シリコン膜がＣ
ＶＤ法で堆積される。この第２の多結晶シリコン膜には
リン不純物が含有される。次に、この第２の多結晶シリ
コン膜が、フォトリソグラフィ技術とドライエッチング
技術とでパターニングされ、図４で説明したワード線２
４が形成される。ここで、短冊状の第１の多結晶シリコ
ン膜３１ａもワード線方向にワード線に自己整合的にパ
ターニングされ、図４で説明した浮遊ゲート電極２３が
形成されるようになる。ここで、拡散層上絶縁膜２６
は、第１の実施の形態で説明したように、シリコン基板
がエッチングされないためのエッチングストッパーとし
ての役割を果たす。
縁膜２６を被覆するように第２の多結晶シリコン膜がＣ
ＶＤ法で堆積される。この第２の多結晶シリコン膜には
リン不純物が含有される。次に、この第２の多結晶シリ
コン膜が、フォトリソグラフィ技術とドライエッチング
技術とでパターニングされ、図４で説明したワード線２
４が形成される。ここで、短冊状の第１の多結晶シリコ
ン膜３１ａもワード線方向にワード線に自己整合的にパ
ターニングされ、図４で説明した浮遊ゲート電極２３が
形成されるようになる。ここで、拡散層上絶縁膜２６
は、第１の実施の形態で説明したように、シリコン基板
がエッチングされないためのエッチングストッパーとし
ての役割を果たす。
【００５５】
【発明の効果】以上に説明したように、本発明では不揮
発性半導体記憶装置のコンタクトレスのメモリセルにお
いて、ビット線あるいはソース線となる埋込拡散層上
に、熱酸化以外の方法で、セルフアラインに拡散層上絶
縁膜が形成される。
発性半導体記憶装置のコンタクトレスのメモリセルにお
いて、ビット線あるいはソース線となる埋込拡散層上
に、熱酸化以外の方法で、セルフアラインに拡散層上絶
縁膜が形成される。
【００５６】このため、従来の技術の熱酸化で発生する
バーズ・ビークすなわち、浮遊ゲート型トランジスタの
チャネル方向でのシリコン酸化膜の横方向の食い込みが
全くなくなり、ゲート長の偏差が小さく微細化に適した
浮遊ゲート型トランジスタが製造できるようになる。
バーズ・ビークすなわち、浮遊ゲート型トランジスタの
チャネル方向でのシリコン酸化膜の横方向の食い込みが
全くなくなり、ゲート長の偏差が小さく微細化に適した
浮遊ゲート型トランジスタが製造できるようになる。
【００５７】また、本発明では、埋込拡散層を熱酸化す
ることがないため、埋込拡散層中の不純物の再分布は非
常に少なくなる。
ることがないため、埋込拡散層中の不純物の再分布は非
常に少なくなる。
【００５８】このため、埋込拡散層の電気抵抗あるいは
シリコン基板との接合耐圧等の電気的特性の予測が容易
になる。そして、コンタクトレスのメモリセルで形成さ
れる埋込拡散層の設計が非常に簡単になる。
シリコン基板との接合耐圧等の電気的特性の予測が容易
になる。そして、コンタクトレスのメモリセルで形成さ
れる埋込拡散層の設計が非常に簡単になる。
【００５９】このようにして、メモリセルの超微細化が
容易になり、不揮発性半導体記憶装置の高集積化がさら
に促進されるようになる。
容易になり、不揮発性半導体記憶装置の高集積化がさら
に促進されるようになる。
【図１】本発明の第１の実施の形態を説明するメモリセ
ルの平面図と断面図である。
ルの平面図と断面図である。
【図２】上記実施の形態を説明するためのメモリセルの
製造工程順の断面図である。
製造工程順の断面図である。
【図３】上記実施の形態を説明するためのメモリセルの
製造工程順の断面図である。
製造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するメモリセ
ルの平面図と断面図である。
ルの平面図と断面図である。
【図５】上記実施の形態を説明するためのメモリセルの
製造工程順の断面図である。
製造工程順の断面図である。
【図６】上記実施の形態を説明するためのメモリセルの
製造工程順の断面図である。
製造工程順の断面図である。
【図７】従来の技術を説明するためのメモリセルの製造
工程順の断面図である。
工程順の断面図である。
【図８】従来の技術を説明するためのメモリセルの製造
工程順の断面図である。
工程順の断面図である。
【図９】メモリセルのアレイ構成の等価回路図である。
１，２１，１０１ シリコン基板 ２，１０２ フィールド酸化膜 ３，３ａ，２２，１０６，１１３ 埋込拡散層 ４，２３ 浮遊ゲート電極 ５，２４，１１６ ワード線 ６，１１７ 主ビット線 ７，１２０ 主ソース線 ８，２５，１０８ 第１のゲート絶縁膜 ９，２６ 拡散層上絶縁膜 １０，２７ 第２のゲート絶縁膜 １１ 層間絶縁膜 １２，２８，１０３ 保護絶縁膜 １３，１０４，１１１ レジストマスク １４ ヒ素イオン １５，１０５，１１２ 不純物導入層 １６，３１，１０９ 第１の多結晶シリコン膜 １６ａ，３１ａ，１０９ａ 短冊状の第１の多結晶シ
リコン膜 ２９ 絶縁膜マスク ３０ 被覆絶縁膜 １０７，１１４ 拡散層熱酸化膜 １１５ 第２の多結晶シリコン膜 １１８ 副ビット線 １２０ 副ソース線
リコン膜 ２９ 絶縁膜マスク ３０ 被覆絶縁膜 １０７，１１４ 拡散層熱酸化膜 １１５ 第２の多結晶シリコン膜 １１８ 副ビット線 １２０ 副ソース線
Claims (6)
- 【請求項１】 一導電型のシリコン基板の表面に形成さ
れる逆導電型の拡散層をビット線あるいはソース線とし
メモリセルに浮遊ゲート型トランジスタを有する不揮発
性半導体記憶装置の製造方法であって、前記シリコン基
板上にパターニングして形成した第１絶縁膜をマスクに
逆導電型の不純物をイオン注入して前記拡散層を形成す
る工程と、前記第１絶縁膜の形成されていない領域に第
２絶縁膜を形成する工程と、前記第１絶縁膜のみを除去
して前記拡散層上にセルフアラインに前記第２絶縁膜を
形成する工程と、前記第１絶縁膜の除去されたシリコン
基板表面に第１のゲート絶縁膜を形成する工程と、前記
第１のゲート絶縁膜上に浮遊ゲート電極と第２のゲート
絶縁膜とワード線とを積層して形成する工程と、を含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 第１のゲート絶縁膜を形成した後、前記
第２絶縁膜を被覆しビット線方向にのびる短冊状の第１
の多結晶シリコン膜を形成する工程と、前記短冊状の第
１の多結晶シリコン膜上に第２のゲート絶縁膜を形成す
る工程と、前記第２のゲート絶縁膜を被覆する第２の多
結晶シリコン膜を形成する工程と、前記第２の多結晶シ
リコン膜をパターニングしワード線を形成する工程と、
前記ワード線をエッチングマスクにし前記短冊状の第１
の多結晶シリコン膜をドライエッチングする工程とを経
て、前記浮遊ゲート電極とワード線とが形成されること
を特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１絶縁膜がレジスト膜で形成さ
れ、前記第２絶縁膜がシリコン酸化膜の選択的な液相成
長法で形成されることを特徴とする請求項１または請求
項２記載の半導体装置の製造方法。 - 【請求項４】 前記イオン注入で前記第１絶縁膜である
レジスト膜表面が改質され、前記液相成長で前記レジス
ト膜表面にシリコン酸化膜が形成されないようになって
いることを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項５】 前記第１絶縁膜がシリコン窒化膜で構成
され、前記第２絶縁膜がシリコン酸化膜構成されること
を特徴とする請求項１または請求項２記載の半導体装置
の製造方法。 - 【請求項６】 前記拡散層を形成した後、化学気相成長
法で全面にシリコン酸化膜を堆積させる工程と、前記第
１絶縁膜をエッチングストッパーとして前記シリコン酸
化膜を化学的機械研磨する工程とを経て、前記第２絶縁
膜が形成されることを特徴とする請求項５記載半導体装
置の製造方法。
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