JPH10512706A - 記録キャリア上にバイナリ信号を記録するための方法と装置 - Google Patents

Abstract

(57)【要約】 磁気記録キャリア（４５）上にバイナリ信号を記録するための方法と装置に関する。前記バイナリ信号が、入力端子（３０）に供給される。当該装置は、書き込まれるべきバイナリ信号の各ビットに対する少なくとも２個の書き込みパルス（Ｐ１、Ｐ２）を生成するための生成器（３８．１〜３８．４）を有する。さらに特には、これら生成器は、（Ｉ）第１シーケンス内の第１極性の第１ビットに対する第３の極性（Ｐ１、Ｐ２）の少なくとも２個の書き込みパルスを生成し、（II）第１シーケンスで起こる第１極性の少なくとも第２ビットに対する第４の極性（Ｐ３、Ｐ４）の書き込みパルスと、第４の極性と反対である第３の極性の書き込みパルスとを生成し、（III）第２シーケンスでの第２極性の第１ビットに対する第４の極性（Ｐ７、Ｐ８）の少なくとも２個の書き込みパルスを生成し、（IV）第２シーケンスで起こる第２極性の少なくとも第２ビットに対する第４の極性（Ｐ３’、Ｐ４’）の書き込みパルスと、第３の極性の書き込みパルスとを生成することができる。

Description

【発明の詳細な説明】 記録キャリア上にバイナリ信号を記録するための方法と装置 技術分野 本発明は、記録キャリア上にバイナリ信号を記録するための方法に関し、当該 方法は、（ａ）第１極性のビットと当該第１極性と反対である第２極性とを有す る前記バイナリ信号を入力し、（ｂ）前記記録キャリア上に第１及び第２の極性 のビットを記録する工程を含む。また本発明は、前記記録キャリア上に前記バイ ナリ信号を記録するための装置にも関する。上述のような方法及び装置は、日本 特許公開公報第５７−１８１，４２０号から知られている。 背景技術 この既知の方法では、バイナリ信号は、記録電流を低減し、大量の消費電流、 結果として記録ヘッドのオーバヒートを避けるために、前記バイナリ信号の先端 部及び後端部の位置で書き込みパルスを発生して記録する。 発明の開示 本発明は、バイナリ信号の書き込みを改善することにある。本発明による方法 は、前記書き込み工程が書き込むべき各ビットのための少なくとも二つの書き込 みパルスを発生させる工程を有し、第２の極性の少なくとも２ビットの第２シー ケンスが後続する第１極性の少なくとも２ビットの第１シーケンスを書き込むと き、当該書き込み工程が、（Ｉ）第１シーケンスでの第１極性の第１ビットに対 する第３の極性の少なくとも２個の書き込みパルスを生成し、（II）第１シーケ ンスで起こる第１極性の少なくとも第２ビットに対する第４の極性の書き込みパ ルスと、第４の極性と反対である第３の極性の書き込みパルスとを生成し、（II I）第２シーケンスでの第２極性の第１ビットに対する第４の極性の少なくとも ２個の書き込みパルスを生成し、（IV）第２シーケンスで起こる第２極性の少な くとも第２ビットに対する第４の極性の書き込みパルスと、第３の極性の書き込 みパ ルスとを生成する副工程を有することを特徴とする。 本発明は、下記の認識に基づく。第１に、書き込み等化はバイナリ信号の記録 中に実行される。さらに特定すると、記録キャリア上に書き込まれるべき第１極 性のビットシーケンスにおいて、第１極性（ビット「１」）の第２又は他のビッ トを書き込むとき、第２極性（負の書き込みパルス）の第１書き込みパルスが生 成され、第１極性（正の書き込みパルス）の書き込みパルスが後続する。識別性 あるやり方においては、前記記録キャリア上に書き込まれるべき第２極性のビッ トシーケンスにおいて、第２極性（ビット「０」）の第２又は他のビットを書き 込むとき、第１極性（正の書き込みパルス）の第１書き込みパルスが生成され、 第２極性（負の書き込みパルス）の書き込みパルスが後続する。これは、前記記 録キャリアに書き込まれる前記信号のより低い周波数成分となる。さらに、再生 中の等化はより簡易になる。 第２の手段として、前記記録キャリア上に書き込まれるべき第１極性のビット シーケンスにおいて、第１極性（ビット「１」）の第１ビットを書き込むとき、 第１極性（２個の正の書き込みパルス）の２個の書き込みパルスが生成される。 識別性あるやり方においては、前記記録キャリア上に書き込まれるべき第２極性 のビットシーケンスにおいて、第２極性（ビット「０」）の第１ビットを書き込 むとき、第２極性（２個の負の書き込みパルス）の２個の書き込みパルスが生成 される。さらに、第２極性のビットにより直接囲まれる第１極性のシングルビッ トが書き込まれるべきとき、通常、第１極性の１個の書き込みパルスだけが第１ 極性の各ビットに対して生成される。しかしながら、本発明によると、第１極性 （２個の正の書き込みパルス）の２個の書き込みパルスが生成される。その上、 第１極性のビットにより直接囲まれる第２極性のシングルビットが書き込まれる べきとき、通常、第２極性の１個の書き込みパルスだけが第２極性の各ビットに 対して生成される。しかしながら、本発明によると、第２極性（２個の負の書き 込みパルス）の２個の書き込みパルスが生成される。この理由は、下記の通りで ある。 長いシーケンスのビットの第１極性を仮定する。上述のように、書き込むべき 当該シーケンス内の第２及び他のビットに対して、反対の極性の２個のパルスが 各ビットに対して生成される。後続ビットが反対極性の長いシーケンス（．．． ０１０１０１０．．．）において、従来技術によると、１個の書き込みパルスだ けが各ビットに対して生成される必要がある。結果として、パワー損失に関して 大きな差があり、前記長いシーケンスの第１極性のビットに関してはファクタ２ 以上の書き込みパワーが、後続ビットが反対極性の長いシーケンスに対して以上 に必要である。書き込むべき信号に依存して、パワー損失についてのこれらのバ リエーションは、結合した録再ヘッド構造における記録ヘッドと再生ヘッドとの 間の熱的クロストークとなる。このような録再ヘッド構造は、書き込み中の読み 出し若しくは書き込み後の読み出し機能を実現するため、又はトラッキング機能 を実現するために用いられることができる。パワー損失についての当該バリエー ションは、前記再生ヘッドにより読み出された信号内の歪み成分となるので、書 き込み後の読み出し、書き込み中の読み出し又はトラッキング機能は適切ではな い。 第１極性のビットシーケンス内の第１極性の第１ビットに対する、及び後続の 反対極性のシーケンスビット内の各ビットに対する同じ極性の２個の書き込みパ ルスを生成することにより、パワー損失は略同じぐらいになり、読み出された信 号内に歪み成分は実際的にはない。 図面の簡単な説明 本発明のこれらの特徴又は他の特徴は、これ以降述べられる実施例を参照して 明らかになり説明されるだろう。第１図は、バイナリ信号を記録する方法の実施 例を示し、第２図は、他のバイナリ信号を記録する方法を示し、第３図は、記録 装置の実施例を示す。 発明を実施するための最良の形態 第１図の信号（ａ）は、本発明によりこれ以降述べられる書き込み装置に適用 されるクロック信号である。第１図の（ｂ）は、記録キャリアに書き込まれるべ きバイナリ信号の例である。第１図の（ｃ）は書き込み電流であり、これにより 前記バイナリ信号が前記記録キャリアに書き込まれるだろう。第１図の（ｄ）は 、 第１図の（ｂ）で与えられるようなバイナリ信号が書き込まれる記録キャリア上 のトラックにある磁化パターンである。第１図の（ｂ）の前記バイナリ信号は、 シーケンスビット．．．１１１０１．．．を持つ。第１図の（ｂ）の第１「１」 ビットに直接先行するビットは、「０」ビットであった。これは、時間間隔（ｔ ０、ｔ１）での第１パルスより前の磁化が第１図（ｄ）のように負の符号により 与えられるという事実から結論できる。 第１図の（ｂ）に示される３個の続き「１」ビットのシーケンスでの第１「１ 」ビットは、時間間隔（ｔ０、ｔ１）での２個の正パルスＰ１及びＰ２の生成と なる。次の「１」パルスは、時間間隔（ｔ１、ｔ２）での正のパルスＰ４により 続けられる負のパルスＰ３を導く。当該シーケンス内の最後の「１」パルスは、 時間間隔（ｔ２、ｔ３）での正のパルスＰ６により続けられる負のパルスＰ５を また導く。後続の「０」パルスは、時間間隔（ｔ３、ｔ４）での２個の負のパル スＰ７及びＰ８を導く。次に、時間間隔（ｔ４、ｔ５）での２個の正のパルスＰ ９及びＰ１０の生成となる「１」パルスが来る。 書き込みパルスＰ１の発生より前では、磁化は第１図の（ｄ）に示されるよう に、負の方向である。パルスＰ１が起こる際、磁化方向は正方向に変化する。第 ２パルスＰ２は、前記記録キャリア上の磁化パターンに影響を与えず、上述のよ うに、記録ヘッドでのパワー損失は、略一定である。 前記磁化方向は、パルスＰ３が起こる際に反転し、パルスＰ４が起こる際に再 び反転する。これは、前記記録キャリアに書き込まれた前記信号の低周波数成分 を低くするための上述の書き込み等化の結果である。 磁化方向は、パルスＰ５が起こる際にさらに反転し、パルスＰ６が起こる際に 再び反転する。 パルスＰ７が起こる際に、磁化方向は負の方向に変化する。第２パルスＰ８は 、前記記録キャリア上の磁化パターンに再び影響を与えず、パワー損失について のより小さなバリエーションとなる。前記磁化方向は、パルスＰ９が起こる際再 び変化する。 時間間隔（ｔ０、ｔ１）、（ｔ３、ｔ４）及び（ｔ４、ｔ５）にそれぞれ対応 するパルス対（Ｐ１、Ｐ２）（Ｐ７、Ｐ８）及び（Ｐ９、Ｐ１０）の起こる瞬間 が、時間間隔（ｔＬ ｔ２）及び（ｔ２、ｔ３）にそれぞれ対応するパルス対（ Ｐ３、Ｐ４）及び（Ｐ５、Ｐ６）の起こる瞬間と比べて遅れることに、注意され たい。例として、第１図のパルスＰ１の立ち上がりエッジは、時間間隔（ｔ０、 ｔ１）での第３のクロックパルスの立ち上がりエッジと一致する。パルスＰ３の 立ち上がりエッジは、時間間隔（ｔ１、ｔ２）での第２のクロックパルスの立ち 上がりエッジで起こる。 さらに特定すると、時間間隔（ｔ０、ｔ１）内のパルスＰ１の立ち上がりエッ ジは、時間間隔（ｔ１、ｔ２）内のパルスＰ４の立ち上がりエッジとパルスＰ３ の立ち下がりエッジが起こる間の正確に半分である時間間隔での瞬間に起こる。 結果として、負のパルスＰ３及びＰ５からの結果として、第１図（ｄ）の負の磁 化Ａ１及びＡ２の短い領域は、負の磁化Ａ３とＡ４との大きな領域の間に対称的 にある。 第２図の信号（ｂ）は、記録キャリア上に書き込まれるバイナリ信号の他の例 である。第２図の（ｃ）は、書き込み電流であり、これで前記バイナリ信号は前 記記録キャリアに書き込まれる。第２図の（ｄ）は、記録キャリアのトラックに ある磁化パターンであり、第２図の（ｂ）に与えられるバイナリ信号が書き込ま れている。第２図（ｂ）の前記バイナリ信号は、シーケンスビット．．．０００ １０．．．を持つ。第２図（ｂ）の第１の「０」ビットに直接先行するビットは 、「１」ビットである。これは、時間間隔ｔ０、ｔ１の第１パルスに先だって磁 化が、第２図に見えるように正の符号により与えられるという事実から結論でき る。 第２図の（ｂ）に示される３個の連続する「０」ビットのシーケンスの第１の 「０」ビットは、時間間隔ｔ０、ｔ１での２個の負のパルスＰ１’及びＰ２’の 生成となる。次の「０」パルスは、時間間隔ｔ１、ｔ２での負のパルスＰ４’に より続けられる正のパルスＰ３’を導く。当該シーケンスの最後の「０」パルス は、時間間隔ｔ２、ｔ３での負のパルスＰ６’により続けられる正のパルスＰ５ ’を導く。後続の「１」パルスは、時間間隔ｔ３、ｔ４での２個の正のパルスＰ ７’及びＰ８’を導く。次に、時間間隔ｔ４、ｔ５での２個の負のパルスＰ９’ 及びＰ１０’の生成となる「０」パルスが来る。 前記記録キャリア上のトラックの磁化方向は第２図の（ｄ）に示されるように 振る舞い、それ以上の説明は要しない。 時間間隔（ｔ０、ｔ１）、（ｔ３、ｔ４）及び（ｔ４、ｔ５）それぞれに対応 したパルス対（Ｐ１’、Ｐ２’）、（Ｐ７’、Ｐ８’）及び（Ｐ９’、Ｐ１０’ ）が起こる時が、時間間隔（ｔ１、ｔ２）及び（ｔ２、ｔ３）それぞれに対応し たパルス対（Ｐ３’、Ｐ４’）及び（Ｐ５’、Ｐ６’）が起こる時と比較して遅 れることに再度注意されたい。 第３図は、記録装置の実施例を示す。当該装置は、バイナリ信号を入力するた めの入力端子３０を持つ。このバイナリ信号は、情報信号をチャネルエンコード することにより得られる。従ってこのバイナリ信号は、第１図の（ｂ）又は第２ 図の（ｂ）の形式を持ち、ここでバイナリ信号は、論理「１」のとき「ハイ」で あり、論理「０」のとき「ロー」である。第１図（ｂ）のバイナリ信号は従って ｔ＝ｔ０からｔ＝ｔ３までの時間間隔では「ハイ」であり、時間間隔（ｔ３、ｔ ４）では「ロー」であり、時刻ｔ４で再び「ハイ」が始まる。入力端子３０は、 ２個の記憶領域３２．１及び３２．２を持つシフトレジスタ３２の入力部と結合 される。クロック信号生成器３４は、第１図及び第２図の（ａ）に示されるクロ ック信号を供給するための出力部３６を持って表される。このクロック信号は、 生成器３８．１から３８．４までの生成器のクロック信号入力部に供給される。 さらに、クロック信号生成器３４の出力部は、周波数分割器６０を介して記憶領 域３２．１のロード入力部６２．１に結合され、さらに遅延素子６４を介して記 憶領域３２．２のロード入力部６２．２にも結合される。分割器６０による周波 数分割は、時間間隔毎（ｔ０、ｔ１）、（ｔ１、ｔ２）、（ｔ２、ｔ３），．． ．において、ロードパルスが生成されるようになる。このようなロードパルスは 、時刻ｔ０，ｔ１，ｔ２，ｔ３，．．．即ち例えば後に第１図及び第２図（ａ） のクロック信号の１個のクロックパルスを生成できる。生成器３８．１から３８ ．４までのそれぞれの出力部４０．１から４０．４までは、マルチプレクサ４２ の各入力部に結合される。マルチプレクサ４２の出力部は、書き込みユニット４ ４の入力部に結合される。書き込みユニット４４は、磁気記録キャリア４５にバ イナリ信号を書き込むための少なくとも１個の記録ヘッド４３を有する。前記磁 気記録キャリアは、長手記録キャリアの形式にでき、このトラックは前記記録キ ャ リアの長手方向に書き込まれ、又は前記記録キャリアの斜め方向に書き込まれる 。 記憶領域３２．１及び３２．２の出力部は、ＡＮＤゲート４６の入力部とＮＯ Ｒゲート４８の入力部と結合される。さらに、記憶領域３２．１及び３２．２の 出力部は、インバータ５２を介してＡＮＤゲート５０の入力部とインバータ５６ を介してＡＮＤゲート５４の入力部と結合される。ＡＮＤゲート４６の出力部は 、生成器３８．１のトリガー入力部５８．１と結合される。ＮＯＲゲ−ト４８の 出力部は、生成器３８．２のトリガー入力部５８．２と結合される。ＡＮＤゲー ト５０の出力部は、生成器３８．３のトリガー入力部５８．３と結合される。Ａ ＮＤゲート５４の出力部は、生成器３８．４のトリガー入力部５８．４と結合さ れる。さらに、記憶領域３２．１及び３２．２の出力部は、マルチプレクサ４２ の選択入力部と結合される。 第１図の時刻ｔ０を考えると、時間間隔（ｔ０、ｔ１）の「１」ビットに先行 する「０」ビットが、記憶領域３２．２に記憶される。時刻ｔ０で、ロードパル スが、分割器６０により供給される。従って、領域３２．２に記憶される「０」 ビットは、領域３２．１に記憶される。遅延ロードパルスが記憶領域３２．２に 供給されるので、第１「１」ビットが記憶領域３２．２にロードされる。結果と して、「ハイ」出力信号は、ＡＮＤゲート５０により供給されるので、生成器３ ８．３は、例えば遅延ユニット６４の出力信号の遅延バージョンのように、従っ て前記記憶領域の内容が正しいビット値を持った後でパルス対だけが生成される ように、クロック信号及び他のタイミング信号（ここでは図示しない）に応答し て、正のパルスＰ１及びＰ２を生成するようにトリガーされる。マルチプレクサ ４２の選択入力部に供給される２ビット語は生成器３８．３の出力部を選択する ように前記マルチプレクサを制御するので、２個の正のパルスは書き込みユニッ ト４４に供給される。 時刻ｔ１では、他のロードパルスが分割器６０により供給される。従って、領 域３２．２に記憶される「１」ビットは領域３２．１にシフトされる。遅延ロー ドパルスは記憶領域３２．２に供給されるので、第２「１」ビットは、記憶領域 ３２．２にロードされる。結果として、「ハイ」出力信号はＡＮＤゲート４６に より供給されるので、生成器３８．１はパルス対（Ｐ３、Ｐ４）を生成するよう にトリガーされる。マルチプレクサ４２の選択入力部に供給される前記２ビット 語は、前記パルス対（Ｐ３、Ｐ４）は書き込みユニット４４に供給されるように 、生成器３８．１の出力部を選択するように前記マルチプレクサを制御する。時 刻ｔ２では、他のロードパルスが、分割器６０により供給される。従って、領域 ３２．２に記憶される「１」ビットは領域３２．１にシフトされる。遅延ロード パルスは記憶領域３２．２に供給されるので、第３「１」ビットは、記憶領域３ ２．２にロードされる。結果として、「ハイ」出力信号は再度ＡＮＤゲート４６ により供給されるので、生成器３８．１は再度パルス対（Ｐ５、Ｐ６）を生成す るようにトリガーされる。マルチプレクサ４２の選択入力部に供給される前記２ ビット語は、前記パルス対（Ｐ５、Ｐ６）が書き込みユニット４４に供給される ように、生成器３８．１の出力部を選択するように前記マルチプレクサを制御す る。 時刻ｔ３では、他のロードパルスが、分割器６０により供給される。従って、 領域３２．２に記憶される「１」ビットは領域３２．１にシフトされる。遅延ロ ードパルスは記憶領域３２．２に供給されるので、「０」ビットが、記憶領域３ ２．２にロードされる。結果として、「ハイ」出力信号はＡＮＤゲート５４によ り供給されるので、生成器３８．４はパルス対（Ｐ７、Ｐ８）を生成するように トリガーされる。マルチプレクザ４２の選択入力部に供給される前記２ビット語 は、前記パルス対（Ｐ７、Ｐ８）が書き込みユニット４４に供給されるように、 生成器３８．４の出力部を選択するように前記マルチプレクサを制御する。分割 器６０により供給される時刻ｔ４でのロードパルスは、領域３２．１へ「０」ビ ット記憶することになり、対応する前記遅延ロードパルスは「１」ビットを記憶 領域３２．２にロードすることになる。結果として、「ハイ」出力信号はＡＮＤ ゲート５０により供給されるので、生成器３８．３はパルス対（Ｐ９、Ｐ１０） を生成するためにトリガーされる。マルチプレクサ４２の選択入力部に供給され る前記２ビット語は、前記パルス対（Ｐ９、Ｐ１０）が書き込みユニット４４に 供給されるように、生成器３８．３の出力部を選択するように前記マルチプレク サを制御する。 同じようなやり方で、第２図の（ｃ）に示されるような書き込み電流が生成で きる。時間間隔（ｔ０、ｔ１）の「０」ビットに先行する「１」ビットが記憶領 域３２．２に記憶されるとする。時刻ｔ０では、ロードパルスは、分割器６０に より供給される。従って、領域３２．２に記憶される「１」ビットは領域３２． １にシフトされる。遅延ロードパルスは記憶領域３２．２に供給されるので、３ 個の「０」ビットのシーケンスの第１「０」ビットが、記憶領域３２．２にロー ドされる。結果として、「ハイ」出力信号はＡＮＤゲート５４により供給される ので、生成器３８．４は、例えば遅延ユニット６４の出力信号の遅延バージョン のように、従って前記記憶領域の内容が正しいビット値を持った後でパルス対だ けが生成されるように、クロック信号及び他のタイミング信号（ここでは図示し ない）に応答して、負のパルスＰ１’及びＰ２’を生成するようにトリガーされ る。マルチプレクサ４２の選択入力部に供給される２ビット語は生成器３８．４ の出力部を選択するように前記マルチプレクサを制御するので、２個の負のパル スは書き込みユニット４４に供給される。 時刻ｔ１では、他のロードパルスが、分割器６０により供給される。従って、 領域３２．２に記憶される「０」ビットは領域３２．１にシフトされる。遅延ロ ードパルスは記憶領域３２．２に供給されるので、第２「０」ビットが、記憶領 域３２．２にロードされる。結果として、「ハイ」出力信号はＮＯＲゲート４８ により供給されるので、生成器３８．２はパルス対（Ｐ３’、Ｐ４’）を生成す るようにトリガーされる。マルチプレクサ４２の選択入力部に供給される前記２ ビット語は、前記パルス対（Ｐ３’、Ｐ４’）が書き込みユニット４４に供給さ れるように、生成器３８．２の出力部を選択するように前記マルチプレクサを制 御する。時刻ｔ２では、他のロードパルスは、分割器６０により供給される。従 って、領域３２．２に記憶される「０」ビットは領域３２．１にシフトされる。 遅延ロードパルスは記憶領域３２．２に供給されるので、第３「０」ビットが、 記憶領域３２．２にロードされる。結果として、「ハイ」出力信号はＮＯＲゲー ト４８により供給されるので、生成器３８．２はパルス対（Ｐ５’、Ｐ６’）を 生成するようにトリガーされる。マルチプレクサ４２の選択入力部に供給される 前記２ビット語は、前記パルス対（Ｐ５’、Ｐ６’）が書き込みユニット４４に 供給されるように、生成器３８．２の出力部を選択するように前記マルチプレク サを制御する。 時刻ｔ３では、他のロードパルスは、分割器６０により供給される。従って、 領域３２．２に記憶される「０」ビットは領域３２．１にシフトされる。遅延ロ ードパルスは記憶領域３２．２に供給されるので、「１」ビットが、記憶領域３ ２．２にロードされる。結果として、「ハイ」出力信号はＡＮＤゲート５０によ り供給されるので、生成器３８．３はパルス対（Ｐ７’、Ｐ８’）を生成するよ うにトリガーされる。マルチプレクサ４２の選択入力部に供給される前記２ビッ ト語は、前記パルス対（Ｐ７’、Ｐ８’）が書き込みユニット４４に供給される ように、生成器３８．３の出力部を選択するように前記マルチプレクサを制御す る。分割器６０により供給される時刻ｔ４でのロードパルスは、領域３２．１へ 「１」ビット記憶することになり、対応する前記遅延ロードパルスは「０」ビッ トを記憶領域３２．２にロードすることになる。結果として、「ハイ」出力信号 はＡＮＤゲート５４により供給されるので、生成器３８．４はパルス対（Ｐ９’ 、Ｐ１０’）を生成するためにトリガーされる。マルチプレクサ４２の選択入力 部に供給される前記２ビット語は、前記パルス対（Ｐ９’、Ｐ１０’）が書き込 みユニット４４に供給されるように、生成器３８．４の出力部を選択するように 前記マルチプレクサを制御する。 当業者は、他の発明性ある着想なしに生成器３８．１から３８．４までの可能 な実施例を容易に見つけることは明らかであろう。本発明が好ましい実施例につ いて説明されてきたが、これらの例に制限されることはないことを理解されたい 。従って、様々な変形が、特許請求の範囲に規定されているような本発明の範囲 から離れることなしに当業者に明らかであろう。例として、既述された実施例は 、書き込まれるべきバイナリ信号の各ビットに対する２個のパルスの生成を示し た。ある人は、バイナリ信号の各ビットに対する２個より大きい、例えば３個の パルスを生成するように選ぶ。もっと特定すると、第１図の実施例においては、 第１図の（ｃ）についての信号は、時間間隔（ｔ０、ｔ１）での３個の正のパル ス、時間間隔（ｔ１、ｔ２）、（ｔ２、ｔ３）の各々で、２個の正のパルスが続 く１個の負のパルス、時間間隔（ｔ３、ｔ４）での３個の負のパルス及び時間間 隔（ｔ４、ｔ５）での３個の正のパルスとなる。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 カルフス ヨハネス ヨセフ ウィルヘル ムス オランダ国 5656 アーアー アインドー フェン プロフ ホルストラーン ６

Claims (1)

1. 【特許請求の範囲】 １ 磁気記録キャリアにバイナリ信号を記録する方法であって、（ａ）第１極性 のビットと当該第１極性と反対である第２極性のビットとを有する前記バイナリ 信号を入力し、（ｂ）前記記録キャリア上に第１及び第２の極性のビットを書き 込む工程を含む方法において、前記書き込み工程が書き込むべき各ビットのため の少なくとも２個の書き込みパルスを生成する工程を有し、第２の極性の少なく とも２ビットの第２シーケンスが後続する第１極性の少なくとも２個のビットの 第１シーケンスを書き込むとき、当該書き込み工程が、（Ｉ）第１シーケンス内 の第１極性の第１ビットに対する第３の極性の少なくとも２個の書き込みパルス を生成し、（II）第１シーケンスで起こる第１極性の少なくとも第２ビットに対 する第４の極性の書き込みパルスと、第４の極性と反対である第３の極性の書き 込みパルスとを生成し、（III）第２シーケンスでの第２極性の第１ビットに対 する第４の極性の少なくとも２個の書き込みパルスを生成し、（IV）第２シーケ ンスで起こる第２極性の少なくとも第２ビットに対する第４の極性の書き込みパ ルスと、第３の極性の書き込みパルスとを生成する副工程を有することを特徴と する方法。 ２ 請求項１に記載の方法において、前記副工程（II）が、第１シーケンスで起 こる第１極性の少なくとも第２ビットのために、第４極性の書き込みパルスを生 成し、この後で第３極性の書き込みパルスを生成することを含むことを特徴とす る方法。 ３ 請求項１又は２に記載の方法において、前記副工程（IV）が、第２シーケン スで起こる第２極性の少なくとも第２ビットのために、第３極性の書き込みパル スを生成し、この後で第４極性の書き込みパルスを生成することを含むことを特 徴とする方法。 ４ 請求項１、２又は３に記載の方法において、前記副工程（Ｉ）が、第１シー ケンスの第１極性の第１ビットに対して生成された第３極性の少なくとも２個の 書き込みパルスを遅延させることをさらに含むことを特徴とする方法。 ５ 請求項１乃至４の何れか１項に記載の方法において、前記副工程（III）が 、第２シーケンスの第２極性の第１ビットに対して生成された第４極性の少なく とも２個の書き込みパルスを遅延させることをさらに含むことを特徴とする方法 。 ６ 磁気記録キャリアにバイナリ信号を記録するための装置であって、第１極性 のビットと当該第１極性と反対である第２極性のビットとを有する前記バイナリ 信号を入力するための入力手段と、前記記録キャリア上に第１及び第２の極性の ビットを書き込むための書き込み手段とを有する装置において、前記書き込み手 段が書き込むべき各ビットのための少なくとも２個の書き込みパルスを生成する ことができ、第２の極性の少なくとも２ビットの第２シーケンスが後続する第１ 極性の少なくとも２個のビットの第１シーケンスを書き込むために、当該書き込 み手段が、（Ｉ）第１シーケンス内の第１極性の第１ビットに対する第３の極性 の少なくとも２個の書き込みパルスを生成し、（II）第１シーケンスで起こる第 １極性の少なくとも第２ビットに対する第４の極性の書き込みパルスと、第４の 極性と反対である第３の極性の書き込みパルスとを生成し、（III）第２シーケ ンスでの第２極性の第１ビットに対する第４の極性の少なくとも２個の書き込み パルスを生成し、（IV）第２シーケンスで起こる第２極性の少なくとも第２ビッ トに対する第４の極性の書き込みパルスと、第３の極性の書き込みパルスとを生 成するための生成手段を有することを特徴とする装置。 ７ 請求項６に記載の装置において、前記生成手段が、第１シーケンスで起こる 第１極性の少なくとも第２ビットのために、第４極性の書き込みパルスを生成し 、この後で第３極性の書き込みパルスをさらに生成できることを特徴とする装置 。 ８ 請求項６又は７に記載の方法において、前記生成手段が、第２シーケンスで 起こる第２極性の少なくとも第２ビットのために、第３極性の書き込みパルスを 生成し、この後で第４極性の書き込みパルスをさらに生成できることを特徴とす る装置。 ９ 請求項６、７又は８に記載の装置において、前記生成手段が、第１シーケン スの第１極性の第１ビットに対して生成された第３極性の少なくとも２個の書き 込みパルスを遅延させるための遅延手段をさらに含むことを特徴とする装置。 １０ 請求項９に記載の装置において、前記遅延手段が、第２シーケンスの第２ 極性の第１ビットに対して生成された第４極性の少なくとも２個の書き込みパル スを遅延できることを特徴とする装置。