JPH1051289A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH1051289A
JPH1051289A JP8200035A JP20003596A JPH1051289A JP H1051289 A JPH1051289 A JP H1051289A JP 8200035 A JP8200035 A JP 8200035A JP 20003596 A JP20003596 A JP 20003596A JP H1051289 A JPH1051289 A JP H1051289A
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channel mos
mos transistor
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Abstract

(57)【要約】 【課題】 電源電位を低下させた場合でも、リーク電流
を抑制することが可能な半導体集積回路装置を提供す
る。 【解決手段】 ＣＭＯＳ論理回路１２０には、電流制御
ゲートトランジスタＰ２１，Ｐ３１，Ｐ３２を介して電
源電位が供給され、電流制御トランジスタＮ２１，Ｎ３
１，Ｎ３２を介して、電流が接地に流出する。各電流制
御トランジスタのゲート電位は、電流制御回路１４０に
より制御される。ＣＭＯＳ論理回路１２０にリーク電流
が発生すると、ＣＭＯＳ論理ゲートを構成するトランジ
スタには、電流制御トランジスタによる電圧降下のため
に、リーク電流が抑制されるようなセルフバイアスが発
生する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、特にスタンバイ状態における消費電力を低
減することが可能な半導体集積回路装置に関する。
【０００２】
【従来の技術】図１７は、従来の半導体集積回路装置１
０００における、ＣＭＯＳ論理ゲート回路の構成を示す
要部回路図である。
【０００３】図１７においては、半導体集積回路装置
は、待機状態（スタンバイ状態）であるものとする。
【０００４】また、図１７においては、ＣＭＯＳ論理ゲ
ートの一例として、反転回路が複数段直列に接続されて
いる場合について示している。
【０００５】すなわち、インバータ１０１０〜１０４０
が互いに直列に接続し、これら各インバータ回路は、電
源電位Ｖｃｃから電圧を供給され、かつ、それぞれ接地
電位（ＧＮＤ）と接続しているものとする。
【０００６】また、スタンバイ状態においては、インバ
ータ回路１０１０への入力レベルは、“Ｌ”レベルであ
るものとする。したがって、スタンバイ状態において、
インバータ１０２０の入力ノードは“Ｈ”レベル、イン
バータ１０３０の入力ノードは、“Ｌ”レベル、インバ
ータ１０４０の入力ノードは“Ｈ”レベルであって、イ
ンバータ１０４０からは“Ｌ”レベルの信号が出力され
ているものとする。
【０００７】インバータ１０１０は、電源電位Ｖｃｃと
接地電位ＧＮＤとの間に、直列に接続されたＰチャネル
ＭＯＳトランジスタ１０１２およびＮチャネルＭＯＳト
ランジスタ１０１４を含む。これら両トランジスタのゲ
ートに入力信号が入力し、これらトランジスタが接続す
る互いのドレインノードが出力ノードと接続しているも
のとする。
【０００８】このとき、インバータ１０１０の入力レベ
ルは“Ｌ”レベルであるため、ＰチャネルＭＯＳトラン
ジスタ１０１２は導通状態であり、ＮチャネルＭＯＳト
ランジスタ１０１４は遮断状態となっている。
【０００９】同様にして、インバータ１０２０において
は、ＰチャネルＭＯＳトランジスタ１０２２が、インバ
ータ１０３０においてはＮチャネルＭＯＳトランジスタ
１０３４が、インバータ１０４０においてはＰチャネル
ＭＯＳトランジスタ１０４２がそれぞれ遮断状態となっ
ている。
【００１０】ところで、近年半導体集積回路装置の高集
積化に伴って、トランジスタサイズもスケールダウンさ
れている。これに伴い、各トランジスタに印加される電
界強度もスケールダウンすることで、これらトランジス
タの信頼性を確保するために、電源電圧の低電圧化が図
られている。
【００１１】すなわち、このことはＣＭＯＳ論理ゲート
の論理しきい値を低減させることを意味する。言い換え
ると、たとえば、ＮチャネルＭＯＳトランジスタのしき
い値電圧を低減させる必要が生じる。
【００１２】つまり、“Ｈ”レベルの電圧レベルが低下
する結果、たとえば、“Ｌ”レベルの電位がゲートに入
力された場合、遮断状態となるＮチャネルＭＯＳトラン
ジスタの動作マージンを確保する必要が生じる。
【００１３】しかしながら、このことは、このことは、
同時にＮチャネルＭＯＳトランジスタのサブスレッショ
ルド特性の劣化をもたらす。つまり、しきい値電圧が低
下したことにより、そのゲート電位が“Ｌ”レベルとな
った場合に、このＮチャネルＭＯＳトランジスタのリー
ク電流が増加してしまうという問題がある。
【００１４】このことは、ＰチャネルＭＯＳトランジス
タについても同様である。図１８は、ＮチャネルＭＯＳ
トランジスタのリーク電流の増大の機構を説明するため
の図であり、図１８（ａ）は、インバータ２つが直列に
接続している場合のスタンバイ状態における各部の電位
レベルを示す模式図であり、図１８（ｂ）は、ゲート電
圧に対するソースドレイン間電流の変化を示す図であ
る。
【００１５】図１８（ａ）においては、図１７において
示したインバータ列のうち、最初の２段のみを抜き出し
て示している。
【００１６】上述したとおり、スタンバイ状態において
はインバータ１０１０の入力ノード、すなわちＮチャネ
ルＭＯＳトランジスタ１０１４のゲート電位は“Ｌ”レ
ベルとなっている。
【００１７】図１８（ｂ）は、しきい値電圧がＶＴ１，
ＶＴ２，０Ｖ（ＶＴ１＞ＶＴ２＞０Ｖ）の３通りの場合
について、ゲート電圧に対するソースドレイン間電流の
変化を示している。
【００１８】電源電圧がたとえば、５Ｖである場合、し
きい値電圧がＶＴ１でも、十分な動作マージンが確保さ
れる。このとき、ＮチャネルＭＯＳトランジスタ１０１
４を非導通状態とするために、ゲート電圧を０Ｖとする
と、ソースドレイン間電流はそのサブスレッショルドリ
ーク電流ＩS0である。
【００１９】これに対して、たとえば、電源電圧を３Ｖ
とした場合に、動作マージンを確保するために、しきい
値電圧をＶＴ２まで低下させた場合、ＮチャネルＭＯＳ
トランジスタ１０１４の遮断状態におけるリーク電流が
増加する。すなわち、ゲート電位が０Ｖである場合のサ
ブスレッショルドリーク電流は、ＩS0からＩS1まで増加
する。
【００２０】つまり、低電圧動作をさせるために、たと
えばトランジスタのチャネル領域への不純物のイオン注
入量を減少させることで、しきい値電圧を低下させた場
合、回路全体のリーク電流が増加する。
【００２１】いいかえると、スタンバイ状態における半
導体集積回路装置の消費電力が増大してしまうという問
題点があった。
【００２２】
【発明が解決しようとする課題】本発明は、上記のよう
な問題点を解決するためになされたものであって、その
目的は、電源電圧を低下させて動作させた場合も、リー
ク電流が増加しない、すなわち消費電力が増大しない半
導体集積回路装置を提供することである。
【００２３】
【課題を解決するための手段】請求項１記載の半導体集
積回路装置は、複数のＣＭＯＳ論理ゲートを含む内部回
路と、内部回路が処理するデータの第１のレベルに対応
する第１の電源電位を第１の電源ノードに供給する第１
の電源と、データの第２のレベルに対応する第２の電源
電位を第２の電源ノードに供給する第２の電源と、各Ｃ
ＭＯＳ論理ゲートと第１電源ノードとの間に設けられ、
第１の電源からの電流流入量を制御する複数の第１のス
テージ電流制御手段と、各ＣＭＯＳ論理ゲートと第２の
電源ノードとの間に設けられ、第２の電源への電流流出
量を制御する複数の第２のステージ電流制御手段と、内
部回路が待機状態であるか活性状態であるかに応じて、
第１および第２のステージ電流制御手段を制御する動作
電流制御手段とを備える。
【００２４】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成において、各Ｃ
ＭＯＳ論理ゲートは、第１のステージ電流制御手段とソ
ースが接続され、ゲートが入力ノードと接続するＰチャ
ネルＭＯＳトランジスタと、第２のステージ電流制御手
段とソースが接続され、ゲートが入力ノードと接続する
ＮチャネルＭＯＳトランジスタと、ＰチャネルＭＯＳト
ランジスタのドレインと出力ノードとの間に接続される
抵抗体と、ＰチャネルＭＯＳトランジスタのドレインと
出力ノードとの間に接続される抵抗体とを含む。
【００２５】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成において、各第
１のステージ電流制御手段は、ゲート電位が動作電流制
御手段により制御されるＰチャネルＭＯＳトランジスタ
であり、各第２のステージ電流制御手段は、ゲート電位
が動作電流制御手段により制御されるＮチャネルＭＯＳ
トランジスタであり、動作電流制御手段は、待機状態で
のＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯ
Ｓトランジスタのゲート電位レベルを出力するゲート電
位制御手段と、ゲート電位制御手段と、複数の第１のス
テージ電流制御手段および複数の第２のステージ電流制
御手段との間に配置され、内部回路が活性状態時には遮
断状態となるスイッチ手段と、内部回路が活性状態時に
は、ＰチャネルＭＯＳトランジスタおよびＮチャネルＭ
ＯＳトランジスタのそれぞれのゲート電位を導通状態と
なるレベルに固定する電位設定手段とを含む。
【００２６】請求項４記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置において、各ＣＭＯＳ
論理ゲートは、入力ノードおよび出力ノードと、第１の
ステージ電流制御手段と出力ノードとの間に接続され、
ゲートが入力ノードと接続する第１のＰチャネルＭＯＳ
トランジスタと、第２のステージ電流制御手段と出力ノ
ードとの間に接続され、ゲートが入力ノードと接続する
第１のＮチャネルＭＯＳトランジスタとを含み、第１の
ステージ電流制御手段は、第１のＰチャネルＭＯＳトラ
ンジスタと同一ウェル内に形成される第２のＰチャネル
ＭＯＳトランジスタであり、第２のステージ電流制御手
段は、第１のＮチャネルＭＯＳトランジスタと同一ウェ
ル内に形成される第２のＮチャネルＭＯＳトランジスタ
である。
【００２７】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第１
の電源ノードと第１の電源との間に設けられ、第１の電
源ノードへの電流流入量を制御する第１のブロック電流
制御手段と、第２の電源ノードと第２の電源との間に設
けられ、第２の電源ノードからの電流流出量を制御する
第２のブロック電流制御手段とをさらに備え、動作電流
制御手段は、内部回路が待機状態であるか活性状態であ
るかに応じて、第１および第２のブロック電流制御手段
を制御する。
【００２８】請求項６記載の半導体集積回路装置は、請
求項５記載の半導体集積回路装置の構成において、各Ｃ
ＭＯＳ論理ゲートは、入力ノードおよび出力ノードと、
第１のステージ電流制御手段と出力ノードとの間に接続
され、ゲートが入力ノードと接続する第１のＰチャネル
ＭＯＳトランジスタと、第２のステージ電流制御手段と
出力ノードとの間に接続され、ゲートが入力ノードと接
続する第１のＮチャネルＭＯＳトランジスタとを含み、
第１のステージ電流制御手段および第１のブロック電流
制御手段は、第１のＰチャネルＭＯＳトランジスタと同
一ウェル内に形成されるそれぞれ第２および第３のＰチ
ャネルＭＯＳトランジスタであり、第２のステージ電流
制御手段および第２のブロック電流制御手段は、第１の
ＮチャネルＭＯＳトランジスタと同一ウェル内に形成さ
れるそれぞれ第２および第３のＮチャネルＭＯＳトラン
ジスタである。
【００２９】請求項７記載の半導体集積回路装置は、請
求項２記載の半導体集積回路装置の構成に加えて、第１
の電源ノードと第１の電源との間に設けられ、内部回路
の動作期間中は導通状態となる第１のスイッチ手段と、
第２の電源ノードと第２の電源との間に設けられ、内部
回路の動作期間中は導通状態となる第２のスイッチ手段
とをさらに備える。
【００３０】請求項８記載の半導体集積回路装置は、複
数のＣＭＯＳ論理ゲートを含む内部回路と、内部回路が
処理するデータの第１のレベルに対応する第１の電源電
位を第１の電源ノードに供給する第１の電源と、データ
の第２のレベルに対応する第２の電源電位を第２の電源
ノードに供給する第２の電源とを備え、各ＣＭＯＳ論理
ゲートに対応して設けられ、待機状態における予め定め
られた入力信号レベルに応じて対応するＣＭＯＳ論理ゲ
ートの出力ノードとは遮断状態となるべき第１の電源ノ
ードおよび第２の電源ノードのいずれかと、対応するＣ
ＭＯＳ論理ゲートとの間で流れる電流量を制御する複数
のステージ電流制御手段と、内部回路が待機状態である
か活性状態であるかに応じて、ステージ電流制御手段を
制御する動作電流制御手段とを備える。
【００３１】請求項９記載の半導体集積回路装置は、複
数のＣＭＯＳ論理ゲートを含む複数の内部回路ブロック
と、各内部回路ブロックの動作タイミングを制御する制
御手段と、内部回路が処理するデータの第１のレベルに
対応する第１の電源電位を供給する第１の電源と、デー
タの第２のレベルに対応する第２の電源電位を供給する
第２の電源と、各ＣＭＯＳ論理ゲートに対応して設けら
れ、第１の電源からの電流流入量を制御する複数の第１
のステージ電流制御手段と、各ＣＭＯＳ論理ゲートに対
応して設けられ、第２の電源への電流流出量を制御する
複数の第２のステージ電流制御手段と、複数の内部回路
ブロックが待機状態であるか活性状態であるかに応じ
て、第１および第２のステージ電流制御手段を制御する
動作電流制御手段と、各内部回路ブロックごにと、第１
の電源と複数の第１のステージ電流制御手段との間に設
けられ、制御手段に制御されて内部回路の動作期間中は
導通状態となる第１スイッチ手段と、各内部回路ブロッ
クごとに、第２の電源と複数の第２のステージ電流制御
手段との間に設けられ、制御手段の制御されて内部回路
の動作期間中は導通状態となる第２のスイッチ手段とを
備える。
【００３２】請求項１０記載の半導体集積回路装置は、
請求項９記載の半導体集積回路装置の構成において、各
ＣＭＯＳ論理ゲートは、入力ノードおよび出力ノード
と、第１のステージ電流制御手段と出力ノードとの間に
接続され、ゲートが入力ノードと接続する第１のＰチャ
ネルＭＯＳトランジスタと、第２のステージ電流制御手
段と出力ノードとの間に接続され、ゲートが入力ノード
と接続する第１のＮチャネルＭＯＳトランジスタとを含
み、第１のステージ電流制御手段は、第１のＰチャネル
ＭＯＳトランジスタと同一ウェル内に形成される第２の
ＰチャネルＭＯＳトランジスタであり、第２のステージ
電流制御手段は、第１のＮチャネルＭＯＳトランジスタ
と同一ウェル内に形成される第２のＮチャネルＭＯＳト
ランジスタである。
【００３３】請求項１１記載の半導体集積回路装置は、
請求項９記載の半導体集積回路装置の構成に加えて、第
１の電源と複数の第１のステージ電流制御手段との間に
設けられ、第１の電源からの電流流入量を制御する第１
のブロック電流制御手段と、第２の電源と複数の第２の
ステージ電流制御手段との間に設けられ、第２の電源か
らの電流流入量を制御する第２のブロック電流制御手段
とをさらに備え、動作電流制御手段は、複数の内部回路
ブロックが待機状態であるか活性状態であるかに応じ
て、第１および第２のステージ電流制御手段ならびに第
１および第２のブロック電流制御手段を制御する。
【００３４】請求項１２記載の半導体集積回路装置は、
請求項１１記載の半導体集積回路装置の構成において、
各ＣＭＯＳ論理ゲートは、入力ノードおよび出力ノード
と、第１のステージ電流制御手段と出力ノードとの間に
接続され、ゲートが入力ノードと接続する第１のＰチャ
ネルＭＯＳトランジスタと、第２のステージ電流制御手
段と出力ノードとの間に接続され、ゲートが入力ノード
と接続する第１のＮチャネルＭＯＳトランジスタとを含
み、第１のステージ電流制御手段および第１のブロック
電流制御手段は、第１のＰチャネルＭＯＳトランジスタ
と同一ウェル内に形成されるそれぞれ第２および第３の
ＰチャネルＭＯＳトランジスタであり、第２のステージ
電流制御手段および第２のブロック電流制御手段は、第
１のＮチャネルＭＯＳトランジスタと同一ウェル内に形
成されるそれぞれ第２および第３のＮチャネルＭＯＳト
ランジスタである。
【００３５】
【発明の実施の形態】
［実施の形態１］図１は、本発明の実施の形態１の半導
体集積回路装置１００の要部回路図である。
【００３６】半導体集積回路装置１００の構成が、従来
の半導体集積回路装置１０００の構成と異なる点は、以
下のとおりである。
【００３７】第１には、ＣＭＯＳ論理回路１２０が含む
各ＣＭＯＳ論理ゲートは、電源電位Ｖｃｃを、電流制御
用のトランジスタであるＰチャネルＭＯＳトランジスタ
を介して供給され、接地電位ＧＮＤとは、電流制御用ト
ランジスタであるＮチャネルＭＯＳトランジスタを介し
て接続する構成となっていることである。
【００３８】第２には、上記電流制御用のＰチャネルＭ
ＯＳトランジスタおよびＮチャネルＭＯＳトランジスタ
を流れる電流量を制御するために、電流制御回路１４０
を備える構成となっていることである。
【００３９】第３には、ＣＭＯＳ論理回路１２０中の各
ＣＭＯＳ論理ゲートは、後に説明するようにスタンバイ
状態におけるリーク電流低減効果を一層高めるために、
ＣＭＯＳ論理ゲートに含まれるＰチャネルＭＯＳトラン
ジスタまたはＮチャネルＭＯＳトランジスタのドレイン
ノードが、抵抗体を介して出力ノードと接続する構成と
なっていることである。
【００４０】第４には、活性化信号Ｓａｖに制御され
て、ＣＭＯＳ論理回路１２０に供給される電流値が、活
性化信号Ｓａｖが活性期間中に比べてスタンバイ期間中
は抑制される構成となっていることである。
【００４１】以下、その構成についてさらに詳しく説明
する。なお、以下の説明でも、ＣＭＯＳ論理回路１２０
に含まれるＣＭＯＳ論理ゲートとしては、インバータを
例にとって説明するが、より一般的には、他の論理ゲー
ト回路、たとえばＮＡＮＤ回路やＮＯＲ回路等について
も同様な構成とすることが可能である。
【００４２】ＣＭＯＳ論理回路１２０は、インバータ回
路１２２と、インバータ回路１２４とを含む。
【００４３】インバータ１２２は、ＰチャネルＭＯＳト
ランジスタＰ２１を介して、電源電位Ｖｃｃがソースに
供給されるＰチャネルＭＯＳトランジスタＰ２２と、Ｐ
チャネルＭＯＳトランジスタＰ２２のソースと出力ノー
ドとの間に接続される抵抗体Ｒ１と、ＮチャネルＭＯＳ
トランジスタＮ２１を介して接地電位ＧＮＤとソースが
結合するＮチャネルＭＯＳトランジスタＮ２２と、Ｎチ
ャネルＭＯＳトランジスタＮ２２のドレインとを出力ノ
ードとの間に接続する抵抗体Ｒ２とを含む。Ｐチャネル
ＭＯＳトランジスタＰ２２およびＮチャネルＭＯＳトラ
ンジスタＮ２２のゲートは、入力ノードと接続してい
る。
【００４４】インバータ１２４も、インバータ１２２と
同様の構成を有し、電源電位Ｖｃｃは、ＰチャネルＭＯ
ＳトランジスタＰ３１およびＰ３２を介して供給され、
接地電位ＧＮＤとはＮチャネルＭＯＳトランジスタＮ３
１およびＮ３２を介して結合している。
【００４５】すなわち、１つのＣＭＯＳ論理ゲートに対
して供給される電源電流を制限するために、このＣＭＯ
Ｓ論理ゲート１段当たり（以下１ステージ当たりとい
う）、電流制御用のトランジスタとしては、インバータ
１２２におけるように、ＰチャネルＭＯＳトランジス
タ、ＮチャネルＭＯＳトランジスタを各１個ずつ用いる
構成としてもよく、インバータ１２４におけるように、
各２個ずつ用いる構成またはそれ以上用いる構成として
もよい。以下の説明で明らかとなるように、この１ステ
ージ当たりに用いる電流制御用トランジスタの個数によ
り、リーク電流の制限効果を調整するこが可能である。
【００４６】電流制御回路１４０は、定電流発生部１４
２と、ゲート電位制御部１４４とを含む。
【００４７】定電流発生部１４２は、互いにカレントミ
ラー回路を構成するＮチャネルＭＯＳトランジスタＮ１
およびＮ２と、ＮチャネルＭＯＳトランジスタのソース
とを接地電位ノードとの間に接続される抵抗体ＲＳを基
本構成要素とする。
【００４８】ここで、ＮチャネルＭＯＳトランジスタＮ
１のゲート幅をＷ１、ＮチャネルＭＯＳトランジスタＮ
２のゲート幅をＷ２とする。
【００４９】ＮチャネルＭＯＳトランジスタＮ１および
Ｎ２のゲート幅を調整することで、この２つのトランジ
スタが、ともに弱反転領域（ウィークインバージョン領
域）で動作する構成とすることが可能である。
【００５０】弱反転領域では、ＮチャネルＭＯＳトラン
ジスタを流れる電流は、ゲートソース間電圧Ｖｇｓに対
して指数関数的に増加し、かつゲート幅に比例すること
を考慮すると、ＮチャネルＭＯＳトランジスタＮ１およ
びＮ２に対して、それぞれ流れる電流ｉは、以下のよう
に表わされる。
【００５１】 ｉ＝Ｗ１ｅｘｐ［Ｖｇｓ１／Ｓ］ … （１） ｉ＝Ｗ２ｅｘｐ［Ｖｇｓ２／Ｓ］ … （２） ここで、ＮチャネルＭＯＳトランジスタＮ１のゲートソ
ース間電圧をＶｇｓ１とし、ＮチャネルＭＯＳトランジ
スタＮ２のゲートソース間電圧をＶｇｓ２とし、いわゆ
るサブスレッショルド係数をＳとするとき、指数関数中
のゲートソース間電圧に対する係数を１／Ｓとおいた。
【００５２】上記式（１）および（２）から、ΔＶｇｓ
１−Ｖｇｓ２を求めると、以下のようになる。
【００５３】 ΔＶ∝Ｓ×ｌｎ［Ｗ２／Ｗ１］ … （３） ここで、サブスレッショルド係数Ｓは、ｋＴ／ｑ（ｋ：
ボルツマン係数，Ｔ：絶対温度，ｑ：単位電荷量）に比
例するので、ΔＶも絶対温度に比例する。
【００５４】しかしながら、ΔＶは、トランジスタのゲ
ート幅の比のみによって決定され、トランジスタの動作
点に依存しない。
【００５５】したがって、電流ｉの値は、ｉ＝ΔＶ／Ｒ
ｓで表わされ、その電源電位Ｖｃｃとに対する依存性は
極めて小さいものとなる。
【００５６】定電流発生部１４２は、さらに、ソースが
ともに電源電位Ｖｃｃと結合し、カレントミラー回路を
構成する１対のＰチャネルＭＯＳトランジスタＰ１およ
びＰ２と、このＰチャネルＭＯＳトランジスタＰ１およ
びＰ２で構成されるカレントミラー回路と、Ｎチャネル
ＭＯＳトランジスタＮ１およびＮ２で構成されるカレン
トミラー回路との間にカスケード接続される２つのカレ
ントミラー回路を含む。すなわち、ＰチャネルＭＯＳト
ランジスタＰ３およびＰ４で構成される第１のカレント
ミラー回路と、ＮチャネルＭＯＳトランジスタＮ３およ
びＮ４で構成される第２のカレントミラー回路が、カス
ケード接続されて配置されている。
【００５７】このカスケード接続されカレントミラー回
路は、定電流発生部１４２を構成するトランジスタのチ
ャネル長変調効果を軽減し、発生電流の電源電位依存性
を抑える働きをする。
【００５８】スタンバイ状態においては、ＰチャネルＭ
ＯＳトランジスタＰ６に入力する活性化信号Ｓａｖは、
“Ｈ”レベルであって、このトランジスタは非導通状態
となっている。
【００５９】したがって、定電流発生部１４２で発生し
た定電流ｉと同一の電流がゲート電位制御部１４４のＰ
チャネルＭＯＳトランジスタＰ５に流れるように、トラ
ンジスタＰ５のゲート電位が制御される。これに応じ
て、ＮチャネルＭＯＳトランジスタＮ５にもと電流ｉが
流れる。したがって、このトランジスタＮ５とカレント
ミラー回路を構成しているＮチャネルＭＯＳトランジス
タＮ６にもと電流ｉが流れる。同様にして、このトラン
ジスタＮ６と同一の電流ｉがＰチャネルＭＯＳトランジ
スタＰ７にも流れることになる。
【００６０】電流制御用トランジスタＰチャネルＭＯＳ
トランジスタＰ２１，Ｐ３１，Ｐ３２のゲート電位は、
等しくなるように保持されている。一方、電流制御トラ
ンジスタＮチャネルＭＯＳトランジスタＮ２２，Ｎ３
１，Ｎ３２のゲート電位は、トランジスタＮ６のゲート
電位と等しくなるように制御されている。
【００６１】したがって、これらの電流制御用トランジ
スタＰ２１，Ｐ３１，Ｐ３２，Ｎ２２，Ｎ３１およびＮ
３２のゲート幅が等しい場合、これら各電流制御用トラ
ンジスタには、スタンバイ状態において、電流ｉが流れ
ることになる。
【００６２】一方、活性化信号Ｓａｖが“Ｌ”レベルと
なって、回路動作の活性化が指示されると、Ｎチャネル
ＭＯＳトランジスタＮ５を流れる電流値が増大する。こ
れに応じて、トランジスタＮ６およびＰ７を流れる電流
値も増大する。したがって、電流制御トランジスタＰ２
１，Ｐ３１，Ｐ３２およびＮ２２，Ｎ３１，Ｎ３２を流
れる電流値も増大し、活性化時においては、ＣＭＯＳ論
理回路１２０に供給される電流値が増大する。
【００６３】図２は、ＣＭＯＳ論理回路１２０の各ノー
ドの電位レベルの時間変化を示すタイミングチャートで
ある。
【００６４】以下では、ＰチャネルＭＯＳトランジスタ
Ｐ２２のソースノードをＡとし、ＮチャネルＭＯＳトラ
ンジスタＮ２１のソースノードをＢとし、ＰチャネルＭ
ＯＳトランジスタＰ３３のソースノードをＣとし、Ｎチ
ャネルＭＯＳトランジスタＮ３３のソースノードをＤで
表わすことにする。
【００６５】さらに、スタンバイ状態においては、イン
バータ１２２への入力レベルは“Ｌ”レベルであるもの
とする。
【００６６】時刻ｔ１において、活性化信号Ｓａｖが
“Ｈ”レベルに変化して、半導体集積回路装置１００は
スタンバイ状態に移行する。このとき、インバータ１２
２においては、入力レベルが“Ｌ”レベルであることに
応じて、ＮチャネルＭＯＳトランジスタＮ２１が遮断状
態となっており、インバータ１２４においては、入力レ
ベルが“Ｈ”レベルであることに応じて、ＰチャネルＭ
ＯＳトランジスタＰ３３が遮断状態となっている。
【００６７】一方、上述したとおり、スタンバイ状態で
は、電流制御トランジスタＰ２１およびＮ２２により、
インバータ１２２に供給される電流は電流値ｉに制限さ
れている。
【００６８】このとき、本来遮断状態であるべきＮチャ
ネルＭＯＳトランジスタＮ２１にリーク電流が生じた場
合について考える。リーク電流が発生すると、ノードＢ
の電位が上昇する。したがって、ＮチャネルＭＯＳトラ
ンジスタＮ２１のゲート電位は、ソース電位（ノードＢ
の電位）に対して、相対的に負にバイアスされることに
なる。したがって、ＮチャネルＭＯＳトランジスタＮ２
１を流れるリーク電流が抑制される。つまり、リーク電
流が流れ始めると、各トランジスタのゲート電位が、自
己整合的に負にバイアスされることになる。この結果、
リーク電流が減少し、ＣＭＯＳ論理回路１２０を構成す
るトランジスタのしきい値電圧を低減した場合も、スタ
ンバイ時におけるリーク電流の増加が抑制される。
【００６９】同様のことは、スタンバイ状態において、
入力ノードの電位レベルが“Ｈ”レベルとなっているイ
ンバータ１２４についてもいえる。すなわち、インバー
タ１２４においては、ＰチャネルＭＯＳトランジスタＰ
３３がスタンバイ状態において遮断状態となっている。
このトランジスタＰ３３にリーク電流が生じると、ノー
ドＣの電位レベルは、電源電位Ｖｃｃに対してトランジ
スタＰ３１による電圧降下分だけ減少する。したがっ
て、ＰチャネルＭＯＳトランジスタＰ３３のゲートは、
相対的に正側にバイアスされることとなり、リーク電流
が減少する。
【００７０】なお、インバータ１２４には、電流制御用
トランジスタが電源側および接地側に各２つずつ配置さ
れる構成となっており、これにより、スタンバイ時にお
いて供給される電流値および動作時において供給される
電流値の大きさをインバータ１２２に比べて大きくする
ことが可能である。
【００７１】次に、時刻ｔ２において、活性化信号Ｓａ
ｖが、活性状態“Ｌ”レベルとなることで、電流制御用
トランジスタＰ２１，Ｐ３１，Ｐ３２およびＮ２２，Ｎ
３１，Ｎ３２に流れる電流量が増大する。したがって、
動作状態においては、ＣＭＯＳ論理回路１２０には、十
分な動作電流が供給され、各ＣＭＯＳ論理ゲートは高速
で動作することが可能である。
【００７２】図３は、スタンバイ状態において、実施の
形態１の半導体集積回路装置１００のリーク電流が低減
されることを説明するための図であり、図３（ａ）は、
ＣＭＯＳ論理回路１２０の要部を示す回路図であり、図
３（ｂ）は、ＮチャネルＭＯＳトランジスタＮ２１のゲ
ートソース間電圧Ｖｇｓとソースドレイン間電流Ｉｄｓ
の関係を示す片対数グラフである。
【００７３】図１および図２で説明したとおり、スタン
バイ状態においては、ＮチャネルＭＯＳトランジスタＮ
２１は、遮断状態すなわち、ゲートに０Ｖの電位が印加
された状態となっている。
【００７４】ここで、まずＮチャネルＭＯＳトランジス
タＮ２１のしきい値がＶＴ１である場合を考える。この
ときは、ゲート電位Ｖｇｓが０Ｖでは、リーク電流の値
はＩｓ０である。
【００７５】電源電位Ｖｃｃの低電圧化に伴って、しき
い値レベルをＶＴ２とした場合、ゲート電位が０Ｖであ
るときのリーク電流値はＩｓ１まで増加する。
【００７６】しかしながら、図１で説明したとおり、リ
ーク電流が生じると、ＮチャネルＭＯＳトランジスタＮ
２１のゲートには、ソースに対して相対的に負のバイア
スが印加される。
【００７７】したがって、図３（ｂ）において、Ｎチャ
ネルＭＯＳトランジスタＮ２２の動作点は、Ｑ１からＱ
２に移動する。したがって、リーク電流の値も、しきい
値電圧がＶＴ１である場合と同等レベルまで低減される
ことになる。
【００７８】さらに、リーク電流が生じることで、ゲー
ト電位が相対的に負にバイアスされることを考慮する
と、たとえば、しきい値電圧が０Ｖであったとしても、
ゲートに０Ｖが印加される状態（動作点Ｑ３）であって
も、待機状態においては、動作点がＱ４まで移動して、
リーク電流が減少することを意味する。
【００７９】したがって、しきい値電圧が０Ｖであると
いうような極端に低い場合でも、本実施の形態の半導体
集積回路装置では、スタンバイ時におけるリーク電流を
低減することが可能である。
【００８０】このことは、言い換えると、電源電圧が一
層低減され、たとえば３Ｖ以下となった場合でも、リー
ク電流を抑制可能なことを意味している。
【００８１】図４は、図１に示したインバータ１２２部
分の平面パターンを示すレイアウト図である。
【００８２】電流制御用トランジスタＰ２１およびＮ２
１を、インバータ１２２を構成するトランジスタＰ２２
およびＮ２２と別個の領域にレイアウトしたのでは、回
路のレイアウト面積が増大してしまう。そこで、図４に
示しように、電流制御用トランジスタと論理回路を構成
するトランジスタとが互いにソースおよびドレイン領域
を共有する構成とすることで、レイアウト面積の増大を
抑制することが可能である。
【００８３】なお、図４においては、図１に示したＰチ
ャネルＭＯＳトランジスタＰ３２およびＮチャネルＭＯ
ＳトランジスタＮ３２は、説明の簡単のために省略して
いる。まず電源電位は、配線パターンＷＶＣにより供給
され、接地電位は、配線パターンＷＶＧにより供給され
ているものとする。配線ＷＶＣはコンタクトホールＣＨ
Ｖを介して、トランジスタＰチャネルＭＯＳトランジス
タＰ２１およびＰ３１のソースと接続している。トラン
ジスタＰ２１のゲートを構成するゲート配線ＧＰ２１に
は、電流制御回路１４０からの電位が入力している。Ｐ
チャネルＭＯＳトランジスタＰ２１のドレイン領域とト
ランジスタＰ２２のドレイン領域とは共通領域となって
いる。この共通領域を挟んで、ゲート配線ＧＰ２１に対
向してトランジスタＰ２２のゲート配線ＧＰ２２が配置
されている。ゲート配線ＧＰ２２に対して、共通領域と
対向する側のドレイン領域に配線ＷＬＯが接続してい
る。すなわち、この配線ＷＬＯにより、インバータ１２
２の出力レベルが伝達される。
【００８４】同様にして、配線ＷＶＧは、コンタクトホ
ールＣＨＧを介して、トランジスタＮ２１のソース領域
と接続している。ＮチャネルＭＯＳトランジスタＮ２１
のゲート配線ＧＮ２１に対して、ソース領域と対向する
側は、ＮチャネルＭＯＳトランジスタＮ２２のソース領
域とＮチャネルＭＯＳトランジスタＮ２１のドレイン領
域の共通領域となっている。
【００８５】ＮチャネルＭＯＳトランジスタＮ２２のゲ
ート配線ＧＮ２２に対して、この共通領域と対向する側
がＮチャネルＭＯＳトランジスタＮ２２のドレイン領域
であり、このドレイン領域と配線ＷＬＯが接続してい
る。
【００８６】ＰチャネルＭＯＳトランジスタＰ３１と、
ＰチャネルＭＯＳトランジスタＰ３３についても同様に
そのドレイン領域とソース領域とは共通領域を有する構
成となっている。また、ＮチャネルＭＯＳトランジスタ
Ｎ３１のドレイン領域とＮチャネルＭＯＳトランジスタ
Ｎ３３のソース領域も共通領域を有する構成となってい
る。
【００８７】したがって、これら４つのトランジスタに
ついて、ソースおよびドレイン領域を共有する構成とな
っている分、レイアウト面積が抑制される構成となって
いる。
【００８８】なお、図４に示した例では、トランジスタ
の分離構造として以下のような構成を用いることで集積
度の向上を図っている。
【００８９】すなわち、ＰチャネルトランジスタＰ３３
はトランジスタがレイアウトされる領域の端部に位置す
るため、出力ノードとなる配線ＷＬ１と接続する、トラ
ンジスタＰ３３のドレイン領域の端部は、いわゆるロコ
ス分離されている。
【００９０】これに対して、トランジスタＰ２２と、さ
らにその隣に位置するトランジスタとの間には、分離用
のゲートＧＰＸＸが配置されている。この分離用ゲート
に電源電位レベルもしくは、それ以上の電位を印可する
ことでトランジスタ間のリーク電流を抑制している。
【００９１】したがって、素子分離領域としては、この
分離用トランジスタＧＰＸＸのゲート領域が必要とされ
るのみであるため、レイアウト面積が低減される。
【００９２】ＮチャネルトランジスタＮ３３およびＮ２
２についても、同様の構成となっている。すなわち、ト
ランジスタＮ２２と、その隣に位置するトランジスタと
の間には、分離用のゲートＧＮＸＸが配置されている。
この分離用ゲートＧＮＸＸには、接地電位レベルもしく
は、それ以下の電位を印可することでトランジスタ間の
リーク電流を抑制している。
【００９３】さらに、図１に示した定電流発生部は、Ｎ
チャネルＭＯＳトランジスタＮ１およびＮ２の駆動力比
（ゲート幅の比）によって、発生する定電流値が決定さ
れる構成となっている。すなわち、発生する定電流値を
制御するために、これらトランジスタのしきい値をコン
トロールすることは不要となる。
【００９４】したがって、電源電圧を低下させた場合で
も、トランジスタＮ１およびＮ２等のしきい値の値は、
極端に低く設定することが可能である。つまり、極端な
場合、これらトランジスタのしきい値を０Ｖ、または、
負の値とすることも可能である。言い換えれば、トラン
ジスタＮ１およびＮ２とは、デプレッション型トランジ
スタとすることも可能である。
【００９５】また、電源側のＰチャネルＭＯＳトランジ
スタＰ１およびＰ２のしきい値も、左右のトランジスタ
について、同等の電流を供給することが目的であるた
め、極端な場合、デプレッション型とすることも可能で
ある。
【００９６】さらに、カスケード接続された２つのカレ
ントミラー回路に含まれるＰチャネルＭＯＳトランジス
タＰ３，Ｐ４およびＮチャネルＭＯＳトランジスタＮ
３，Ｎ４についても、これらのトランジスタは、左右の
配置された各トランジスタを飽和領域で十分に制御性よ
く動作させ、チャネル長変調効果を抑制することを目的
とする回路である。したがって、これらトランジスタの
しきい値も電源電圧の低下に応じて、低く設定すること
が可能である。したがって、この定電流発生回路自体
は、たとえば、０．５Ｖ以下の低電源電圧でも動作させ
ることが可能である。
【００９７】このように、定電流発生部の各トランジス
タのしきい値を低く設定した場合にこの定電流発生部に
より、各ＣＭＯＳ論理ゲートに対して、供給する電流値
を調整する方法を図５に示す。
【００９８】図５においては、定電流発生部１４２には
定電流Ｉｃが流れているものとする。また、定電流発生
部のＰチャネルＭＯＳトランジスタＰ１のゲート幅がＷ
ｐであり、ＮチャネルＭＯＳトランジスタＮ２のゲート
幅がＷｎであるものとする。
【００９９】このとき、しきい値がこれら定電流発生部
を構成するトランジスタと同等であるトランジスタ間で
は、直接定電流発生部のトランジスタＰ１またはＮ２の
ゲート電位により、供給電流値を制御することが可能で
ある。
【０１００】すなわち、図５において、領域１６０中の
トランジスタは同一のしきい値を有し、領域１８０中の
トランジスタは異なるしきい値を有しているものとす
る。また、特に、定電流発生部１４２が属する領域１６
０においては、トランジスタしきい値は、たとえばデプ
レッション型となる値に設定されているものとする。し
たがって、領域１６０のトランジスタは、極めて低電圧
な電源により動作することが可能である。
【０１０１】このとき、電源側から供給される電流を所
定の定電流値に制御するためには、電流制御用トランジ
スタＰチャネルＭＯＳトランジスタＰ４１，Ｐ４２，Ｐ
４３に対して、それらのゲート電位がトランジスタＰ１
と共通となるように制御すればよい。このとき、各トラ
ンジスタから供給される電流値を変化させる必要がある
場合は、たとえば、トランジスタＰ４２のゲート幅を２
×Ｗｐとすれば、２倍の定電流Ｉｃが供給され、トラン
ジスタＰ４３のゲート幅を４×Ｗｐとすれば、４倍の定
電流値を供給することが可能である。
【０１０２】接地側に接続される電流制御用トランジス
タＮ４１，Ｎ４２，Ｎ４３についても同様である。
【０１０３】一方、領域１８０においてはトランジスタ
しきい値が領域１６０に属するトランジスタしきい値と
異なる場合は、たとえば、トランジスタＰ１とゲート電
位が共通となるように制御されるＰチャネルＭＯＳトラ
ンジスタＰ４４を介して、領域１８０に属するＮチャネ
ルＭＯＳトランジスタＮ６１およびＮ６２から構成され
るカレントミラー回路に電流を供給する構成とすればよ
い。このトランジスタＮ６１およびＮ６２のゲート電位
と等電位となるように電流制御用トランジスタのＮチャ
ネルＭＯＳトランジスタのゲート電位を制御すること
で、領域１８０に属するＣＭＯＳ論理回路に対しても供
給される電流値を制限することが可能である。
【０１０４】電源側から供給される電流値を制限するた
めには、ＮチャネルＭＯＳトランジスタＮ６２のドレイ
ンと電源電位Ｖｃｃとの間に接続されるＰ６１を用いる
構成とすればよい。すなわち、領域１８０に属するＣＭ
ＯＳ論理回路に対する電流制御用トランジスタＰ６２，
Ｐ６３，Ｐ６４のゲート電位とトランジスタＰ６１のゲ
ート電位を等しく保持することとし、これらのトランジ
スタでカレントミラー回路を構成すればよい。
【０１０５】以上説明したとおり、実施の形態１の半導
体集積回路装置１００では、電源電圧を低下させた場合
も、待機動作中のＣＭＯＳ論理回路のリーク電流を減少
させることができる。また、動作期間中は、十分な電流
を供給できる構成としたので、高速、低待機時電流、低
電源圧動作を同時に達成することが可能となる。
【０１０６】［実施の形態２］図６は、本発明の実施の
形態２の半導体集積回路装置２００の要部を示す回路図
である。
【０１０７】半導体集積回路装置２００の構成が、実施
の形態１の半導体集積回路装置１００の構成と異なる点
は、以下のとおりである。
【０１０８】第１に、実施の形態２の半導体集積回路装
置２００は、ＣＭＯＳ論理回路に対する電流制御用トラ
ンジスタのソースが直接電源電位Ｖｃｃまたは接地電位
ＧＮＤと結合するのではなく、トランジスタＰ１０１ま
たはＮ１０１を介して、結合する構成となっていること
である。
【０１０９】すなわち、電源から供給される電流を制御
する電流制御用トランジスタのＰチャネルＭＯＳトラン
ジスタＰ２１，Ｐ３１等のソースは共通ノードＥと接続
し、この共通ノードＥと電源電位Ｖｃｃとの間にＰチャ
ネルＭＯＳトランジスタＰ１０１が接続される構成とな
っている。このトランジスタＰ１０１のゲート電位も、
電流制御用トランジスタＰチャネルＭＯＳトランジスタ
Ｐ２１，Ｐ３１等と同じ電位レベルに制御されているも
のとする。
【０１１０】一方、接地に対して流出する電流値を制御
するＮチャネルＭＯＳトランジスタＮ２１，Ｎ３１等の
ソースは、共通ノードＦと接続されている。この共通ノ
ードＦと接地電位ＧＮＤとの間にＮチャネルＭＯＳトラ
ンジスタＮ１０１が接続され、トランジスタＮ１０１の
ゲート電位は、トランジスタＮ２１，Ｎ３１等と同一の
電位に制御されているものとする。
【０１１１】以下では、各ＣＭＯＳ論理ゲートに対応し
て配置されているトランジスタＰ２１やＮ２１等をステ
ージ電流制御トランジスタと呼び、ＣＭＯＳ論理回路１
２０に対応して設けられているトランジスタＮ１０１や
Ｐ１０１等をブロック電流制御トランジスタと呼ぶこと
にする。
【０１１２】すなわち、実施の形態２の半導体集積回路
装置２００においては、ＣＭＯＳ論理回路１２０に対し
て、供給される電流値を制御するトランジスタが階層構
造を有している。
【０１１３】第２には、共通ノードＥと電源電位Ｖｃｃ
との間に、ゲート電位が活性化信号Ｓａｖにより制御さ
れるＰチャネルＭＯＳトランジスタＰ２０１が接続さ
れ、共通ノードＦと接地電位ＧＮＤとの間に、ゲート電
位が活性化信号／Ｓａｖにより制御されるＮチャネルＭ
ＯＳトランジスタＮ２０１が接続される構成となってい
ることである。
【０１１４】したがって、内部回路が活性状態、すなわ
ち、活性化信号Ｓａｖが活性状態（“Ｌ”レベル）であ
るときは、信号／Ｓａｖは“Ｈ”レベルとなることか
ら、トランジスタＰ２０１およびＳ２０１がともに導通
状態となる構成となっている。
【０１１５】第３には、上記ステージ電流制御トランジ
スタＰ２１，Ｐ３１等およびＮ２１，Ｎ３１等ならびに
ブロック電流制御トランジスタＰ１０１，Ｎ１０１等の
ゲート電位レベルが、図１に示したゲート電位制御部１
４６により直接制御される構成となっていることであ
る。
【０１１６】すなわち、図１に示したゲート電位制御部
１４４中のトランジスタＰ６、Ｎ６、Ｎ７が省略された
構成を有するゲート電位制御部１４６中のトランジスタ
Ｐ５のゲート電位と、上記ステージ電流制御トランジス
タおよびブロック電流制御トランジスタのうち、電源側
に配置されるトランジスタＰ２１，Ｐ３１，Ｐ１０１等
のゲート電位とが、等しくなるように制御される。
【０１１７】一方、接地側に配置されるステージ電流制
御トランジスタおよびブロック電流制御トランジスタで
あるトランジスタＮ２１，Ｎ３１およびＮ１０１のゲー
ト電位は、ゲート電位制御部１４６のトランジスタＮ５
のゲート電位と等しくなるように制御される。
【０１１８】図７は、実施の形態２の半導体集積回路装
置２００の動作を説明するタイミングチャートである。
【０１１９】時刻ｔ０から時刻ｔ１までの活性期間にお
いては、信号Ｓａｖは“Ｌ”レベルであって、トランジ
スタＰ２０１およびＮ２０１は導通状態となっている。
【０１２０】したがって、トランジスタＰ１０１および
Ｎ１０１の存在にかかわらず、ＣＭＯＳ論理回路１２０
中の各ＣＭＯＳ論理ゲートに供給される電流値は、ステ
ージ電流制御用トランジスタにより制限される構成とな
る。
【０１２１】したがって、実施の形態２の半導体集積回
路装置２００においては、定電流発生部から供給される
電流値は、ＣＭＯＳ論理回路が動作するのに必要な程度
の電流値に設定されているものとする。
【０１２２】そのような場合でも、ブロック電流制御ト
ランジスタＮ１０１およびＰ１０１の存在により、以下
に説明するとおり、待機動作中のリーク電流が抑制され
る。
【０１２３】時刻ｔ０から時刻ｔ１までの活性期間にお
いては、活性化信号Ｓａｖは、活性状態（“Ｌ”レベ
ル）であって、トランジスタＰ２０１およびＮ２０１
は、ともに導通状態となっている。
【０１２４】したがって、ＣＭＯＳ論理回路１２０に
は、動作時に必要な電源電流が供給される。
【０１２５】時刻ｔ１において、活性化信号Ｓａｖが不
活性状態（“Ｌ”レベル）に変化すると、トランジスタ
Ｎ２０１およびＰ２０１は、ともに非導通状態となる。
【０１２６】このため、ブロック電流制御トランジスタ
Ｐ１０１により、ノードＥに供給される電流値が制限さ
れる。一方、ノードＦから流出する電流値は、ブロック
電流制御トランジスタＮ１０１により制限される。
【０１２７】したがって、スタンバイ状態において、Ｃ
ＭＯＳ論理回路１２０にリーク電流が流れた場合、トラ
ンジスタＰ１０１による電圧降下のために、ノードＥの
電位レベルは、電源電位Ｖｃｃよりも低下した値とな
る。一方、ノードＦの電位レベルは、接地電位ＧＮＤよ
りも上昇した値となる。
【０１２８】このため、実施の形態１の半導体集積回路
装置１００と同様に、ＣＭＯＳ回路を構成する各ＣＭＯ
Ｓ論理ゲートにおいて、出力ノードを充電するためのＰ
チャネルＭＯＳトランジスタのゲート電位は、ソースに
対して相対的に正にバイアスされる。一方、出力ノード
を放電するためのＮチャネルＭＯＳトランジスタのゲー
トは、ソースに対して相対的に負にバイアスされること
になる。
【０１２９】すなわち、リーク電流の発生により、各Ｃ
ＭＯＳ論理ゲートを構成するトランジスタがリーク電流
の小さくなる側に自己整合的にバイアスされることにな
る。
【０１３０】具体的には、図６に示したように、スタン
バイ時において、ＣＭＯＳ論理回路１２０の初段のイン
バータ１２２の入力レベルは“Ｌ”レベルであり、２段
目のインバータ１２４の入力レベルは“Ｈ”レベルであ
るものとする。
【０１３１】したがって、スタンバイ状態において、イ
ンバータ１２２を構成するＮチャネルＭＯＳトランジス
タＮ２２およびインバータ１２４を構成するＰチャネル
ＭＯＳトランジスタＰ３３はともに非導通状態となるよ
うにバイアスされていることになる。
【０１３２】上述したとおり、スタンバイ状態において
リーク電流が発生すると、ノードＦの電位レベルが上昇
し、ノードＢの電位レベルも上昇する。したがって、ト
ランジスタＮ２２のソースは接地電位よりも高い電位に
バイアスされることになり、接地電位の“Ｌ”レベルに
バイアスされているゲートは、ソースに対して相対的に
負にバイアスされることになる。
【０１３３】一方、ＰチャネルＭＯＳトランジスタＰ３
３のノードＣの電位レベルは、電源電位Ｖｃｃに比べ
て、トランジスタＰ１０１およびトランジスタＰ３１の
電圧降下分低下した値となる。したがって、導通状態と
なっているトランジスタＰ２２およびステージ電流制御
トランジスタＰ２１を介してノードＥと接続しているト
ランジスタＰ３３のゲートは、ソースであるノードＣに
比べてより正側にバイアスされていることになる。
【０１３４】以上説明したとおり、実施の形態２の半導
体集積回路装置２００においては、スタンバイ状態にお
いては、ＣＭＯＳ論理回路１２０を構成するトランジス
タが、リーク電流の発生に伴いリーク電流が減少する方
向に自己整合的にセルフバイアスされる。このため、ス
タンバイ状態における消費電力の増大を抑制することが
可能である。
【０１３５】しかも、活性状態においては、ブロック電
流制御手段による電源電流の制限が、トランジスタＰ２
０１およびＮ２０１により解除される構成となっている
ので、動作状態において十分な動作電流がＣＭＯＳ論理
回路１２０に供給される。
【０１３６】［実施の形態２の変形例］実施の形態２の
半導体集積回路装置２００においては、ステージ電流制
御トランジスタおよびブロック電流制御トランジスタの
ゲート電位は、ゲート電位制御部１４６により直接制御
される構成となっていた。
【０１３７】したがって、ステージ電流制御トランジス
タのゲート電位は、活性状態において動作可能な程度に
電流が供給できる電位に制御されている必要がある。
【０１３８】しかしながら、待機状態においては、より
電流を絞った状態となるように、ステージ電流制御トラ
ンジスタを制御した方がリーク電流の低減には有効であ
る。
【０１３９】実施の形態２の半導体集積回路装置２００
において、ステージ電流制御トランジスタおよびブロッ
ク電流制御トランジスタのゲート電位を実施の形態１の
半導体集積回路装置１００における電流制御回路１４０
で制御する構成とすれば、スタンバイ状態におけるリー
ク電流をより低減することが可能である。
【０１４０】図８は、このような半導体集積回路装置２
００の変形例の半導体集積回路装置３００の構成を示す
回路図である。
【０１４１】図８のような構成にすることで、待機期間
中は、ステージ電流制御トランジスタＰ２１，Ｐ３１，
Ｎ２１，Ｎ３１等の制御する電流値を半導体集積回路装
置２００におけるものよりも減少させることが可能であ
る。
【０１４２】すなわち、スタンバイ状態においては、活
性化信号Ｓａｖが“Ｈ”レベルとなることで、電流制御
回路１４０中のトランジスタＰ６が非導通状態となり、
トランジスタＮ６およびＰ７を流れる電流値が減少す
る。
【０１４３】これに対して、活性状態においては、活性
化信号Ｓａｖが“Ｌ”レベルとなることで、トランジス
タＰ６が導通状態となって、ゲート電位制御部１４４中
のトランジスタＰ７およびＮ６を流れる電流値が増加す
る。したがって、ステージ電流制御トランジスタＰ２
１，Ｐ３１，Ｎ２１，Ｎ３１を流れる電流が増加する。
一方、トランジスタＰ２０１およびＮ２０１が導通状態
となることで、ブロック電流制御トランジスタＰ１０１
およびＮ１０１による電流制御動作が抑制される。
【０１４４】したがって、動作期間中は、ＣＭＯＳ論理
回路１２０に十分な動作電流が供給されることになる。
【０１４５】図９は、図８に示した半導体集積回路装置
３００の動作を説明するタイミングチャートである。
【０１４６】図７に示した半導体集積回路装置２００の
動作と基本的に同様であるが、スタンバイ状態におい
て、ステージ電流制御トランジスタＰ２１，Ｐ３１，Ｎ
２１，Ｎ３１等の制御する電流値が減少することに応じ
て、リーク電流が生じた場合のステージ電流制御トラン
ジスタおよびブロック電流制御トランジスタにおける電
圧降下量が増加する。
【０１４７】したがって、リーク電流が存在した場合
に、ＣＭＯＳ論理ゲートを構成するトランジスタのゲー
トソース間電圧のセルフバイアス効果が強調され、より
リーク電流が低減される。すなわち、時刻ｔ１以後にお
いて、スタンバイ状態において、ゲート電位が“Ｌ”レ
ベルであるトランジスタＮ２２のソース、すなわちノー
ドＢの電位レベルは図７の場合に比べてより上昇する。
これにより、インバータ１２２を構成するＮチャネルＭ
ＯＳトランジスタＮ２２のゲート電位は、ソース電位に
対して相対的により負にバイアスされることになり、リ
ーク電流がより低減される。
【０１４８】スタンバイ状態において遮断状態となるよ
うにバイアスされているＰチャネルＭＯＳトランジスタ
Ｐ３３についても同様である。
【０１４９】［実施の形態３］図１０は、本発明の実施
の形態３の半導体集積回路装置４００の構成を示す概略
ブロック図である。
【０１５０】図６に示した半導体集積回路装置２００ま
たは図８に示した半導体集積回路装置３００の構成と異
なる点は、定電流制御回路により供給される電流値が制
御されるＣＭＯＳ論理回路が複数存在する構成となって
いることである。
【０１５１】しかも、この複数存在するＣＭＯＳ論理回
路は、各々異なる活性化信号により制御される構成とな
っている。
【０１５２】図１０に示した例では、ＣＭＯＳ論理回路
１２０およびＣＭＯＳ論理回路１６０の２つが存在する
例を示している。
【０１５３】ＣＭＯＳ論理回路１２０は、定電流制御回
路１４０によりブロック電流制御トランジスタおよびス
テージ電流制御トランジスタのゲート電位が制御され
て、電源から供給される電流値が制限される構成となっ
ている。図６に示した半導体集積回路装置２００の構成
と同様に、このＣＭＯＳ論理回路１２０に対応するブロ
ック電流制御トランジスタＰ１０１およびＮ１０１が供
給電流を制限する動作は、活性化信号Ｓａｖ１の活性化
に応じて導通状態となるＰチャネルＭＯＳトランジスタ
Ｐ２０１およびＮチャネルＭＯＳトランジスタＮ２０１
により抑制される構成となっている。
【０１５４】すなわち、ＣＭＯＳ論理回路１２０は、活
性期間中は、ブロック電流制御トランジスタによる供給
電流の制限を受けずに、ステージ電流制御トランジスタ
による電流制限のみを受けて動作する。
【０１５５】この場合、実施の形態２において説明した
とおり、活性期間中において、電流制御回路１４０は、
ステージ電流制御トランジスタにより制限する電流値を
活性状態において十分な動作が確保できる電流値に制御
する構成とすることもできる。
【０１５６】一方、図８において示したとおり、活性状
態とスタンバイ状態において、このステージ電流制御ト
ランジスタに流れる電流値を可変とする構成とすること
も可能である。
【０１５７】同様にして、このＣＭＯＳ論理回路１２０
の出力を受けて動作する他のＣＭＯＳ論理回路１６０
も、電流制御回路１４０により制御されるステージ電流
制御トランジスタおよびブロック電流制御トランジスタ
によって供給される電流値が制御される構成となってい
るものとする。ＣＭＯＳ論理回路１６０は、活性化信号
Ｓａｖ２が活性状態（“Ｌ”レベル）となることに応じ
て、ブロック電流制御トランジスタＰ１０２およびＮ１
０２による電流制御動作が抑制され、十分な電源電流が
供給される構成となっているものとする。
【０１５８】一般に、同一の半導体基板上に形成された
半導体集積回路装置内に、複数のＣＭＯＳ論理回路が存
在する場合、これらのＣＭＯＳ論理回路がすべて同時に
動作しているとは限らない。一般には、特定のＣＭＯＳ
論理回路ブロックによる演算結果に基づいて、次段に存
在するＣＭＯＳ論理回路ブロックが動作するという構成
となっている。
【０１５９】したがって、各ＣＭＯＳ論理回路ブロック
は、常に活性状態とされている必要はなく、動作が必要
となったときのみ対応する活性化信号により活性化され
る構成とすることができる。
【０１６０】このような構成とすることで、活性動作時
における消費電力を低減することが可能となるととも
に、実施の形態１および実施の形態２において説明した
とおり、スタンバイ状態となっているＣＭＯＳ論理回路
のリーク電流も低減されるので、さらに消費電力の低減
が達成される。
【０１６１】図１０に示したように、各ＣＭＯＳ論理回
路間のデータを転送する配線には、意図的にまたは意図
しない場合でも抵抗および容量が寄生している。このた
め、１つのＣＭＯＳ論理回路ブロックの論理演算結果が
確定した後、次のＣＭＯＳ論理回路ブロックが動作する
までには所定の時間遅れが存在する。この時間遅れ期間
中に、次段のＣＭＯＳ論理回路ブロックを活性状態とす
ることが可能である。
【０１６２】図１１は、このような、複数のＣＭＯＳ論
理回路ブロックを有する半導体集積回路装置４００の全
体構成例を示す概略ブロック図である。
【０１６３】図１１を参照して、半導体集積回路装置４
００は、外部から入力されたデータを一時保持する入力
レジスタ４０２と、入力レジスタ４０２のデータを受け
て、外部から与えられた命令をデコードするデコーダ４
０４と、外部から与えられ入力レジスタ４０２に一時保
持されるデータを受けて、格納するデータレジスタ４０
６と、デコーダ４０４からの命令に従って、データレジ
スタ４０６からのデータを受けて、所定の演算を行なう
演算回路ＡＬＵ１，ＡＬＵ２，ＡＬＵ３と、演算回路Ａ
ＬＵ１〜ＡＬＵ３からの出力を受けて、外部に出力する
ために、演算結果を一時保持する出力レジスタ４０８と
を含む。
【０１６４】半導体集積回路装置４００は、さらに、デ
コーダ４０４からの出力を受けて、外部から制御信号が
入力されたことを検知する活性化検出回路４１０と、活
性化検出回路４１０の活性化検出結果に応じて、各演算
回路ＡＬＵ１〜ＡＬＵ３のうち、選択された演算回路の
みを活性化する信号を出力するＡＬＵデコード回路４１
２と、演算回路ＡＬＵ１〜ＡＬＵ３からの出力を受け
て、演算回路の演算動作が終了したことを検出する演算
終了検出回路４１４とを含む。
【０１６５】演算終了検出回路４１４の出力に応じて、
出力レジスタ４０８が活性化される。
【０１６６】次に、半導体集積回路装置４００の動作に
ついて簡単に説明する。データが入力されると、入力レ
ジスタ４１２は、一時このデータを保持する。入力レジ
スタ４０２からのデータを受けて、デコーダ４０４は、
制御信号をデコードし、入力レジスタ４０２からの出力
を受けて、データレジスタ４０６は、対応する演算回路
ＡＬＵ１〜ＡＬＵ３に対して、入力されたデータを出力
する。デコーダ４０４からの制御信号に応じて、選択さ
れた演算回路ＡＬＵ１〜ＡＬＵ３により命令された所定
の演算を行なった後、演算結果が出力レジスタ４０８に
与えられる。
【０１６７】以上の動作において、入力されたデータを
デコーダ４０４がデコードしている期間は、演算回路Ａ
ＬＵ１〜ＡＬＵ３や出力レジスタ４０８を動作させる必
要はない。そこで、このデコード期間中は、演算回路Ａ
ＬＵ１〜ＡＬＵ３や、出力レジスタは非活性状態となっ
ている。
【０１６８】デコーダ４０４からの制御信号に応じて、
活性化検出回路４１０が、データが入力されたことを検
出すると、それに応じて、選択された演算回路ＡＬＵ１
〜ＡＬＵ３が、データレジスタ４０６から与えられたデ
ータに対して所定の演算を施す。このとき、入力レジス
タは待機状態となっている。一方、演算回路ＡＬＵ１〜
ＡＬＵ３からの信号に従って、演算終了検出回路４１４
が、所定の演算が終了したことを検知すると、出力レジ
スタが活性化し、演算回路からのデータが外部へ出力さ
れる。
【０１６９】この出力レジスタが活性化する時点では、
各演算回路はスタンバイ状態としておくことができる。
したがって、データを受取って処理している論理回路の
みが動作し、他の論理回路ブロックは、スタンバイ状態
となっている。このスタンバイ状態のリーク電流が抑制
される結果、半導体集積回路装置４００のスタンバイ状
態での消費電力が低減される。
【０１７０】図１２は、第３の実施の形態の半導体集積
回路装置４００の変形例を示す回路図である。
【０１７１】すなわち、実施の形態３の変形例の半導体
集積回路装置５００においては、各ＣＭＯＳ論理ゲート
は、出力ノードを充電するためのＰチャネルＭＯＳトラ
ンジスタと出力ノードとの間に第１の抵抗体が、出力ノ
ードを放電するためのＮチャネルＭＯＳトランジスタと
出力ノードとの間に第２の抵抗体が配置されている。
【０１７２】このように抵抗体を配置することで、各ト
ランジスタのドレインノードと出力ノードとの電位変化
に所定の位相差をつけることが可能となる。したがっ
て、各ＣＭＯＳ論理ゲートの貫通電流を減少させること
が可能である。
【０１７３】さらに、実施の形態１の半導体集積回路装
置１００において説明したのと同様に、これらの抵抗体
の存在により、スタンバイ状態でのリーク電流の抑制効
果が強調されるという効果がある。すなわち、これらの
抵抗体の存在により、ＣＭＯＳ論理ゲートを構成するト
ランジスタの自己バイアス効果が強調される。
【０１７４】［実施の形態４］図１３は、本発明の実施
の形態４の半導体集積回路装置６００の構成を示す回路
図である。
【０１７５】半導体集積回路装置６００の構成が、実施
の形態１の半導体集積回路装置１００の構成と異なる点
は、スタンバイ状態において、各ＣＭＯＳ論理ゲートの
入力レベルが一意に定まる構成となっていることであ
る。
【０１７６】これに対応して、半導体集積回路装置６０
０においては、スタンバイ状態において、遮断状態とな
るようにバイアスされるトランジスタの側にのみステー
ジ電流制御トランジスタが配置される構成となってい
る。
【０１７７】すなわち、たとえばＣＭＯＳ論理回路１２
０のうち、初段のインバータ１２２の入力レベルは、ス
タンバイ状態においては、常に“Ｌ”レベルに固定され
ているものとする。この場合、遮断状態となっているト
ランジスタは、インバータ１２２を構成するトランジス
タのうち、ＮチャネルＭＯＳトランジスタＮ２２であ
る。したがって、リーク電流は、主に、このトランジス
タＮ２２のしきい値電圧の低下が原因となって起こる。
このため、このトランジスタＮ２２のソースと接地電位
ＧＮＤとの間に、ステージ電流制御トランジスタＮ２１
を配置する構成とすればよい。同様にして、スタンバイ
状態において、入力ノードが“Ｈ”レベルに固定されて
いるインバータ回路１２４においては、ＰチャネルＭＯ
ＳトランジスタＰ３３のソースと電源電位Ｖｃｃとの間
に、ステージ電流制御トランジスタＰ３１およびＰ３２
等が配置される構成となっていればよい。
【０１７８】図１４は、図１３に示した半導体集積回路
装置６００の動作を説明するタイミングチャートであ
る。
【０１７９】時刻ｔ１において、活性化信号Ｓａｖが非
活性状態となることで、ＣＭＯＳ論理回路１２０はスタ
ンバイ状態となる。このとき、インバータ１２２におい
ては、ノードＡの電位は電源電位Ｖｃｃに維持される。
一方、ＮチャネルＭＯＳトランジスタＮ２２のソース、
すなわち、ノードＢの電位レベルは、ステージ電流制御
トランジスタＮ２１による電圧降下のために、プラス側
に押し上げられる。
【０１８０】したがって、実施の形態１の半導体集積回
路装置１００と同様に、このインバータ１２２を介して
流れるリーク電流が低減する。同様のことが、インバー
タ１２４についても言える。つまり、インバータ１２４
を構成するトランジスタＮ３３のソース、すなわちノー
ドＤは、スタンバイ状態においても接地電位ＧＮＤに固
定される。これに対して、ＰチャネルＭＯＳトランジス
タＰ３３のソース、すなわちノードＣの電位は、ステー
ジ電流制御トランジスタＰ３１およびＰ３２による電圧
降下のために、電源電位Ｖｃｃよりも低下する。このた
め、ＰチャネルＭＯＳトランジスタＰ３３を介して流れ
るリーク電流が抑制される。
【０１８１】以上のようにして、スタンバイ状態におい
て、ＣＭＯＳ論理回路の各ＣＭＯＳ論理ゲートの入力レ
ベルが一意的に定まっている場合は、いずれか一方のス
テージ電流制御トランジスタを設ける構成とすること
で、リーク電流を抑制し、消費電力の低減を図ることが
可能である。
【０１８２】［実施の形態５］図１５は、本発明の実施
の形態５の半導体集積回路装置７００の構成を示す回路
図である。
【０１８３】半導体集積回路装置７００の構成が、第１
の実施の形態の半導体集積回路装置１００の構成と異な
る点は、電流制御回路１４０とステージ電流制御トラン
ジスタとの間にトランスファゲートＰ３０１およびＮ３
０１が配置される構成となっていることである。これら
のトランスファゲートＰ３０１およびＮ３０１は、活性
化信号Ｓａｖにより制御され、活性状態においては非導
通状態となる。
【０１８４】一方、電源からの流入電流を制御するため
のステージ電流制御トランジスタ（ＰチャネルＭＯＳト
ランジスタ）のゲート電位は、活性状態においては、Ｎ
チャネルＭＯＳトランジスタＮ３０２により、接地電位
と結合する構成となっている。
【０１８５】同様にして、接地電位への流出電流を制御
するためのステージ電流制御トランジスタ（Ｎチャネル
ＭＯＳトランジスタ）は、活性状態においては、トラン
ジスタＰ３０２を介して、そのゲート電位が電源電位Ｖ
ｃｃとなるように制御される。
【０１８６】このような構成とすることで、スタンバイ
状態においては、電流制御回路１４０に制御されて、各
ステージ電流制御トランジスタの制御電流値が決定され
る。一方、活性化時には、各ステージ電流制御トランジ
スタは、完全に導通状態となって、十分な電源電流がＣ
ＭＯＳ論理回路１２０に供給される。
【０１８７】以上のような構成とすることで、電源電圧
を低下させた場合でも、リーク電流の小さい、すなわち
消費電力の小さいＣＭＯＳ論理回路を実現することが可
能となる。
【０１８８】なお、ステージ電流制御トランジスタを導
通状態とするための固定電位としては、図１５に示した
ようにＰチャネルＭＯＳトランジスタに対して接地電位
とするばかりでなく、より負側の電位とする構成も可能
である。同様にして、ＮチャネルＭＯＳトランジスタに
対しては、電源電位Ｖｃｃよりもより高い電位（昇圧電
位）とする構成も可能である。このような構成とするこ
とで、活性化時に、より十分な電源電流をＣＭＯＳ論理
回路に供給することが可能となる。
【０１８９】［実施の形態６］図１６は、本発明の実施
の形態６の半導体集積回路装置８００の構成を示す回路
図である。
【０１９０】図１５に示した実施の形態５の半導体集積
回路装置７００の構成と異なる点は、以下のとおりであ
る。
【０１９１】すなわち、電源側に配置されるステージ電
流制御トランジスタと、ゲート電位制御部１４４中のＰ
チャネルＭＯＳトランジスタＰ７およびトランスファゲ
ートＰ３０１とが同一ウェル内に形成される構成となっ
ていることである。同様にして、接地電位側に配置され
るステージ電流制御トランジスタ（ＮチャネルＭＯＳト
ランジスタ）とゲート電位制御部１４４中のＮチャネル
ＭＯＳトランジスタＮ６およびトランスファゲートＮ３
０１が同一ウェル内に形成される構成となっていること
である。
【０１９２】以上のような構成とすることで、スタンバ
イ期間中にリーク電流が発生して、たとえばＮチャネル
ＭＯＳトランジスタが形成されているＰウェル内の接地
ノードの電位が上昇した場合、バックゲート効果によ
り、各ＮチャネルＭＯＳトランジスタのしきい値が増大
し、リーク電流がより減少する。
【０１９３】同様のことが、ＰチャネルＭＯＳトランジ
スタが形成されるＮウェルに対しても発生する。
【０１９４】したがって、図１６に示したような構成と
することで、電源電位Ｖｃｃを低下させた場合でも、よ
りリーク電流の発生を抑制することが可能で、ＣＭＯＳ
論理回路のスタンバイ期間中の消費電力を低減すること
が可能である。
【０１９５】
【発明の効果】請求項１記載の半導体集積回路装置は、
各ＣＭＯＳ論理ゲートに対応して、電源からの電流流入
量を制御する第１のステージ電流制御手段と、接地電位
への電流流出量を制御する第２のステージ電流制御手段
とが設けられているので、待機期間中にＣＭＯＳ論理ゲ
ートを介してリーク電流が流れた場合、ＣＭＯＳ論理ゲ
ートを構成するトランジスタによりリーク電流が小さく
なる側にセルフバイアスが印加される。したがって、電
源電位の低下に伴って、ＣＭＯＳ論理ゲートを構成する
トランジスタのしきい値を低下させた場合でも、スタン
バイ状態におけるＣＭＯＳ論理ゲートの消費電力を低減
することが可能である。
【０１９６】請求項２記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、各Ｃ
ＭＯＳ論理ゲートの出力ノードと、ＣＭＯＳ論理ゲート
を構成するＮチャネルＭＯＳトランジスタおよびＰチャ
ネルＭＯＳトランジスタとの間にそれぞれ抵抗体が接続
されているため、リーク電流が発生すると、Ｐチャネル
ＭＯＳトランジスタまたはＮチャネルＭＯＳトランジス
タに対するセルフバイアス効果が強調される。
【０１９７】請求項３記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の、活性状態において
は、第１および第２のステージ電流制御手段は、所定の
固定電位に設定することが可能なため、活性状態で、内
部回路に供給する電流値を増加させることが可能であ
る。
【０１９８】請求項４記載の半導体集積回路装置におい
ては、ＣＭＯＳ論理ゲートを構成するトランジスタのう
ち、第１または第２のステージ電流制御手段を構成する
トランジスタと同一導電型のトランジスタが、同一のウ
ェル内に形成されるため、リーク電流が発生するとバッ
クゲート効果により、よりリーク電流が抑制される側に
セルフバイアスが発生する。
【０１９９】したがって、スタンバイ状態におけるリー
ク電流が一層低減され、消費電力の低減を図ることが可
能である。
【０２００】請求項５記載の半導体集積回路装置は、請
求項１記載の半導体集積回路装置の構成に加えて、第１
および第２のブロック電流制御手段が設けられるため、
各ＣＭＯＳ論理ゲートは、階層構造となっているブロッ
ク電流制御手段とステージ電流制御手段との電圧降下に
よって、セルフバイアスされるため、よりリーク電流の
抑制効果が強調される。
【０２０１】請求項６記載の半導体集積回路装置は、Ｃ
ＭＯＳ論理ゲートを構成するトランジスタのうち、第１
または第２のステージ電流制御手段を構成するトランジ
スタならびに第１または第２のブロック電流制御手段を
構成するトランジスタと同一極性のトランジスタは、同
一ウェル内に形成されるので、リーク電流が発生した場
合、バックゲート効果により、セルフバイアス効果が強
調され、リーク電流が一層抑制される。
【０２０２】請求項７記載の半導体集積回路装置は、活
性状態において、ブロック電流制御手段の電流制御動作
を抑制する第１および第２のスイッチ手段の働きによ
り、動作期間中の内部回路に供給される電流値を増加さ
せることが可能である。
【０２０３】請求項８記載の半導体集積回路装置は、待
機状態において各ＣＭＯＳ論理ゲートが予め定められた
入力信号レベルとなることに応じて、ステージ電流制御
手段を接地電位側または電源電位側のいずれか一方に配
置している。このため、ステージ電流制御手段の数を抑
制することが可能で、レイアウト面積を低減することが
可能である。
【０２０４】請求項９記載の半導体集積回路装置は、複
数のＣＭＯＳ論理ゲートが活性状態となっている期間の
み、各ＣＭＯＳ論理ゲートに動作電流が供給される構成
となっているので、より消費電力を低減することが可能
である。
【０２０５】請求項１０記載の半導体集積回路装置は、
ＣＭＯＳ論理ゲートを構成するトランジスタのうち、第
１または第２のステージ電流制御手段を構成するトラン
ジスタと同一導電型のトランジスタは、同一ウェル内に
形成されるので、リーク電流が発生した場合バックゲー
ト効果によりセルフバイアス効果が強調される。したが
って、リーク電流をより抑制することが可能である。
【０２０６】請求項１１記載の半導体集積回路装置は、
電流制御手段がブロック電流制御手段とステージ電流制
御手段との階層構造となっているので、リーク電流が発
生した場合、セルフバイアス効果が強調され、リーク電
流がより抑制される。
【０２０７】請求項１２記載の半導体集積回路装置は、
請求項１１記載の半導体集積回路装置の構成において、
各ＣＭＯＳ論理ゲートを構成するトランジスタのうち、
第１または第２のステージ電流制御手段を構成するトラ
ンジスタならびに第１または第２のブロック電流制御手
段を構成するトランジスタのうち同一導電型のトランジ
スタは同一ウェル内に形成されるので、リーク電流が発
生した場合、バックゲート効果により、セルフバイアス
効果が強調される。このため、リーク電流が一層抑制さ
れ、消費電力の低減を図ることが可能である。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体集積回路装置
の構成を示す回路図である。
【図２】 半導体集積回路装置１００の動作を説明する
タイミングチャートである。
【図３】 半導体集積回路装置１００のリーク電流低減
動作を説明するための図であり、図３（ａ）は、半導体
集積回路装置１００の要部を示す回路図であり、図３
（ｂ）は、リーク電流が発生した場合のトランジスタの
動作点を説明するための図である。
【図４】 半導体集積回路装置１００の要部のレイアウ
トパターンを示す図である。
【図５】 定電流制御回路１４０およびステージ電流制
御トランジスタの構成の一例を示す回路図である。
【図６】 本発明の実施の形態２の半導体集積回路装置
２００の要部を示す回路図である。
【図７】 半導体集積回路装置２００の動作を説明する
タイミングチャートである。
【図８】 実施の形態２の変形例の半導体集積回路装置
３００の構成を示す要部回路図である。
【図９】 半導体集積回路装置３００の動作を説明する
タイミングチャートである。
【図１０】 本発明の実施の形態３の半導体集積回路装
置４００の要部を示す回路図である。
【図１１】 半導体集積回路装置４００の全体構成を示
す概略ブロック図である。
【図１２】 本発明の実施の形態３の変形例の半導体集
積回路装置５００の構成を示す要部回路図である。
【図１３】 本発明の実施の形態４の半導体集積回路装
置６００の構成を示す要部回路図である。
【図１４】 半導体集積回路装置６００の動作を説明す
るタイミングチャートである。
【図１５】 本発明の実施の形態５の半導体集積回路装
置７００の構成を示す要部回路図である。
【図１６】 本発明の実施の形態６の半導体集積回路装
置８００の構成を示す要部回路図である。
【図１７】 従来の半導体集積回路装置１０００の構成
を示す要部回路図である。
【図１８】 半導体集積回路装置１０００のリーク電流
低減動作を説明するための図であり、図１８（ａ）は、
半導体集積回路装置１０００の要部を示す回路図であ
り、図１８（ｂ）は、リーク電流が発生した場合のトラ
ンジスタの動作点を説明するための図である。
【符号の説明】
１００，２００，３００，４００，５００，６００，７
００，８００ 半導体集積回路装置、１２０，１６０
ＣＭＯＳ論理回路、１４０ 電流制御回路、１４２ 定
電流発生部、１４４ ゲート電位制御部。

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 半導体集積回路装置であって、 複数のＣＭＯＳ論理ゲートを含む内部回路と、 前記内部回路が処理するデータの第１のレベルに対応す
    る第１の電源電位を第１の電源ノードに供給する第１の
    電源と、 前記データの第２のレベルに対応する第２の電源電位を
    第２の電源ノードに供給する第２の電源と、 前記各ＣＭＯＳ論理ゲートと前記第１の電源ノードとの
    間に設けられ、前記第１の電源からの電流流入量を制御
    する複数の第１のステージ電流制御手段と、 前記各ＣＭＯＳ論理ゲートと前記第２の電源ノードとの
    間に設けられ、前記第２の電源への電流流出量を制御す
    る複数の第２のステージ電流制御手段と、 前記内部回路が待機状態であるか活性状態であるかに応
    じて、前記第１および前記第２のステージ電流制御手段
    を制御する動作電流制御手段とを備える、半導体集積回
    路装置。
  2. 【請求項２】 前記各ＣＭＯＳ論理ゲートは、 前記第１のステージ電流制御手段とソースが接続され、
    ゲートが入力ノードと接続するＰチャネルＭＯＳトラン
    ジスタと、 前記第２のステージ電流制御手段とソースが接続され、
    ゲートが入力ノードと接続するＮチャネルＭＯＳトラン
    ジスタと、 前記ＰチャネルＭＯＳトランジスタのドレインと出力ノ
    ードとの間に接続される抵抗体と、 前記ＰチャネルＭＯＳトランジスタのドレインと出力ノ
    ードとの間に接続される抵抗体とを含む、請求項１記載
    の半導体集積回路装置。
  3. 【請求項３】 前記各第１のステージ電流制御手段は、
    ゲート電位が前記動作電流制御手段により制御されるＰ
    チャネルＭＯＳトランジスタであり、 前記各第２のステージ電流制御手段は、ゲート電位が前
    記動作電流制御手段により制御されるＮチャネルＭＯＳ
    トランジスタであり、 前記動作電流制御手段は、 待機状態での前記ＰチャネルＭＯＳトランジスタおよび
    前記ＮチャネルＭＯＳトランジスタのゲート電位レベル
    を出力するゲート電位制御手段と、 前記ゲート電位制御手段と、前記複数の第１のステージ
    電流制御手段および前記複数の第２のステージ電流制御
    手段との間に配置され、前記内部回路が活性状態時に
    は、遮断状態となるスイッチ手段と、 前記内部回路が活性状態時には、前記ＰチャネルＭＯＳ
    トランジスタおよび前記ＮチャネルＭＯＳトランジスタ
    のそれぞれゲート電位を導通状態となるレベルに固定す
    る電位設定手段とを含む、請求項１記載の半導体集積回
    路装置。
  4. 【請求項４】 前記各ＣＭＯＳ論理ゲートは、 入力ノードおよび出力ノードと、 前記第１のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＰチャネルＭＯＳトランジスタと、 前記第２のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＮチャネルＭＯＳトランジスタとを含み、 前記第１のステージ電流制御手段は、前記第１のＰチャ
    ネルＭＯＳトランジスタと同一ウェル内に形成される第
    ２のＰチャネルＭＯＳトランジスタであり、 前記第２のステージ電流制御手段は、前記第１のＮチャ
    ネルＭＯＳトランジスタと同一ウェル内に形成される第
    ２のＮチャネルＭＯＳトランジスタである、請求項１記
    載の半導体集積回路装置。
  5. 【請求項５】 前記第１の電源ノードと前記第１の電源
    との間に設けられ、前記第１の電源ノードへの電流流入
    量を制御する第１のブロック電流制御手段と、 前記第２の電源ノードと前記第２の電源との間に設けら
    れ、前記第２の電源ノードへの電流流出量を制御する第
    ２のブロック電流制御手段とをさらに備え、 前記動作電流制御手段は、前記内部回路が待機状態であ
    るか活性状態であるかに応じて、前記第１および前記第
    ２のブロック電流制御手段を制御する、請求項１記載の
    半導体集積回路装置。
  6. 【請求項６】 前記各ＣＭＯＳ論理ゲートは、 入力ノードおよび出力ノードと、 前記第１のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＰチャネルＭＯＳトランジスタと、 前記第２のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＮチャネルＭＯＳトランジスタとを含み、 前記第１のステージ電流制御手段および前記第１のブロ
    ック電流制御手段は、前記第１のＰチャネルＭＯＳトラ
    ンジスタと同一ウェル内に形成される、それぞれ第２お
    よび第３のＰチャネルＭＯＳトランジスタであり、 前記第２のステージ電流制御手段および前記第２のブロ
    ック電流制御手段は、前記第１のＮチャネルＭＯＳトラ
    ンジスタと同一ウェル内に形成される、それぞれ第２お
    よび第３のＮチャネルＭＯＳトランジスタである、請求
    項５記載の半導体集積回路装置。
  7. 【請求項７】 前記第１の電源ノードと前記第１の電源
    との間に設けられ、前記内部回路の動作期間中は導通状
    態となる第１のスイッチ手段と、 前記第２の電源ノードと前記第２の電源との間に設けら
    れ、前記内部回路の動作期間中は導通状態となる第２の
    スイッチ手段とをさらに備える、請求項２記載の半導体
    集積回路装置。
  8. 【請求項８】 半導体集積回路装置であって、 複数のＣＭＯＳ論理ゲートを含む内部回路と、 前記内部回路が処理するデータの第１のレベルに対応す
    る第１の電源電位を第１の電源ノードに供給する第１の
    電源と、 前記データの第２のレベルに対応する第２の電源電位を
    第２の電源ノードに供給する第２の電源とを備え、 前記各ＣＭＯＳ論理ゲートに対応して設けられ、待機状
    態における予め定められた入力信号レベルに応じて対応
    するＣＭＯＳ論理ゲートの出力ノードとは遮断状態とな
    るべき前記第１の電源ノードおよび前記第２の電源ノー
    ドのいずれかと、前記対応するＣＭＯＳ論理ゲートとの
    間で流れる電流量を制御する複数のステージ電流制御手
    段と、 前記内部回路が待機状態であるか活性状態であるかに応
    じて、前記ステージ電流制御手段を制御する動作電流制
    御手段とを備える、半導体集積回路装置。
  9. 【請求項９】 半導体集積回路装置であって、 複数のＣＭＯＳ論理ゲートを含む複数の内部回路ブロッ
    クと、 前記各内部回路ブロックの動作タイミングを制御する制
    御手段と、 前記内部回路が処理するデータの第１のレベルに対応す
    る第１の電源電位を供給する第１の電源と、 前記データの第２のレベルに対応する第２の電源電位を
    供給する第２の電源と、 前記各ＣＭＯＳ論理ゲートに対応して設けられ、前記第
    １の電源からの電流流入量を制御する複数の第１のステ
    ージ電流制御手段と、 前記各ＣＭＯＳ論理ゲートに対応して設けられ、前記第
    ２の電源への電流流出量を制御する複数の第２のステー
    ジ電流制御手段と、 前記複数の内部回路ブロックが待機状態であるか活性状
    態であるかに応じて、前記第１および前記第２のステー
    ジ電流制御手段を制御する動作電流制御手段と、 前記各内部回路ブロックごにと、前記第１の電源と前記
    複数の第１のステージ電流制御手段との間に設けられ、
    前記制御手段に制御されて前記内部回路の動作期間中の
    導通状態となる第１スイッチ手段と、 前記各内部回路ブロックごとに、前記第２の電源と前記
    複数の第２のステージ電流制御手段との間に設けられ、
    前記制御手段の制御されて前記内部回路の動作期間中の
    導通状態となる第２のスイッチ手段とを備える、半導体
    集積回路装置。
  10. 【請求項１０】 前記各ＣＭＯＳ論理ゲートは、 入力ノードおよび出力ノードと、 前記第１のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＰチャネルＭＯＳトランジスタと、 前記第２のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＮチャネルＭＯＳトランジスタとを含み、 前記第１のステージ電流制御手段は、前記第１のＰチャ
    ネルＭＯＳトランジスタと同一ウェル内に形成される第
    ２のＰチャネルＭＯＳトランジスタであり、 前記第２のステージ電流制御手段は、前記第１のＮチャ
    ネルＭＯＳトランジスタと同一ウェル内に形成される第
    ２のＮチャネルＭＯＳトランジスタである、請求項９記
    載の半導体集積回路装置。
  11. 【請求項１１】 前記第１の電源と前記複数の第１のス
    テージ電流制御手段との間に設けられ、前記第１の電源
    からの電流流入量を制御する第１のブロック電流制御手
    段と、前記第２の電源と前記複数の第２のステージ電流
    制御手段との間に設けられ、前記第２の電源からの電流
    流入量を制御する第２のブロック電流制御手段とをさら
    に備え、 前記動作電流制御手段は、 前記複数の内部回路ブロックが待機状態であるか活性状
    態であるかに応じて、前記第１および前記第２のステー
    ジ電流制御手段ならびに前記第１および前記第２のブロ
    ック電流制御手段を制御する、請求項９記載の半導体集
    積回路装置。
  12. 【請求項１２】 前記各ＣＭＯＳ論理ゲートは、 入力ノードおよび出力ノードと、 前記第１のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＰチャネルＭＯＳトランジスタと、 前記第２のステージ電流制御手段と前記出力ノードとの
    間に接続され、ゲートが前記入力ノードと接続する第１
    のＮチャネルＭＯＳトランジスタとを含み、 前記第１のステージ電流制御手段および前記第１のブロ
    ック電流制御手段は、前記第１のＰチャネルＭＯＳトラ
    ンジスタと同一ウェル内に形成される、それぞれ第２お
    よび第３のＰチャネルＭＯＳトランジスタであり、 前記第２のステージ電流制御手段および前記第２のブロ
    ック電流制御手段は、前記第１のＮチャネルＭＯＳトラ
    ンジスタと同一ウェル内に形成される、それぞれ第２お
    よび第３のＮチャネルＭＯＳトランジスタである、請求
    項１１記載の半導体集積回路装置。
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