JPH1051298A

JPH1051298A - 位相差検出回路及びこれに用いる遅延回路

Info

Publication number: JPH1051298A
Application number: JP8202543A
Authority: JP
Inventors: Masashi Kiyose; 雅司清瀬; Hiroya Ito; 浩也伊藤
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1996-07-31
Filing date: 1996-07-31
Publication date: 1998-02-20
Anticipated expiration: 2016-07-31
Also published as: JP3510737B2

Abstract

(57)【要約】【課題】２種類の信号（水平同期信号ＨＳ／基準クロ
ック）の位相差を容易に検出できるようにする。【解決手段】基準クロックＣＫをカウントするカウン
タ１１のカウント値をデコーダ１２でデコードし、１ク
ロック期間だけ立ち上がるパルスＰ０を生成する。パル
スＰ０を遅延回路１３で段階的に遅延し、一定の位相差
Δｄを有する複数のパルスＰ０〜Ｐ９を生成する。この
複数のパルスＰ０〜Ｐ９の状態を水平同期信号ＨＳのタ
イミングで取り込み、それらの状態の変化から基準クロ
ックＣＫに対する水平同期信号ＨＳの位相差を検出す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、周期の異なる２種
類の信号の位相差を検出する位相差検出回路及び、この
位相差検出回路に用いられ、矩形波を段階的に遅延する
遅延回路に関する。

【０００２】

【従来の技術】モニタ画面上にカラー画像を再生する画
像信号は、画像の濃淡を表す輝度成分と色彩を表す色成
分と各種のタイミングを決定する同期成分とを含む。こ
れらの各成分は、振幅の差や位相のずれ等を利用するこ
とで互いに分離され、輝度信号、色信号及び同期信号と
して個別の処理が施される。それぞれの信号処理におい
ては、調整を容易にして温度変化やノイズの影響を受け
にくくするため、デジタル化される傾向にある。

【０００３】図７は、デジタル信号処理を採用した画像
情報処理装置の構成を示すブロック図で、図８は、その
各部で扱われる信号の波形図である。Ｙ／Ｃ分離回路１
は、輝度成分及び色成分を含む画像信号ｉを取り込み、
平衡変調された色成分の位相差を利用して各成分に分離
し、輝度信号ｙ及び色信号ｃを生成する。例えば、ＮＴ
ＳＣ方式の場合には、画像信号ｉを１水平走査期間だけ
ずらし、互いに加算することで輝度成分を取り出し、互
いの差から色成分を取り出すように構成される。アンプ
２は、ビデオ周波数帯域で動作する２チャンネルの高周
波アンプであり、輝度信号ｙ及び色信号ｃをそれぞれ所
定の振幅に増幅する。Ａ／Ｄ変換回路３は、アンプ２か
ら出力される増幅された輝度信号ｙ及び色信号ｃを基準
クロックＣＫに応答して量子化し、輝度データＹ0及び
色データＣ0を生成する。

【０００４】同期検波回路４は、画像信号ｉの同期成分
を取り出し、水平同期信号ＨＳ及び垂直同期信号ＶＳを
生成する。この同期検波では、同期成分とその他の信号
成分との振幅の差を利用して、まず水平同期及び垂直同
期の混合成分が取り出され、その後、周波数の差を利用
して水平同期成分と垂直同期成分とに分離される。バー
スト検波回路５は、色成分の位相を決める色同期信号
（バースト信号）ＣＢを画像信号ｉから選択的に抜き出
す。即ち、バースト信号ＣＢは、所定の周波数（例えば
３．５８ＭＨｚ）を有する固定パターンの信号であり、
画像信号ｉの所定の位置、例えば、各水平走査期間始ま
りの期間に重畳される。このため、画像信号ｉの各水平
走査期間の始まりの特定期間を選択的に取り出すことに
より、バースト信号ＣＢを得ることができる。位相ロッ
クループ（ＰＬＬ）９は、バースト信号ＣＢを基準とし
て、基準クロックＣＫを生成する。例えば、ＮＴＳＣ方
式では、基準クロックＣＫを４分周したクロックが、バ
ースト信号ＣＢに同期するようにＰＬＬ６が構成され、
３．５８ＭＨｚのバースト信号ＣＢに対し、１４．３２
ＭＨｚの基準クロックＣＫが生成される。通常、この１
４．３２ＭＨｚの基準クロックＣＫは、色成分の変調に
用いられる色副搬送波となる。

【０００５】タイミング信号生成回路７は、基準クロッ
クＣＫにより動作するカウンタからなり、基準クロック
ＣＫを水平同期信号ＨＳ及び垂直同期信号ＶＳに基づい
て分周することにより、水平走査周期及び垂直走査周期
の各種タイミング信号を生成する。例えば、ＮＴＳＣ方
式の場合、水平同期信号ＨＳでリセットされたカウンタ
が基準クロックＣＫを９１０カウントする毎に水平タイ
ミング信号ＨＤが取り出され、垂直同期信号ＶＳでリセ
ットされたカウンタが水平タイミング信号ＨＤを５２５
／２カウントする毎に垂直タイミング信号ＶＤが取り出
されるように構成される。

【０００６】画像データ処理回路８は、Ａ／Ｄ変換回路
３から出力される輝度データＹ0及び色データＣ0を１デ
ータ毎に取り込み、所定の信号処理を施して新たな輝度
データＹ及び、輝度成分と赤色成分または青色成分との
差を表す色差データＵ、Ｖを生成する。輝度データＹの
生成処理では、被写体の輪郭、コントラストを強調する
アパーチャ処理や、輝度レベルに対する視覚上の非線形
性を補正するガンマ補正等が行われる。そして、色差デ
ータＵ、Ｖの生成処理では、はじめに、平衡変調されて
いる色成分の復調やホワイトバランスの調整等が行われ
た後、各色成分から輝度成分の減算が行われる。この画
像データ処理回路８では、輝度データＹ0及び色データ
Ｃ0に対して共通のタイミングで処理を施すようにして
おり、これにより、輝度データＹ及び色差データＵ、Ｖ
が各データ毎に同一のタイミングでまとめられて記録系
または再生系へ送られる。

【０００７】

【発明が解決しようとする課題】画像信号ｉに含まれる
水平同期信号ＨＳとバースト信号ＣＢとは、それぞれの
周期は固定されているが、通常は非同期であるため、互
いの位相はずれている。この水平同期信号ＨＳとバース
ト信号ＣＢとの位相のずれは、画像信号をデジタル信号
処理する場合、Ｄ／Ａ変換時の標本化での輝度成分と色
成分とのずれとなるため、再生画面の画質を劣化させる
要因となる。例えば、図９に示すように、水平同期信号
ＨＳの立ち下がりのタイミングが基準クロックＣＫの立
ち上がりのタイミングに対して期間Ｔaだけ遅れている
とすると、画像データＹ0を得るＡ／Ｄ変換回路３の標
本化のタイミングも期間Ｔaだけずれることになる。即
ち、輝度信号ｙについては、水平同期信号ＨＳに同期
し、且つ、基準クロックＣＫと周期が同じになるクロッ
クＣＫ’により標本化されるべきであり、基準クロック
ＣＫで標本化された場合には、輝度データＹ0が色デー
タＣ0に対して期間Ｔaの分だけずれることになる。そこ
で、この期間Ｔaを検出し、Ｙ／Ｃ分離後の輝度データ
Ｙ0及び色データＣ0の処理過程で、一方のデータを補正
する必要が生じる。例えば、輝度データＹ0を補正する
場合、連続する輝度データＹ0(n)、Ｙ0(n+1)をＴb−Ｔ
a：Ｔaの比で合成し、補正輝度データＹ1を生成するよ
うにしている。

【０００８】２種類の信号の位相差を検出する場合、一
般的には、一方の信号の特定のタイミングから他方の信
号の特定のタイミングまでの間にカウンタを動作させ、
その間のカウント値により位相差を検出するように構成
される。しかしながら、基準クロックＣＫの周波数（Ｎ
ＴＳＣ方式では１４．３２ＭＨｚ）が高いため、この基
準クロックＣＫと水平同期信号ＨＳとの位相差を検出す
るには、さらに高い周波数のクロックとそのクロックで
動作する高速カウンタが必要となり、装置の回路規模の
増大や消費電力の増加等の問題が生じる。

【０００９】そこで本発明は、高周波の信号を用いるこ
となく、水平同期信号とバースト信号との位相差を正確
に検出できるようにすることを目的とする。

【００１０】

【課題を解決するための手段】本発明は、上述の課題を
解決するために成されたもので、一定の周期を有する第
１のクロック信号とこの第１のクロック信号の周期の整
数倍の周期を有する第２のクロック信号との位相差を検
出する位相差検出回路において、第１の特徴は、上記第
２のクロック信号でリセットされて上記第１のクロック
信号でカウントされるカウンタと、このカウンタのカウ
ント値が上記第１のクロック信号の周期と上記第２のク
ロック信号の周期との比に対応する目標値に達したとき
に一定の期間立ち上げられるタイミング信号を出力する
デコーダと、上記タイミング信号を上記第１のクロック
信号の周期より短い期間毎に段階的に遅延し、各遅延段
階から互いに一定の位相差を有する複数の遅延タイミン
グ信号を並列に出力する遅延回路と、上記複数の遅延タ
イミング信号の各々の状態を上記第２のクロック信号に
従うタイミングで取り込み、各信号の状態に基づいて上
記第１のクロック信号の特定の変化点から上記第２のク
ロック信号の特定の変換点までの時間を判定する判定回
路と、を備えたことにある。

【００１１】複数の遅延タイミング信号は、１番目が、
第１のタイミング信号に従うタイミングで立ち上がり、
２番目以降が、１番目から遅れて一定の時間間隔で順次
立ち上がる。このような複数の遅延タイミング信号を第
２のクロック信号に従うタイミングで取り込むようにす
ることで、各遅延タイミング信号の状態が変わる段階に
より、第１のクロック信号と第２のクロック信号との位
相差が遅延タイミング信号の各段階の遅延時間の何倍で
あるかが検出される。

【００１２】そして、第２の特徴は、上記第２のクロッ
ク信号でリセットされて上記第１のクロック信号でカウ
ントされるカウンタと、このカウンタのカウント値が上
記第１のクロック信号の周期と上記第２のクロック信号
の周期との比に対応する目標値を含む所定の範囲の値に
達したとき、上記第１のクロック信号の１クロック期間
互いにタイミングをずらして１クロック期間ずつ順次立
ち上げられる複数のタイミング信号を出力するデコーダ
と、上記複数のタイミング信号の状態を上記第２のクロ
ック信号に従うタイミングで取り込み、各信号の状態に
基づいて上記第２のクロックの周期を判定する第１の判
定回路と、上記第１のクロック及び上記複数のタイミン
グ信号を合成し、上記複数のタイミング信号の何れかが
立ち上がっている間に上記第１のクロック信号が取り出
される合成タイミング信号を生成するパルス合成回路
と、上記合成タイミング信号を上記第１のクロック信号
の周期より短い期間毎に段階的に遅延し、各遅延段階か
ら互いに一定の位相差を有する複数の遅延タイミング信
号を並列に出力する遅延回路と、上記複数の遅延タイミ
ング信号の各々の状態を上記第２のクロック信号に従う
タイミングで取り込み、各信号の状態に基づいて上記第
１のクロック信号の特定の変化点から上記第２のクロッ
ク信号の特定の変換点までの時間を判定する第２の判定
回路と、を備えたことにある。

【００１３】複数のタイミング信号は、１番目が、第１
のクロック信号の周期の所定倍数経過した時点で立ち上
がり、２番目以降が、１番目に対して第１のクロック信
号の１周期ずつ遅れたタイミングで順次立ち上がる。こ
の複数のタイミング信号を第２のクロック信号に従うタ
イミングで取り込んだとき、各タイミング信号の状態が
変わる段階で第２のクロック信号の周期が第１のクロッ
ク信号の周期の何倍であるかが検出される。さらに、１
番目が第１のタイミング信号に従うタイミングで立ち上
がり、２番目以降が一定の時間間隔で順次立ち上がる複
数の遅延タイミング信号を第２のクロック信号に従うタ
イミングで取り込んだとき、各遅延タイミング信号の状
態が変わる段階で第１のクロック信号と第２のクロック
信号との位相差が遅延タイミング信号の各段階の遅延時
間の何倍であるかが検出される。そして、第１の判定回
路の検出結果と第２の判定回路の検出結果とに基づい
て、第１のクロック信号と第２のクロック信号との位相
差が検出される。

【００１４】さらに、矩形波信号を一定の時間間隔で段
階的に遅延し、互いに一定の位相差を有する複数の遅延
信号を出力する遅延回路であって、電源接地間に抵抗及
びＭＯＳトランジスタが直列に接続され、その接続点に
ＭＯＳトランジスタのゲートが接続されると共に、その
接続点の電位を第１の制御電位として出力し、この第１
の制御電位をそれぞれゲートに受ける一対のＭＯＳトラ
ンジスタが電源接地間に直列に接続され、その接続点の
電位を第２の制御電位として出力する温度補償部と、入
力信号をそれぞれゲートに受ける一対のＭＯＳトランジ
スタが電源接地間に直列に接続され、その接続点から出
力信号を取り出すと共に、上記第１及び第２の制御電位
の一方をゲートに受けるＭＯＳトランジスタが一対のＭ
ＯＳトランジスタの電源側に接続され、他方をゲートに
受けるＭＯＳトランジスタが一対のＭＯＳトランジスタ
の接地側に接続される遅延部と、を備え、上記遅延部が
複数段直列に接続されて上記温度補償部から上記第１及
び第２の制御電位が各段に共通に供給され、複数段の上
記遅延部の第１段に与えられる矩形波信号に対して一定
の位相差を有する遅延信号を各段から得ることを特徴と
している。

【００１５】温度補償部は、温度変化によってＭＯＳト
ランジスタのオン抵抗値が変化すると、第１及び第２の
制御電位を変化させる。遅延部は、この第１及び第２の
制御電位の変化受け、温度変化によるＭＯＳトランジス
タのオン抵抗値の変化が生じたときでも常に一定の遅延
時間を維持する。この遅延部を複数段直列に接続し、第
１段の入力信号に対して各段から遅延出力を取り出すこ
とで、温度変化に影響されることなく、入力される矩形
波信号に対してそれぞれ一定の位相差を有する複数の遅
延信号を得ることができる。

【００１６】

【発明の実施の形態】図１は、本発明の位相差検出回路
の第１の実施形態を示すブロック図で、図２は、その動
作を説明するタイミング図である。この図においては、
第１のクロック信号（基準クロックＣＫ）と第２のクロ
ック信号（水平同期信号ＨＳ）との位相差Ｔaを基準ク
ロックＣＫの周期の１／８単位で判定する場合を示して
いる。

【００１７】カウンタ１１は、水平同期信号ＨＳでリセ
ットされた後に、基準クロックＣＫをカウントし、その
カウント値をデコーダ１２に供給する。デコーダ１２
は、カウンタ１１から供給されるカウント値が所定の値
に達した時点で、基準クロックＣＫの１クロック期間だ
け立ち上げられるパルスＰ０を出力する。このパルスＰ
０は、カウンタ１１のカウント値が、基準クロックＣＫ
と水平同期信号ＨＳとの周期の比に対応した値となった
ときに１クロック期間だけ立ち上げられるものである。
例えば、ＮＴＳＣ方式に従う場合には、周波数が１４．
３２ＭＨｚの基準クロックＣＫに対して、カウンタ１１
が９１０カウントしたときに１クロック期間だけ立ち上
げられるようにしてパルスＰ０が生成される。また、デ
コーダ１２は、後述する期間判定回路１５で基準クロッ
クＣＫの周期を判定できるように、パルスＰ０に対して
１クロック期間遅れたタイミングで１クロック期間だけ
立ち上げられるパルスＱ０を出力する。遅延回路１３
は、同一の遅延時間Δｄを有する複数の遅延素子が直列
接続されて構成され、デコーダ１２から出力されるパル
スＰ０を段階的に遅延して互いに一定の位相差Δｄを有
する複数のパルスＰ１〜Ｐ９を生成する。これらのパル
スＰ０〜Ｐ９の位相差Δｄは、基準クロックＣＫに対す
る水平同期信号ＨＳの位相差をどの程度細かく判定する
かに応じて設定される。ここでは、基準クロックＣＫの
周波数が１４．３２ＭＨｚのとき、各クロックパルスＰ
０〜Ｐ９の互いの位相差Δｄを９ｎｓｅｃとして１０種
類のクロックパルスＰ０〜Ｐ９を生成し、基準クロック
ＣＫと水平同期信号ＨＤとの位相差を８段階で判定する
ようにしている。

【００１８】期間（Ｔa）判定回路１４は、水平同期信
号ＨＳの立ち下がりのタイミングで各パルスＰ０〜Ｐ９
の状態を取り込み、それらの状態から基準クロックＣＫ
の立ち上がりから水平同期信号ＨＳの立ち下がりまでの
期間Ｔaを判定する。この期間判定回路１４では、各パ
ルスＰ０〜Ｐ９の状態が変化する位置に基づいて期間Ｔ
aの判定が行われる。例えば、パルスＰ０〜Ｐ９の状態
が「ＨＨＨＬＬＬＬＬＬＬ」となっている場合には、
「Ｈ」から「Ｌ」へ変化するタイミング、即ち、１８〜
２７ｎｓｅｃの間に期間Ｔaが入っていると判定され
る。この変化位置が１つずれる毎に期間ＴaはΔｄ（９
ｎｓｅｃ）だけずれることになる。そこで、この期間Ｔ
aがΔｄの何倍となるかを表すようにして第１のデータ
Ｄaが生成される。この第１のデータＤaについては、基
準クロックＣＫの周期Ｔbがずれない限り、期間Ｔaが周
期Ｔbを８分割した何れかの期間にあるため、８種類の
状態を区別できればよい。

【００１９】周期（Ｔb）判定回路１５は、基準クロッ
クＣＫの立ち上がりのタイミングで各パルスＰ０〜Ｐ９
の状態を取り込み、それらの状態から基準クロックＣＫ
の周期Ｔbを判定する。この期間判定回路１５では、期
間判定回路１４と同様に、各パルスＰ０〜Ｐ９の状態が
切り替る位置に基づいて周期Ｔbが判定される。例え
ば、パルスＰ０〜Ｐ９の状態が「ＨＨＨＨＨＨＨＨＬ
Ｌ」となっている場合には、「Ｈ」から「Ｌ」への切り
替わりのタイミング、即ち、６３〜７２ｎｓｅｃの間に
周期Ｔbが入っていると判定される。そこで、この周期
ＴbがΔｄの何倍となるかを表すようにして第２のデー
タＤbが生成される。通常状態では、基準クロックＣＫ
の周期が大きく変動することはなく、第２のデータＤb
は「８」を表している。ところが、何らかの要因で基準
クロックＣＫの周期が変動した場合には、第２のデータ
Ｄbが「７」や「９」を表すようになる。このようなマ
ージンを確保できるように、１０種類のクロックパルス
Ｐ０〜Ｐ９を生成して周期Ｔbを判定するように構成し
ている。

【００２０】以上の構成によれば、基準クロックＣＫよ
りも周波数の高いクロックを用いることなく基準クロッ
クＣＫの周期及び基準クロックＣＫと水平同期信号ＨＳ
との位相差を検出することができる。尚、基準クロック
ＣＫと水平同期信号ＨＳとの位相差をさらに細かく判定
する場合には、遅延回路２８の遅延素子の数を増やし、
遅延間隔を短くしてより多くの遅延クロックパルスを生
成するように構成する。同時に、Ｔa判定回路２９及び
Ｔb判定回路３０の判定ビット数を増設し、各クロック
パルスの状態をそれぞれ取り込んで判定できるように構
成すればよい。

【００２１】図３は、遅延回路１３の構成例を示す回路
図である。この遅延回路１３は、温度補償部１６及び直
列接続される複数の遅延部１７を有する。温度補償部１
６は、抵抗Ｒ１、２つのＮチャンネル型ＭＯＳトランジ
スタＮ１、Ｎ２及び２つのＰチャンネル型ＭＯＳトラン
ジスタＰ１、Ｐ２より構成される。抵抗Ｒ１及びＭＯＳ
トランジスタＮ１が電源接地間に直列に接続され、その
接続点にＭＯＳトランジスタＮ１のゲートが接続され
る。この抵抗Ｒ１及びＭＯＳトランジスタＮ１の接続点
の電位が、Ｎチャンネル側の制御電位ＶNCとして取り出
される。２つのＭＯＳトランジスタＰ１、Ｐ２が電源に
並列に接続され、このＭＯＳトランジスタＰ１、Ｐ２と
接地との間にＭＯＳトランジスタＮ２が接続される。Ｍ
ＯＳトランジスタＰ１及びＭＯＳトランジスタＮ２のゲ
ートは、抵抗Ｒ１及びＭＯＳトランジスタＮ１の接続点
に接続され、ＭＯＳトランジスタＰ２のゲートがＭＯＳ
トランジスタＰ１、Ｐ２及びＭＯＳトランジスタＮ２の
接続点に接続される。そして、この接続点の電位がＰチ
ャンネル側の制御電位ＶPCとして取り出される。

【００２２】この温度補償部１６では、温度変化によっ
てＭＯＳトランジスタＮ１の抵抗値が高くなると、抵抗
Ｒ１とＭＯＳトランジスタＮ１との抵抗比によって決定
される制御電位ＶNCが上昇する。同時に、制御電位ＶNC
をゲートに受けるＭＯＳトランジスタＰ１の抵抗値が高
くなり、ＭＯＳトランジスタＮ２の抵抗値が低くなるた
め、ＭＯＳトランジスタＰ１とＭＯＳトランジスタＮ２
との抵抗比によって決定される制御電位ＶPCが低下す
る。尚、ＭＯＳトランジスタＮ１の抵抗値が低くなった
場合には、各部の動作が逆になり、制御電位ＶNCが低下
して制御電位ＶPCが上昇するようになる。

【００２３】遅延部１７は、４つのＮチャンネル型ＭＯ
ＳトランジスタＮ３、Ｎ４、Ｎ５、Ｎ６及び４つのＰチ
ャンネル型ＭＯＳトランジスタＰ３、Ｐ４、Ｐ５、Ｐ６
より構成される。２つのＭＯＳトランジスタＮ３、Ｎ４
及び２つのＭＯＳトランジスタＰ３、Ｐ４が電源接地間
に直列に接続され、ＭＯＳトランジスタＮ３及びＭＯＳ
トランジスタＰ３のゲートに入力信号が与えられる。ま
た、２つのＭＯＳトランジスタＮ５、Ｎ６及び２つのＭ
ＯＳトランジスタＰ５、Ｐ６が電源接地間に直列に接続
され、ＭＯＳトランジスタＮ５及びＭＯＳトランジスタ
Ｐ５のゲートがＭＯＳトランジスタＮ３及びＭＯＳトラ
ンジスタP３の接続点に接続されてＭＯＳトランジスタ
Ｎ５及びＭＯＳトランジスタＰ５の接続点から出力信号
が取り出される。そして、接地側のＭＯＳトランジスタ
Ｎ４、Ｎ６のゲートに温度補償部１６からの制御電位Ｖ
NCが印加され、電源側のＭＯＳトランジスタＰ４、Ｐ６
のゲートに温度補償部１６からの制御電位ＶPCが印加さ
れる。

【００２４】この遅延部１７は、複数段が直列に接続さ
れ、第１段の入力側に与えられるパルスＰ０に対して各
段の出力側からそれぞれ一定の位相差Δｄを有する複数
のパルスＰ０〜Ｐ９が取り出される。このとき、各段の
遅延部１７には、温度補償部１６からの制御電位ＶNC、
ＶPCが共通に印加される。この遅延部１７では、温度変
化によってＭＯＳトランジスタＮ３〜Ｎ６及びＭＯＳト
ランジスタＰ３〜Ｐ６の各抵抗値が変化すると、入力信
号に対する出力信号の遅れ（遅延量Δｄ）も変化する。
ところが、温度補償部１６から供給される制御電位ＶN
C、ＶPCが、ＭＯＳトランジスタＮ４、Ｎ６及びＭＯＳ
トランジスタＰ４、Ｐ６の各抵抗値の変化を相殺する方
向に変動するため、遅延部１７の遅延量Δｄはほぼ一定
に維持される。さらには、温度補償部１６のＭＯＳトラ
ンジスタＰ２が、遅延部１７のＭＯＳトランジスタＰ
４、Ｐ６に対して電流ミラー回路を構成するため、ＭＯ
ＳトランジスタＰ２を流れる電流の増減に対応して遅延
部１７の各ＭＯＳトランジスタを流れる電流が調整され
る。従って、各ＭＯＳトランジスタの抵抗値の変化が大
きい場合でも、温度補償部１６による補償動作を確実に
追従させることができる。その結果、動作環境の温度が
変化した場合でも、遅延部１７の遅延量Δｄが大きく変
動するのを防止することができ、入力されるパルス信号
Ｐ０に対して所定の位相差Δｄを有する複数のパルス信
号Ｐ１〜Ｐ９を安定して取り出すことができる。

【００２５】図４は、温度補償部１６の他の構成を示す
回路図である。温度補償部１６は、抵抗Ｒ２、２つのＮ
チャンネル型ＭＯＳトランジスタＮ７、Ｎ８及び２つの
Ｐチャンネル型ＭＯＳトランジスタＰ７、Ｐ８より構成
される。ＭＯＳトランジスタＰ７及び抵抗Ｒ２が電源接
地間に直列に接続され、その接続点にＭＯＳトランジス
タＰ７のゲートが接続される。このＭＯＳトランジスタ
Ｐ７及び抵抗Ｒ２の接続点の電位が、Ｐチャンネル側の
制御電位ＶPCとして取り出される。ＭＯＳトランジスタ
Ｐ８が電源に接続され、このＭＯＳトランジスタＰ８と
接地との間に２つのＭＯＳトランジスタＮ７、Ｎ８が並
列に接続される。ＭＯＳトランジスタＰ８及びＭＯＳト
ランジスタＮ７のゲートは、ＭＯＳトランジスタＰ７及
び抵抗Ｒ２の接続点に接続され、ＭＯＳトランジスタＮ
８のゲートがＭＯＳトランジスタＰ８及びＭＯＳトラン
ジスタＮ７、Ｎ８の接続点に接続される。そして、この
接続点の電位がＮチャンネル側の制御電位ＶNCとして取
り出される。

【００２６】この温度補償部では、温度変化によってＭ
ＯＳトランジスタＰ７の抵抗値が高くなると、ＭＯＳト
ランジスタＰ７と抵抗Ｒ２との抵抗比によって決定され
る制御電位ＶPCが低下する。同時に、制御電位ＶPCをゲ
ートに受けるＭＯＳトランジスタＰ８の抵抗値が低くな
り、ＭＯＳトランジスタＮ７の抵抗値が低くなるため、
ＭＯＳトランジスタＰ８とＭＯＳトランジスタＮ７との
抵抗比によって決定される制御電位ＶNCが上昇する。
尚、ＭＯＳトランジスタＰ７の抵抗値が低くなった場合
には、各部の動作が逆になり、制御電位ＶPCが上昇して
制御電位ＶNCが低下するようになる。これらの制御電位
ＶNC、ＶPCによる遅延部１７への作用は、図３と同一で
ある。

【００２７】図５は、本発明の位相差検出回路の第２の
実施形態を示すブロック図で、図６は、その動作を説明
するタイミング図である。この図においては、基準クロ
ックＣＫと水平同期信号ＨＳとの位相差を基準クロック
ＣＫの周期の１／８単位で判定し、同時に、水平同期信
号ＨＳの周期のずれを基準クロックＣＫの周期の１周期
以内で判定する場合を示している。

【００２８】カウンタ１８は、水平同期信号ＨＳでリセ
ットされた後に、基準クロックＣＫをカウントし、その
カウント値をデコーダ１９に供給する。デコーダ１９
は、カウンタ１８から供給されるカウント値が、所定の
値に達した時点で順次１クロック期間だけ立ち上げられ
る３種類のパルスＣ１〜Ｃ３を出力する。ここで、パル
スＣ２は、カウンタ１８のカウント値が基準クロックＣ
Ｋと水平同期信号ＨＳとの周期の比に対応したカウント
値となったときに１クロック期間だけ立ち上げられ、パ
ルスＣ１、Ｃ３は、パルスＣ２が立ち上げられる前後の
１クロック期間に立ち上げられる。例えば、ＮＴＳＣ方
式に従う場合には、周波数が１４．３２ＭＨｚの基準ク
ロックＣＫを９１０カウントしたときにパルスＣ２を立
ち上げ、９０９カウントまたは９１１カウントしたとき
にパルスＣ１またはパルスＣ３を立ち上げるように構成
される。尚、パルスＣ２、Ｃ３は、カウンタ１８が水平
同期信号ＨＳの立ち下がりのタイミングでリセットされ
るため、水平同期信号ＨＳの周期によっては立ち上がら
ない場合もある。

【００２９】周期判定回路２０は、デコーダ１９から出
力されるパルスＣ１〜Ｃ３を水平同期信号ＨＳの立ち下
がりのタイミングで取り込み、そのときの各パルスＣ１
〜Ｃ３の状態から水平同期信号ＨＳの周期を判定し、そ
の判定結果を第３のデータＤcとして出力する。例え
ば、水平同期信号ＨＳの立ち下がりのタイミングでパル
スＣ１が立ち上がっていれば水平同期信号ＨＳの周期が
所定の周期に対して１クロックだけ短いと判定し、パル
スＣ３が立ち上がっていれば所定の周期に対して１クロ
ックだけ長いと判定する。

【００３０】パルス合成回路２１は、デコーダ１９から
出力されるパルスＣ１〜Ｃ３の立ち上がりの期間にのみ
基準クロックＣＫを取り出すように構成され、パルスＣ
１〜Ｃ３で指定される期間に基準クロックＣＫに従う３
つのパルスが立ち上げられるパルスＰ０を生成する。ま
た、パルス合成回路２１は、後述する周期判定回路２４
で基準クロックＣＫの周期を判定できるように、パルス
Ｐ０に対して基準クロックＣＫの１クロック期間遅れた
パルスＱ０を生成する。遅延回路２２は、同一の遅延時
間を有する複数の遅延素子が直列接続されて構成され、
パルスＰ０を段階的に遅延して互いに一定の位相差Δｄ
を有する複数のパルスＰ１〜Ｐ９を生成する。この遅延
回路２２は、図１の遅延回路１３と同一のものであり、
例えば、周波数が１４．３２ＭＨｚの基準クロックＣＫ
に対して、各パルスＰ０〜Ｐ９の互いの位相差を９ｎｓ
ｅｃとして１０種類のパルスＰ０〜Ｐ９を生成する。こ
のパルスＰ０〜Ｐ９は、パルスＣ１〜Ｃ３により合成さ
れるものであるため、パルスＣ３またはパルスＣ２、Ｃ
３が立ち上がらない場合には、パルスの立ち上がりは前
半の２カ所または１カ所となる。

【００３１】期間（Ｔa）判定回路２３及び期間（Ｔb）
判定回路２４は、それぞれ図１の期間判定回路１４及び
期間判定回路１５と同一の構成である。即ち、水平同期
信号ＨＳの立ち下がりのタイミング及びパルスＱ０の立
ち上がりのタイミングで各クロックパルスＰ０〜Ｐ９の
状態を取り込み、それらの状態から、基準クロックＣＫ
の立ち上がりから水平同期信号ＨＳの立ち下がりまでの
期間Ｔa及び基準クロックＣＫの周期Ｔbを判定する。そ
して、期間Ｔa及び期間Ｔbを各パルスＰ０〜Ｐ９の位相
差Δｄの何倍かで表す第１のデータＤa及び第２のデー
タＤbを生成するように構成される。

【００３２】以上の構成によれば、パルス合成回路２１
により、３つのパルスＣ１〜Ｃ３を合成して得られるパ
ルスＰ０に基づいて位相差Ｔaを検出するようにしたこ
とで、遅延回路２２や各判定回路２３、２４が１系統と
なる。そして、第３のデータＤcにより水平同期信号Ｈ
Ｓの周期のずれが基準クロックＣＫの１クロック単位で
検出され、第１のデータＤaにより基準クロックＣＫの
立ち上がりから、水平同期信号ＨＳの次の立ち下がりま
での期間を基準クロックＣＫの１クロックの範囲内で細
かく検出される。

【００３３】尚、水平同期信号ＨＳが所定の周期に対し
て２クロック期間以上ずれた場合には、上述の構成のま
まで判定することはできない。２クロック期間の水平同
期信号ＨＳのずれを検出する場合には、デコーダ１９か
ら１クロック期間ずつずれたタイミングで順次立ち上が
る５種類のパルスを取り出し、その５種類のパルスを水
平同期信号ＨＳの立ち下がりのタイミングで周期判定回
路２０に取り込むように構成する。通常の画像信号ｉで
は、水平同期信号ＨＳの周期が大きくずれることはない
ため、所定の周期に対して前後１クロック期間あるいは
２クロック期間で判定できるようにすればほとんどの場
合に対応できる。

【００３４】

【発明の効果】本発明によれば、周波数の高いクロック
を用いることなく、水平同期信号と基準クロックとの位
相差を容易に検出することができる。同時に、水平同期
信号の周期と基準クロックの周期とを検出することがで
きるため、それらの検出結果を用いて輝度データの補正
処理を行うことができるようになる。

【００３５】また、本発明の遅延回路では、動作環境の
温度が変化して回路を構成するＭＯＳトランジスタの動
作特性が変化した場合でも、温度補償部の動作によって
遅延時間が調整されるようになる。従って、基準となる
パルスに対し、一定の期間毎に段階的に遅延された複数
のパルスを安定して得ることができる。

【図面の簡単な説明】

【図１】本発明の位相差検出回路の第１の実施の形態を
示すブロック図である。

【図２】第１の実施の形態による位相差検出回路の動作
を説明するタイミング図である。

【図３】本発明の遅延回路の構成を示す回路図である。

【図４】遅延回路の温度補償部のその他の構成を示す回
路図である。

【図５】本発明の位相差検出回路の第２の実施の形態を
示すブロック図である。

【図６】第２の実施の形態による位相差検出回路の動作
を説明するタイミング図である。

【図７】画像情報処理装置の構成を示すブロック図であ
る。

【図８】画像信号及び各同期信号の波形図である。

【図９】基準クロックと水平同期信号との位相差を示す
タイミング図である。

【符号の説明】

１Ｙ／Ｃ分離回路２アンプ３Ａ／Ｄ変換器４同期検波回路５位相ロックループ６バースト検波回路７同期信号生成回路８画像データ処理回路１１、１８カウンタ１２、１９デコーダ１３、２２遅延回路１４、２３期間（Ｔa）判定回路１５、２４期間（Ｔb）判定回路１６温度補償部１７遅延部２０周期判定回路２１パルス合成回路

Claims

【特許請求の範囲】

【請求項１】一定の周期を有する第１のクロック信号
とこの第１のクロック信号の周期の整数倍の周期を有す
る第２のクロック信号との位相差を検出する位相差検出
回路であって、上記第２のクロック信号でリセットされ
て上記第１のクロック信号でカウントされるカウンタ
と、このカウンタのカウント値が上記第１のクロック信
号の周期と上記第２のクロック信号の周期との比に対応
する目標値に達したときに一定の期間立ち上げられるタ
イミング信号を出力するデコーダと、上記タイミング信
号を上記第１のクロック信号の周期より短い期間毎に段
階的に遅延し、各遅延段階から互いに一定の位相差を有
する複数の遅延タイミング信号を並列に出力する遅延回
路と、上記複数の遅延タイミング信号の各々の状態を上
記第２のクロック信号に従うタイミングで取り込み、各
信号の状態に基づいて上記第１のクロック信号の特定の
変化点から上記第２のクロック信号の特定の変換点まで
の時間を判定する判定回路と、を備えたことを特徴とす
る位相差検出回路。
【請求項２】一定の周期を有する第１のクロック信号
とこの第１のクロック信号の周期の整数倍の周期を有す
る第２のクロック信号との位相差を検出する位相差検出
回路であって、上記第２のクロック信号でリセットされ
て上記第１のクロック信号でカウントされるカウンタ
と、このカウンタのカウント値が上記第１のクロック信
号の周期と上記第２のクロック信号の周期との比に対応
する目標値を含む所定の範囲の値に達したとき、上記第
１のクロック信号の１クロック期間互いにタイミングを
ずらして１クロック期間ずつ順次立ち上げられる複数の
タイミング信号を出力するデコーダと、上記複数のタイ
ミング信号の状態を上記第２のクロック信号に従うタイ
ミングで取り込み、各信号の状態に基づいて上記第２の
クロックの周期を判定する第１の判定回路と、上記第１
のクロック及び上記複数のタイミング信号を合成し、上
記複数のタイミング信号の何れかが立ち上がっている間
に上記第１のクロック信号が取り出される合成タイミン
グ信号を生成するパルス合成回路と、上記合成タイミン
グ信号を上記第１のクロック信号の周期より短い期間毎
に段階的に遅延し、各遅延段階から互いに一定の位相差
を有する複数の遅延タイミング信号を並列に出力する遅
延回路と、上記複数の遅延タイミング信号の各々の状態
を上記第２のクロック信号に従うタイミングで取り込
み、各信号の状態に基づいて上記第１のクロック信号の
特定の変化点から上記第２のクロック信号の特定の変換
点までの時間を判定する第２の判定回路と、を備えたこ
とを特徴とする位相差検出回路。
【請求項３】矩形波信号を一定の時間間隔で段階的に
遅延し、互いに一定の位相差を有する複数の遅延信号を
出力する遅延回路であって、電源接地間に抵抗及びＭＯ
Ｓトランジスタが直列に接続され、その接続点にＭＯＳ
トランジスタのゲートが接続されると共に、その接続点
の電位を第１の制御電位として出力し、この第１の制御
電位をそれぞれゲートに受ける一対のＭＯＳトランジス
タが電源接地間に直列に接続され、その接続点の電位を
第２の制御電位として出力する温度補償部と、入力信号
をそれぞれゲートに受ける一対のＭＯＳトランジスタが
電源接地間に直列に接続され、その接続点から出力信号
を取り出すと共に、上記第１及び第２の制御電位の一方
をゲートに受けるＭＯＳトランジスタが一対のＭＯＳト
ランジスタの電源側に接続され、他方をゲートに受ける
ＭＯＳトランジスタが一対のＭＯＳトランジスタの接地
側に接続される遅延部と、を備え、上記遅延部が複数段
直列に接続されて上記温度補償部から上記第１及び第２
の制御電位が各段に共通に供給され、複数段の上記遅延
部の第１段に与えられる矩形波信号に対して一定の位相
差を有する遅延信号を各段から得ることを特徴とする遅
延回路。
【請求項４】上記温度補償部の上記制御電位をゲート
に受ける一対のＭＯＳトランジスタの接続点と電源また
は接地との間にゲートがドレイン側に接続されたＭＯＳ
トランジスタが接続されることを特徴とする請求項３に
記載の遅延回路。