JPH1051685A - 画像補間処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 メモリの構成等に自由度が高く、順次読み込
みにより高速で画像補間処理をすることができる画像補
間処理装置の提供を目的とする。 【解決手段】 この画像補間処理装置において、ＤＲＡ
Ｍアクセスコントロール回路２はすでに読み出した画像
データのうち重複した画像データを再読しないで新たに
必要な画像データのみを読み出し、メインメモリアドレ
ス発生回路２はメインメモリ６の読み出しのスタートア
ドレスを変えてこれに増加分を累積加算することによ
り、新たに読み出す画像データの読み出しアドレスを生
成する。画像処理演演算ブロック４は画像データに演算
処理を施す。１６画素バッファ５は最大１６画素の画像
データを一時的に蓄積してメインメモリ６に対してキャ
ッシュ動作をする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ネガフィ
ルムや写真等から画像を読み取って形成された静止画像
情報を編集する静止画像制御装置に用いる画像合成装置
および記録媒体に関する。

【０００２】

【従来の技術】従来、スキャナーを用いて画像を画像デ
ータとして読み取り、読み取った画像データを書き換え
可能な記録媒体に記録する画像読み取り装置があった。
また、このような画像読み取り装置で読み取った画像デ
ータにさらに演算処理を施すことにより画像データの補
間処理をする画像補間処理装置があった。

【０００３】この画像補間処理装置には、補間処理に必
要な画像データをパラレル処理により読み出して演算を
行う第１の画像補間処理装置と、補間処理に必要な画像
データをシリアル処理により読み出してバッファに蓄え
た上で演算を行う第２の画像補間処理装置とがあった。
第１の画像補間処理装置は、補間処理を施す画像データ
の周辺の４点または１６点の画像データを同時に読み出
して４個または１６個のメモリに別々に記憶させてパラ
レル処理により高速処理を図るものである。第２の画像
補間処理装置は、補間処理を施す画像データの周辺の４
点または１６点の画像データを順次読み出して逐次バッ
ファに蓄えながら演算していくものである。

【０００４】

【発明が解決しようとする課題】しかし、従来の第１の
画像補間処理装置においては、画像補間処理を行う際
に、多数の周辺データをそれぞれ別々にパラレルにメモ
リに記憶させるように構成しなくてはならないため、メ
モリの数が増加すると共に、同時読み出しのため構成が
固定化されるのでメモリ容量を拡大したりできずシステ
ムの発展に寄与できないという不都合があった。また、
従来の第２の画像補間処理装置においては、画像補間処
理を行う際に、シリアル処理のためソフトウエアを用い
て補間処理を行うことが考えられるが、多数のデータを
順次読み出すため、処理時間が長くなるという不都合が
あった。

【０００５】本発明は、かかる点を考慮してなされたも
のであり、メモリの構成等に自由度が高く、順次読み込
み方式により高速で画像補間処理をすることができる画
像補間処理装置の提供を目的とする。

【０００６】

【課題を解決するための手段】本発明の画像補間処理装
置は、指定した領域をアクセスするための仮想論理アド
レスを順次発生する仮想論理アドレス発生手段と、仮想
論理アドレス発生手段により発生された前仮想論理アド
レスを記憶する前仮想論理アドレス記憶手段と、前仮想
論理アドレスと現仮想論理アドレスから演算に必要な物
理アドレスを生成する物理アドレス生成手段と、物理ア
ドレスで指定されたデータを順次読み出す読み出し手段
と、読み出し手段により読み出されたデータを一時的に
蓄えるバッファと、バッファに蓄えられたデータに所定
の演算を施す演算手段と、を備え、複数の画像データを
用いて補間処理を行う際に、すでに前データの補間処理
に用いた画像データについては読み出し手段による再読
み込みをせずバッファに蓄えた前データを用いて、新た
に必要となるデータのみを読み込むようにしたものであ
る。

【０００７】本発明の画像補間処理装置によれば、以下
のような作用をする。読み出し手段は論理アドレスの周
囲の物理アドレスで示される１６画素を取り込んで、演
算手段はこの１６画素から演算処理を行い、仮想点であ
る論理アドレスのデータを求めるように作用する。ここ
で、バッファはキャッシュ動作を行うように動作する。
キャッシュ動作とは、大容量であるが低速処理の画像デ
ータ供給元に対する、小容量であるが高速処理のバッフ
ァの書き込み読み出しの動作であり、最大１６画素〜最
小０画素のブロックの画素を書き込み読み出し処理し
て、画像データ供給元からみた処理時間を高速にする動
作をいう。

【０００８】まず、キャッシュ動作がない場合について
説明する。この動作は、論理アドレスの変化が行方向に
４のときの動作である。この場合、前論理アドレスを演
算するために用いる前画素読み込み範囲と、現画素読み
込み範囲とは互いに重複しない。つまり、１６個の物理
アドレスの範囲を示す前画素読み込み範囲と、１６個の
物理アドレスの範囲を示す現画素読み込み範囲とをそれ
ぞれ別個に読み出し手段で読み出す必要があるので、バ
ッファにキャッシュする物理アドレスはない。従って、
論理アドレスの差が４以上のときはキャッシュ動作はし
ない。このような論理アドレスの変化が４以上のとき
は、その間のアドレスは読まないことになるので相当の
縮小の動作となる。また、前画素読み込み範囲と現画素
読み込み範囲とは、物理アドレス生成手段において、そ
れぞれスタートアドレスおよび増加分の行方向のプラス
４を指定することにより読み出しアドレスを発生させ
る。

【０００９】次に、キャッシュ４画素の場合について説
明する。この動作は、論理アドレスの変化が行方向に３
のときの動作である。この場合、前論理アドレスを演算
するために用いる前画素読み込み範囲１９と、現論理ア
ドレスを演算するために用いる現画素読み込み範囲との
重複する画素が４画素存在するが、この４画素がバッフ
ァにキャッシュされる画素となる。つまり、前画素読み
込み範囲を読み込んだ後に、現画素読み込み範囲のすべ
てを読み込む必要がなく、キャッシュされる４画素につ
いては読み出し手段で再読せずに、新たに必要な残り１
２画素だけを読み込むように動作する。また、前画素読
み込み範囲と現画素読み込み範囲とは、物理アドレス生
成手段において、それぞれスタートアドレスおよび増加
分の行方向のプラス３を指定することにより読み出しア
ドレスを発生させる。

【００１０】次に、キャッシュ８画素の場合について説
明する。この動作は、論理アドレスの変化が行方向に２
のときの動作である。この場合、前論理アドレスを演算
するために用いる１６個の物理アドレスの範囲を示す前
画素読み込み範囲と、現論理アドレスを演算するために
用いる１６個の物理アドレスの範囲を示す現画素読み込
み範囲との重複する画素が８画素存在するが、この８画
素がバッファにキャッシュされる画素となる。つまり、
前画素読み込み範囲１９を読み込んだ後に、現画素読み
込み範囲のすべてを読み込む必要がなく、キャッシュさ
れる８画素については読み出し手段で再読せずに、新た
に必要な残り８画素だけを読み込むように動作する。ま
た、前画素読み込み範囲と現画素読み込み範囲とは、物
理アドレス生成手段において、それぞれスタートアドレ
スおよび増加分の行方向にプラス２を指定することによ
り読み出しアドレスを発生させる。

【００１１】次に、キャッシュ１２画素の場合について
説明する。この動作は、前論理アドレスから現論理アド
レスまでアドレスの変化が行方向に１のときの動作であ
る。この場合、前論理アドレスを演算するために用いる
１６個の物理アドレスの範囲を示す前画素読み込み範囲
と、現論理アドレスを演算するために用いる１６個の物
理アドレスの範囲を示す現画素読み込み範囲との重複す
る画素が１２画素存在するが、この１２画素がバッファ
にキャッシュされる画素となる。つまり、前画素読み込
み範囲を読み込んだ後に、現画素読み込み範囲のすべて
を読み込む必要がなく、キャッシュされる１２画素につ
いては読み出し手段で再読せずに、新たに必要な残り４
画素だけを読み込むように動作する。また、前画素読み
込み範囲と現画素読み込み範囲とは、物理アドレス生成
手段において、それぞれスタートアドレスおよび行方向
の増加分の行方向にプラス１を指定することにより読み
出しアドレスを発生させる。

【００１２】次に、キャッシュ１６画素の場合について
説明する。この動作は、前論理アドレスから現論理アド
レスまでアドレスの変化が整数部０のときの動作であ
る。この場合、前論理アドレスを演算するために用いる
１６個の物理アドレスの範囲を示す前画素読み込み範囲
と、現論理アドレスを演算するために用いる１６個の物
理アドレスの範囲を示す現画素読み込み範囲との重複す
る画素が１６画素存在するが、この１６画素がバッファ
にキャッシュされる画素となる。つまり、演算手段にお
ける演算に必要な画素はすべて共通であり、前画素読み
込み範囲を読み込んだ後に、現画素読み込み範囲を読み
込む必要がなく、バッファにキャッシュされる１６画素
を用いるように動作する。

【００１３】次に、列方向のキャッシュ１２画素の場合
について説明する。この動作は、前論理アドレスから現
論理アドレスまでのアドレスの変化が列方向に１のとき
の動作である。この場合、前論理アドレスを演算するた
めに用いる１６個の物理アドレスの範囲を示す前画素読
み込み範囲と、現論理アドレスを演算するために用いる
１６個の物理アドレスの範囲を示す現画素読み込み範囲
との重複する画素が１２画素存在するが、この１２画素
がバッファにキャッシュされる画素となる。つまり、前
画素読み込み範囲を読み込んだ後に、現画素読み込み範
囲のすべてを読み込む必要がなく、キャッシュされる１
２画素については読み出し手段で再読せずに、新たに必
要な残り４画素だけを読み込むように動作する。また、
前画素読み込み範囲と現画素読み込み範囲とは、物理ア
ドレス生成手段において、それぞれスタートアドレスお
よび列方向の増加分のプラス１を指定することにより読
み出しアドレスを発生させる。

【００１４】

【発明の実施の形態】以下、本実施例の画像補間処理装
置について説明する前に、図１６〜図２１を参照しなが
ら本実施例の画像補間処理装置を適用する静止画像制御
装置について説明する。

【００１５】［静止画像制御装置の構成］図１６に示す
ように、この静止画像制御装置２４は、画像データＭＤ
（ミニディスク）２５とテキスチャーＭＤ２６とを各Ｍ
Ｄ駆動部に収納できるように構成されている。画像デー
タＭＤ２５には、高解像度、中解像度および低解像度の
画像データが画像データのフォーマットで記録されてい
る。また、テキスチャーＭＤ２６には、予め文字データ
や画像データ等が入力されていて、画像合成の初期画像
となるテキスチャーのデータと、キーデータとが高解像
度、中解像度および低解像度で記録されている。また、
静止画像制御装置２４には、画像データを表示するモニ
ター２３と、画像データの取り込み、記録、再生、プリ
ント等を指定するための操作を行うキーボード２７と、
画像データを読み取るスキャナー２８と、画像データを
プリントするプリンター２９とが接続されている。

【００１６】また、図１７で示すように、静止画像制御
装置２４は、スキャナー２８で取り込んだ画像データか
らプリント用の高解像度画像データ、モニター２３用の
中解像度画像データを生成する画像処理回路３０と、画
像処理回路３０からの中解像度画像データからインデッ
クス表示用の低解像度画像データを生成して高解像度、
中解像度および低解像度の画像データを生成すると共
に、再生された高解像度、中解像度および低解像度の画
像データを画像処理用に信号処理するＭＤコントロール
回路３１、３３と、画像データＭＤ２５およびテキスチ
ャーＭＤ２６に対して画像データおよびテキスチャーデ
ータの記録または再生をするＭＤ駆動回路３２、３４
と、キーボード２７、スキャナー２８、プリンター２９
と静止画像制御装置２４とのインターフェースを行うイ
ンターフェース回路３５とを有する。

【００１７】［スキャナーの構成］まず、スキャナー２
８の構成を説明する。スキャナー２８は、ネガフィル
ム、ポジフィルム、写真等に記録されている静止画像を
読み取るＣＣＤイメージセンサと、ＣＣＤイメージセン
サからアナログ信号として供給される画像信号をディジ
タル変換して画像データを形成するＡ／Ｄ変換器と、Ａ
／Ｄ変換器からの画像データにシェーディング補正や色
マスキング補正等の補正処理を施す補正部と、バスライ
ンに接続されたインターフェースで構成されている。

【００１８】［プリンターの構成］次に、プリンター２
９の構成を説明する。プリンター２９は、バスラインに
接続されたインターフェースと、供給される画像データ
をプリントに適したデータ変換処理を施すデータ変換回
路と、データ変換回路からの画像データに応じた静止画
像をプリンタ用紙にプリントするサーマルヘッドとで構
成されている。このプリンター２９におけるプリント動
作は、プリント枚数、色合い等を制御するためのプリン
ト制御データに応じて制御される。

【００１９】［ＭＤコントロール回路の構成］図１８に
示すように、各ＭＤコントロール回路３１、３３は、回
路全体を制御するＭＤコントロールＣＰＵ３６と、中解
像度の画像データに間引き処理を施して低解像度の画像
データを生成するインデックス画像生成回路３７と、静
止画圧縮処理伸張を行うＪＰＥＧ処理回路３８と、デー
タをバッファリングして記録または再生のインターフェ
ースを行うＣＰＵインターフェース回路３９と、ＭＤ駆
動回路３２、３４に対してＳＣＳＩコマンドによりデー
タ転送を制御するＳＣＳＩコントロール回路４０とを有
する。インデックス画像生成回路３７は、中間解像度画
像データを１／６４に間引き処理することにより低解像
度のインデックス画像データを形成する１／６４間引き
部を有する。また、ＪＰＥＧ処理回路３８は、高解像
度、中解像度または低解像度の各画素データを、圧縮処
理に適した１６画素単位のブロックに分割するラスター
ブロック変換部と、ラスターブロック変換部によりブロ
ック化された画像データに固定長符号化処理を施す圧縮
伸張部とを有している。また、この圧縮伸張部は、ディ
スクリート・コサイン・変換回路（ＤＣＴ回路）と、量
子化回路と、固定長符号化回路とを有する。

【００２０】［ＭＤ駆動回路の構成］ＭＤ駆動回路３
２、３４は、ＭＤコントロール回路とのインターフェー
スを行うインターフェース部と、ＭＤ駆動回路３２、３
４の制御を行うコントローラと、各解像度の画像データ
に対して８−１４変調処理を施すＥＦＭ回路と、画像デ
ータＭＤ２５およびテキスチャーデータＭＤ２６に対し
て画像データおよびテキスチャーデータの記録または再
生を行うディスク記録再生部を有する。ここで、画像デ
ータＭＤ２５は画像データ記録媒体、テキスチャーＭＤ
２６は画像合成データ記録媒体、ディスク記録再生部は
データ読み出し手段を構成する。

【００２１】［インターフェース回路の構成］図１９に
示すように、インターフェース回路３５は、プリンター
２９に供給するプリント用の高解像度の画像データを一
時的に蓄積するデータバッファ４３と、プリンター２９
に対してＳＣＳＩコマンドにより制御するＳＣＳＩコン
トロール回路４２と、データバッファ４３およびＳＣＳ
Ｉコントロール回路４２を制御するＳＣＳＩコントロー
ルＣＰＵ４１とを有する。なお、モニター２３およびキ
ーボード２７に対しては、データラインのみを有する。

【００２２】［画像処理回路の構成］図２０に示すよう
に、画像処理回路３０は、スキャナー２８で読み取られ
た画像データを一時的に蓄積するバッファ４４と、一次
元のルックアップテーブルにより色処理を行う一次元色
処理回路４５と、ライン調整を行うライン調整回路４６
と、画像データを一時的に蓄積するデータバッファ４７
と、着色を行うカラーパレット回路４８と、三次元のル
ックアップテーブルにより色処理を行う三次元色処理回
路４９と、バスラインの切り換えを行うバススイッチ５
０、５１とを有する。

【００２３】また、画像処理回路３０は、画像データを
記憶するメインメモリ６と、テキスチャーデータを記憶
するタイトルメモリ６ａと、キーデータを記憶するキー
メモリ６ｂと、メインメモリ６、タイトルメモリ６ａお
よびキーメモリ６ｂに対する画像データ、テキスチャー
データおよびキーデータの書き込みまたは読み出しの制
御をして画像合成を行うと共に、スキャナー２８で読み
取られた高解像度の画像データに間引き処理を施して中
解像度の画像データを生成するメインメモリコントロー
ル回路１とを有する。ここで、メインメモリ４は画像デ
ータ記憶手段、タイトルメモリ６ａは画像合成データ記
憶手段、キーメモリ６ｂはキーデータ記憶手段を構成す
る。

【００２４】また、画像処理回路３０は、モニター８用
の中解像度の画像データを記憶するビデオメモリ７と、
ビデオメモリ７に対する画像データの書き込みまたは読
み出しの制御をビデオメモリコントロール回路５２と、
メインメモリコントロール回路１とビデオメモリコント
ロール回路５２とを制御するメモリコントロールＣＰＵ
５３とを有する。

【００２５】また、画像処理回路３０は、キーボード２
７からの入力操作により、コントロール信号を生成する
システムコントロールＣＰＵ５４と、システムコントロ
ールＣＰＵ５４からのコントロール信号によりモニター
２３の管面表示を制御する管面表示コントロール回路５
５と、ビデオメモリ７からのモニター２３用の中解像度
の画像データをアナログ画像データに変換するＤ／Ａ変
換回路５６と、アナログ画像データを管面表示コントロ
ール回路５５からの管面表示制御信号により切り換える
アナログスイッチ５７と、モニター２３に出力するアナ
ログ画像データを一次的に蓄積するバッファ５８とを有
する。

【００２６】ここで、取り込まれた画像データを一旦記
憶するメインメモリ６と、タイトルメモリ６ａと、キー
メモリ６ｂとはフレームメモリで構成されている。フレ
ームメモリは、メインメモリ６と、タイトルメモリ６ａ
に対しては、赤色（Ｒ）の画像データが読み書きされる
Ｒ用フレームメモリと、緑色（Ｇ）の画像データが読み
書きされるＧ用フレームメモリと、青色（Ｂ）の画像デ
ータが読み書きされるＢ用フレームメモリとで構成され
ていて、キーメモリ６ｂに対しては、単色のフレームメ
モリで構成されている。

【００２７】上記各色用フレームメモリは、論理的に
は、例えば縦×横×深さが２０４８画素×１０２４画素
×８ビットで計１６メガビットの記憶領域を有するＤＲ
ＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）を横方向に３段積層
し、計３つのＤＲＡＭで２０４８×３０７２×８ビッ
ト、つまり、６メガバイトあるいは４８メガビットの記
憶領域を有するように構成されている。また、上記フレ
ームメモリは、論理的には、２０４８×３０７２×８ビ
ットの記憶領域を有する各色用のフレームメモリを、そ
れぞれ深さ方向に例えばＲＧＢの順で積層して構成され
ている。そのため、上記フレームメモリは、２０４８×
３０７２×２４ビットの記憶領域を有することとなる。
システムコントロールＣＰＵ５４には、画像データを再
生順に並べ換えてミニディスクに記録する際にミニディ
スクから読みだした画像データの管理情報を一旦記憶す
るランダムアクセスメモリ（ＲＡＭ）が設けられてい
る。

【００２８】［メインメモリコントロール回路の構成］
また、図２１に示すように、メインメモリコントロール
回路１は、メモリコントロールＣＰＵ５３からのデータ
や、コマンドを蓄積するＣＰＵレジスター５９と、メイ
ンメモリ６とタイトルメモリ６ａおよびキーメモリ６ｂ
に対するアクセスを行うメモリアクセス部６０と、高解
像殿画像データを中解像度の画像データに間引き処理を
行うかまたは伸張を行う間引き伸張処理部６５と、画像
合成の演算を行う画像合成演算ブロック６７と、ＤＭＡ
転送の動作を行うＤＭＡ処理部６８とを有する。ＣＰＵ
レジスター５９には、レジスタまたはＤＲＡＭにアクセ
スするためのチップセレクト信号（ＸＣＳ ＲＥＧ，Ｘ
ＣＳ ＤＲＡＭ）、データライトまたはデータリード信
号（ＸＷＲ，ＸＲＤ）、アドレスストローブ信号（ＸＡ
Ｓ）、アドレス信号（Ａ２０〜０）、データ（Ｄ７〜
０）が供給される。

【００２９】［メモリアクセス部の構成］メモリアクセ
ス部６０は、メインメモリ６とタイトルメモリ６ａおよ
びキーメモリ６ｂを構成するＤＲＡＭに対する画像デー
タ、テキスチャーデータおよびキーデータの書き込みま
たは読み出しの制御を行うＤＲＡＭアクセスコントロー
ル回路２と、タイトルメモリ６ａおよびキーメモリ６ｂ
に対するアドレスを発生させるタイトルメモリアドレス
発生回路６２と、メインメモリ６に対するアドレスを発
生させるメインメモリアドレス発生回路３と、ＤＲＡＭ
のリフレッシュ動作を制御するリフレッシュコントロー
ル回路６１とを有する。ＤＲＡＭアクセスコントロール
回路２からは、行アドレスストローブ信号（ＣＡＳ）、
列アドレスストローブ信号（ＲＡＳ）、ライトイネーブ
ル信号（ＷＥ）、アウトプットイネーブル信号（ＯＥ）
が出力される。ここで、ＤＲＡＭアクセスコントロール
回路２は、物理アドレスで指定されたデータを順次読み
出す読み出し手段を構成する。タイトルメモリアドレス
発生回路６２からはタイトルメモリアドレス信号（ＴＡ
１０〜０）が出力される。メインメモリアドレス発生回
路３からは論理アドレス２０ビットのうちの物理アドレ
スに相当する整数部からなる１２ビットのメインメモリ
アドレス信号（ＭＡ１１〜０）が出力されると共に、論
理アドレス２０ビットのうちの小数部からなる８ビット
のアドレス信号（ＭＡ１９〜１２）が間引き伸張処理部
６５に出力される。メインメモリアドレス発生回路３の
構成は、後述する図２で詳細に説明する。ここで、メイ
ンメモリアドレス発生回路３は、仮想論理アドレスを発
生する仮想論理アドレス発生手段、前仮想論理アドレス
を記憶する前仮想論理アドレス記憶手段、前仮想論理ア
ドレスと現仮想論理アドレスから演算に必要な物理アド
レスを生成する物理アドレス生成手段をそれぞれ構成す
る。また、タイトルメモリアドレス発生回路６２はタイ
トルメモリ６ａおよびキーメモリ６ｂに対してアドレス
信号を供給する。

【００３０】［間引き伸張処理部の構成］間引き伸張処
理部６５は、間引き伸張の係数を有する演算係数メモリ
６６と、間引き伸張の演算を行う画像処理演算ブロック
４とを有する。画像処理演算ブロック４に対しては、
Ｒ，Ｇ，Ｂの各色のメインメモリデータ（ＭＲ７〜０，
ＭＧ７〜０，ＭＢ７〜０）が入出力される。画像処理演
算ブロック４は、メインメモリデータ（ＭＲ７〜０，Ｍ
Ｇ７〜０，ＭＢ７〜０）から１６画素のデータを一時的
に蓄積する１６画素バッファと、演算係数メモリからの
係数に基づいて１６画素バッファからの各データに間引
きまたは伸長処理のための演算を施す演算回路とを有す
る。上記演算回路は、スキャナー２８からの高解像度画
像データを１／４に間引き処理することにより中間解像
度画像データを形成する１／４間引き部と、１／４間引
き回路２５からの中間解像度画像データを１／６４に間
引き処理することにより低解像度画像データを形成する
１／６４間引き部と、高解像度画像データ、１／４間引
き部からの中間解像度画像データおよび１／６４間引き
部からの低解像度画像データをそれぞれ選択して出力す
るセレクタ部とを有している。このように１６画素バッ
ファの記憶容量を１６画素にした理由は、先に図１８に
おいて説明したＭＤコントロール回路内のＪＰＥＧ処理
回路における処理がこの１６画素ブロック単位を元にし
て行われるからである。

【００３１】［画像合成演算ブロックの構成］画像合成
演算ブロック６７は、Ｒ，Ｇ，Ｂの各色のテキスチャー
メモリデータ（ＴＲ７〜０，ＴＧ７〜０，ＴＢ７〜０）
およびキー信号のデータ（Ｋ３〜０）が入出力される。
画像合成演算ブロック６７は、画像処理演算ブロック４
で間引き伸長処理されたメインメモリデータ（ＭＲ７〜
０，ＭＧ７〜０，ＭＢ７〜０）に対して、テキスチャー
メモリデータ（ＴＲ７〜０，ＴＧ７〜０，ＴＢ７〜０）
およびキー信号のデータ（Ｋ３〜０）を用いて画像合成
をする構成を有する。

【００３２】［ＤＭＡ処理部の構成］ＤＭＡ処理部６８
は、ＤＭＡ転送のシーケンスを制御するメインシーケン
サ６９と、データ書き込みのＤＭＡ転送のシーケンスを
制御するＩＮＴ ＤＭＡシーケンサ７０と、データ読み
出しのＤＭＡ転送のシーケンスを制御するＥＸＴ ＤＭ
Ａシーケンサ７１と、２つのバンクの切り換えてデータ
書き込みまたはデータ読み出しを制御するダブルバッフ
ァコントロール７２と、２つのバンクを有するダブルバ
ッファ７３と、ＤＭＡ転送クロックを制御するクロック
コントロール回路７４と、インターフェースを制御する
インターフェースコントロール回路７５とを有する。ク
ロックコントロール回路７４からはメモリコントロール
ＣＰＵ５３の動作クロック信号（ＣＰＵ ＸＴＡＬ）、
画像クロック信号（ＤＣＬＫ）、４倍画像クロック信号
（ＤＣＬＫ４）が出力される。インターフェースコント
ロール回路７５からは、画像転送用クロック信号（ＰＣ
ＬＫ）、ＤＭＡアクノレッジ信号（ＲＥＱＯＵＴ）が出
力され、ＤＭＡリクエスト信号（ＲＥＱＩＮ）が入力さ
れる。ダブルバッファ７３からはＲ，Ｇ，Ｂの各色の画
像出力データ（ＤＲ７〜０，ＤＧ７〜０，ＤＢ７〜０）
が出力される。

【００３３】［記録動作の概要］次に、このような構成
を有する静止画像制御装置の通常の記録動作を説明す
る。まず、所望の画像データを上記ＭＤ駆動回路３２、
３４に装着された画像データＭＤ（ミニディスク）２５
またはテキスチャーＭＤ２６に記録する場合、ユーザ
は、上記キーボード２７を操作して画像データの取り込
み先（スキャナー２８）を指定すると共に、取り込んだ
画像データの出力先を上記ＭＤ駆動回路３２、３４に設
定する。これにより、上記システムコントロールＣＰＵ
５４がスキャナー２８を動作状態に制御する。

【００３４】［スキャナーの動作説明］まず、スキャナ
ー２８の動作説明をする。スキャナー２８は、フィル
ム、写真等が原稿読み取り台に載置されると、この原稿
をＣＣＤラインセンサを走査させて読み取る。ＣＣＤラ
インセンサは、読み取った画像に対応する画像信号を形
成し、これをＡ／Ｄ変換器に供給する。Ａ／Ｄ変換器
は、ＣＣＤラインセンサから供給される画像信号をディ
ジタル化することにより画像データを形成し、これを補
正部に供給する。補正部は、例えば、３５ミリメートル
フィルムから画像の読み取りを行った場合、この画像デ
ータを縦×横のサイズが１２００画素×１７００画素の
サイズの画像データに補正して出力する。

【００３５】［画像処理回路の動作説明］次に、画像処
理回路の動作説明をする。スキャナー２８により形成さ
れた画像データは、例えば縦×横が１０２４画素×１５
３６画素の高解像度画像データであり、フレームメモリ
内のビデオメモリ７に供給される。ビデオメモリコント
ロール回路５２はビデオメモリ７に高解像度画像データ
が供給されると、これを一旦記憶すると共に、この記憶
された高解像度画像データを読み出すようにビデオメモ
リ７を書き込み制御及び読みだし制御する。この高解像
度画像データは、データライン、バスライン、バススイ
ッチ５１を順に介して、メインメモリコントロール回路
１の間引き伸張処理部６５に転送されると共に、メイン
メモリ６に転送される。メモリコントロール回路１は、
このメインメモリ６に転送された高解像度画像データを
一旦記憶するように、メインメモリ６を書き込み制御す
る。

【００３６】メインメモリ６に高解像度画像データが記
憶されると、画像処理用のメモリコントロールＣＰＵ５
３は、この高解像度画像データを、例えば４８０画素×
６４０画素のモニタ表示用の中間解像度画像データに変
換するようにメモリコントロール回路１の間引き伸張処
理部６５を制御する。これにより、メモリコントロール
回路１の読み出し制御によりメインメモリ６から高解像
度画像データが読み出されメモリコントロール回路１の
間引き伸張処理部６５に供給される。

【００３７】そして、上記間引き伸張処理部６５によ
り、高解像度画像データが中間解像度画像データに変換
され、バススイッチ５１、バスライン、データラインを
介してビデオメモリ７に供給される。ビデオメモリコン
トロール回路５２は、ビデオメモリ７に中間解像度画像
データが供給されると、これを一旦記憶するようにビデ
オメモリ７を書き込み制御すると共に、これを読み出す
ようにビデオメモリ７を読み出し制御する。これによ
り、ビデオメモリ７に記憶された中間解像度画像データ
が読み出され、Ｄ／Ａ変換回路５６、アナログスイッチ
５７、バッファ５８、インターフェース回路３５を介し
て、モニター８に供給される。

【００３８】このように、ビデオメモリ７に供給された
中間解像度画像データは、Ｄ／Ａ変換回路５６によりア
ナログ化され中間解像度のモニタ表示用の画像信号とさ
れる。これにより、スキャナー２８により取り込まれた
画像がモニター８に表示されることとなる。なお、画像
処理回路３０のシステムコントロールＣＰＵ５４は、キ
ーボード２７が操作されることにより、スキャナー２８
により取り込まれた画像の拡大処理、縮小処理等の画像
処理が指定されている場合は、メインメモリ６から読み
出された画像データに、指定された画像処理が施される
ように、メモリコントロールＣＰＵ５３を介して、メイ
ンメモリコントロール回路１の間引き伸張処理部６５を
制御する。この間引き伸張処理部６５により指定の画像
処理が施された画像データは、モニター８に供給され
る。これにより、指定の画像処理が施された画像がモニ
ター８に表示される。また、システムコントロールＣＰ
Ｕ５４は、画像データに施した画像処理を示すデータ
（画像加工情報）を、バスライン、バススイッチを介し
て、メインメモリコントロール回路１の間引き、伸張処
理部６５に供給する。

【００３９】［間引き伸張処理部の動作説明］次に、間
引き伸張処理部６５の動作説明をする。ユーザは、モニ
ター８に表示される画像により、その画像が所望のもの
であるか否かを確認し、画像が所望のものであった場合
は、キーボード２７の記録指定キーを操作してモニター
８に表示された画像の記録を指定する。

【００４０】システムコントロールＣＰＵ５４は、記録
指定キーがオン操作されるとこれを検出し、記録の指定
がなされたことを示すデータ及び画像加工情報がある場
合はこれをバスライン及びバススイッチ５１を介して、
間引き伸張処理部６５の演算係数メモリ６６に供給す
る。

【００４１】演算係数メモリ６６は、画像加工情報があ
る場合はこれを一旦記憶すると共に、高解像度画像デー
タの取り込みを行うように画像処理演算ブロック４を制
御する。高解像度画像データは、バスライン及びバスス
イッチ５１を介して、間引き伸張処理部６５内に取り込
まれると、画像処理演算ブロック４に一旦記憶される。
画像処理演算ブロック４に高解像度画像データが記憶さ
れると、演算係数メモリ６６に記憶された画像加工情報
に基づいて画像処理演算ブロック４は、高解像度画像デ
ータを、例えばライン毎に１／４間引き処理するように
画像処理制御する。

【００４２】１／４間引き処理は、高解像度画像データ
の画素を、１／４とするような間引き処理を施すことに
より、４８０画素×６４０画素の中間解像度画像データ
を形成する。中間解像度画像データは、１／６４間引き
処理される。１／６４間引き処理は、中間解像度画像デ
ータの画素を、１／６４とするような間引き処理を施す
ことにより、６０画素×８０画素の低解像度画像データ
（インデックス用画像データ）を形成する。

【００４３】画像処理演算ブロック４は、メモリコント
ロールＣＰＵ５３により切り換え制御されている。すな
わち、メモリコントロールＣＰＵ５３は、例えば画像処
理演算ブロック４で生成された各解像度の画像データ
を、高解像度画像データ、中間解像度画像データ、低解
像度画像データの順に選択して出力するように出力デー
タを切り換え制御する。画像処理演算ブロック４からの
各解像度画像データは、ＤＭＡ処理部６８内のダブルバ
ッファ７３を介して転送され、ＭＤコントロール回路３
１、３３のＪＰＥＧ処理回路３８に供給される。

【００４４】［ＪＰＥＧ処理回路の動作］メインメモリ
コントロール回路１のＤＭＡ処理部６８内のダブルバッ
ファ７３を介して転送された各解像度の画像データは、
ＪＰＥＧ処理回路３８内のラスターブロック変換部に供
給される。ラスターブロック変換部は、各画像データを
圧縮符号化の処理単位である、例えば１６画素の４倍の
８画素×８画素の処理ブロック単位に分割し、これを圧
縮伸張処理部に供給する。

【００４５】ここで、各解像度画像データは、ラスター
ブロック変換部において、８画素×８画素の処理ブロッ
ク単位に分割されるわけであるが、低解像度画像データ
は６０画素×８０画素の画像サイズである。このため、
この低解像度画像データを８画素×８画素の処理ブロッ
ク単位に分割しようとすると、縦方向の画素が８画素で
割り切れないことから（６０画素÷８画素＝７．５画
素）、低解像度画像データを８画素×８画素の処理ブロ
ック単位で分割することはできない。

【００４６】このようなことから、ラスターブロック変
換部は、低解像度画像データが供給されると、画像デー
タの上段あるいは下段に４画素×８０画素のダミーデー
タを付加することにより、６０画素×８０画素の低解像
度画像データを、６４画素×８０画素の低解像度画像デ
ータとする。そして、これにより縦方向の画素が８画素
で割り切れることから、６４画素×８０画素の低解像度
画像データを８処理ブロック×１０処理ブロックに分割
して圧縮伸張処理部に供給する。なお、ダミーデータ
は、インデックス表示の際に除去されるようになってお
り、ダミーデータに係る画像（例えば黒画像や白画像）
がインデックス画像に付加されて表示されることはな
い。

【００４７】圧縮伸張処理部は、ディスクリート・コサ
イン・変換回路（ＤＣＴ回路）と、量子化回路と、固定
長符号化回路とで構成されており、各解像度の画像デー
タは、まず、ＤＣＴ回路に供給される。ＤＣＴ回路は、
各解像度の画像データを周波数軸上に変換してＤＣＴ係
数を形成する直行変換処理を行い、この直行変換処理を
施した各解像度の画像データをそれぞれ量子化回路に供
給する。量子化回路は、例えばＭＤコントロールＣＰＵ
３６により設定された適当な量子化係数を用いて各解像
度の画像データを量子化し、これらを固定長符号化回路
に供給する。

【００４８】固定長符号化回路は、適当な量子化係数で
量子化された各解像度の画像データのＤＣＴ係数を固定
長符号化し、この固定長符号化処理の結果をＭＤコント
ロールＣＰＵ３６に帰還する。ＭＤコントロールＣＰＵ
３６は、固定長符号化処理の結果に応じて、その画像デ
ータを量子化するのに最適な量子化係数を形成し、これ
を量子化回路に供給する。量子化回路は、２度目に設定
された最適な量子化係数を用いて画像データの量子化を
行い、これを固定長符号化回路に供給する。これによ
り、固定長符号化回路において、各解像度の画像データ
を所定のデータ長となるように固定長符号化することが
できる。

【００４９】具体的には、このような圧縮符号化処理に
より、中間解像度画像データは、１記録単位である１ク
ラスタの２倍の２クラスタのデータ長に固定長符号化処
理され、高解像度画像データは８クラスタのデータ長に
固定長符号化処理され、低解像度画像データは１／１５
クラスタのデータ長に固定長符号化処理される。このよ
うに固定長符号化された各解像度の画像データは、それ
ぞれＣＰＵインターフェース回路３９及びＳＣＳＩコン
トロール回路４０を介して、ＭＤ駆動回路３２、３４に
供給される。ＳＣＳＩコントロール回路４０は、ＭＤコ
ントロールＣＰＵ３６から、ＣＰＵインターフェース回
路３９を介して供給されたＭＤ駆動回路３２、３４に対
する動作コマンドをＳＣＳＩコマンドに変換する。そし
て、ＳＣＳＩコントロール回路４０は、各解像度の画像
データをＭＤ駆動回路３２、３４にＳＣＳＩインターフ
ェースに基づいて転送する。また、ＭＤコントロールＣ
ＰＵ３６は、供給された画像データに画像加工情報が付
加されている場合には、この画像加工情報を各解像度の
画像データと共にＭＤ駆動回路３２、３４に供給する。

【００５０】［ＭＤ駆動回路の動作説明］次に、ＭＤ駆
動回路の動作説明をする。ＭＤコントロール回路３１、
３３からの各解像度の画像データ及び画像加工情報は、
それぞれインターフェース部に供給される。コントロー
ラは、インターフェース部に各解像度の画像データ及び
画像加工情報が供給されると、これらをそれぞれＭＤ駆
動回路内に取り込むようにインターフェース部を制御す
る。インターフェース部を介してＭＤ駆動回路に取り込
まれた各解像度の画像データ及び画像加工情報は、それ
ぞれＥＦＭ回路に供給される。ＥＦＭ回路に各解像度の
画像データ及び画像加工情報が供給されると、コントロ
ーラは、固定長符号化された各解像度の画像データ及び
画像加工情報に、いわゆるＥＦＭ処理（８−１４変調処
理）を施すようにＥＦＭ回路を制御する。ＥＦＭ処理さ
れた各解像度の画像データ及び画像加工情報は、それぞ
れディスク記録再生部に供給される。ディスク記録再生
部に画像データ及び画像加工情報が供給されると、コン
トローラは、各解像度の画像データ及び画像加工情報を
それぞれミニディスク２５、２６に記録するようにディ
スク記録再生部を制御する。これにより、ミニディスク
２５、２６に、各解像度の画像データ及びその画像加工
情報が記録されることとなる。

【００５１】具体的には、ミニディスク２５、２６は、
直径６４ミリメートルの光磁気ディスクとなっていて、
各解像度毎に２００枚分の画像データが何度でも書き換
え可能となっている。そして、２００枚分の画像データ
は、５０枚分の画像データを１つのアルバムとして、計
４つのアルバムに分割されて管理されるようになってい
る。従って、ユーザは、この画像データの記録を行う場
合、キーボード２７を用いてその画像データを記録する
アルバムを選択する。これにより、システムコントロー
ルＣＰＵ５４は、コントローラを介して、ユーザにより
選択されたアルバムに各解像度毎の画像データを取り込
み順に記録するようにディスク記録再生部を制御する。

【００５２】なお、この際、低解像度画像データは、ア
ルバムに記録されている画像を１画面に複数表示するた
めのインデックス用のインデックスファイルとして記録
され、中間解像度画像データは、アルバムに記録されて
いる所望の１つの画像を表示するためのモニタ表示用の
中間解像度画像ファイルとして記録され、高解像度画像
データは、高解像度画像データに係る画像をプリントす
るためのプリント用の高解像度画像ファイルとしてそれ
ぞれ記録される。

【００５３】［本実施の形態の画像補間処理装置の構
成］以下、図１から図３を用いて本実施の形態の画像補
間処理装置の構成について説明する。本実施の形態の画
像補間処理装置の主要部は、上述した図１６に示した静
止画制御装置のうちの図２０に示した画像処理回路内の
メインメモリコントロール回路１の内部の、ＤＲＡＭア
クセスコントロール回路２と、メインメモリアドレス発
生回路３、画像処理演算ブロック４および１６画素バッ
ファ５に対応する。

【００５４】なお、図１６〜図２１に示したものと対応
するものには同一の符号を付してその詳細な説明を省略
する。まず、本実施の形態の画像補間処理装置の構成に
ついて説明する。図１に示すように、この画像補間処理
装置は、メインメモリコントロール回路１と、メインメ
モリ６と、ビデオメモリ７と、モニター８とを有する。
メインメモリコントロール回路１は、ＤＲＡＭアクセス
コントロール回路２と、メインメモリアドレス発生回路
３と、画像処理演算ブロック４および１６画素バッファ
５とを有する。ここで、ＤＲＡＭアクセスコントロール
回路２は物理アドレスで指定されたデータを順次読み出
す読み出し手段を構成し、メインメモリアドレス発生回
路２は指定した領域をアクセスするための仮想論理アド
レスを発生する仮想論理アドレス発生手段および前仮想
論理アドレスを記憶する前仮想論理アドレス記憶手段を
構成すると共に、前仮想論理アドレスと現仮想論理アド
レスから演算に必要な物理アドレスを生成する物理アド
レス生成手段を構成する。また、１６画素バッファ５は
読み出されたデータを一時的に蓄えるバッファを構成
し、画像処理演算ブロック４は、バッファに蓄積された
データに間引きまたは伸長処理のための演算を施す演算
手段を構成する。また、この画像補間処理装置は、複数
の画像データと用いて補間処理を行う際に、すでに前デ
ータの補間処理に用いた画像データについては読み出し
手段による再読み込みをせずバッファに蓄えた前データ
を用いて、新たに必要となるデータのみを読み込むよう
にする機能を有する。

【００５５】ここで、メインメモリ６に記憶される画像
データは上述したスキャナー２８から読み取られた後に
メインメモリ６に供給される場合と、画像データＭＤ２
５から読み取られた後にメインメモリ６に供給される場
合とがある。また、このときタイトルメモリ６ａに記憶
されるテキスチャーデータとキーメモリ６ｂに記憶され
るキー信号のデータは、テキスチャーデータＭＤ２６か
ら読み取られた後にタイトルメモリ６ａおよびキーメモ
リ６ｂに供給される。

【００５６】メインメモリ６には、高解像度、中解像度
および低解像度の画像データが後述する画像データのフ
ォーマットで記録されている。また、このときタイトル
メモリには、予め文字データや画像データ等が入力され
ていて、画像合成の初期画像となるテキスチャーのデー
タが画像データと同様のテキスチャーデータのフォーマ
ットで高解像度、中解像度および低解像度で記憶されて
いる。また、このときキーメモリ６には、キー信号Ｋの
データが記憶されている。

【００５７】［メインメモリアドレス発生回路の構成］
メインメモリアドレス発生回路２は、画像データを読み
出すスタートアドレスの位置やスタートアドレスの読み
出し走査方向に対応して、スタートアドレスに対する増
加分を示す加算値をロードして読み出しアドレスに累積
加算して画像データを読み出すための仮想論理アドレス
を生成する機能を有する。本実施の形態においては、特
に、メインメモリアドレス発生回路２は指定した領域を
アクセスするための仮想論理アドレスを発生する仮想論
理アドレス発生手段および前仮想論理アドレスを記憶す
る前仮想論理アドレス記憶手段を有すると共に、前仮想
論理アドレスと現仮想論理アドレスから演算に必要な物
理アドレスを生成する物理アドレス生成手段を有し、さ
らに、複数の画像データと用いて補間処理を行う際に、
すでに前データの補間処理に用いた画像データについて
は仮想論理アドレスを発生させずに、新に必要となるデ
ータの仮想論理アドレスのみを発生させる機能を有す
る。また、この仮想論理アドレスは整数部および小数部
を有し、物理アドレスは整数部を示し、小数部は画像処
理演算ブロック４の演算回路における演算に用いられる
ようにする機能を有する。

【００５８】図２に示すように、メインメモリアドレス
発生回路は、読み出し開始を示すＣＰＵバスからの８ビ
ットのデータ（Ｄ７〜０）から整数部１２ビットと小数
部８ビットからなる２０ビットのスタートアドレスを生
成して保持するスタートアドレスレジスター９と、スタ
ートアドレスに２０ビットのＸおよびＹの出力アドレス
を累積加算して保持するアドレスレジスター１０と、加
算値を示すＣＰＵバスからのデータから整数部８ビット
と小数部８ビットからなる１６ビットのデルタアドレス
を生成して保持するデルタアドレスレジスター１１と、
デルタアドレスをアドレスレジスター１０と同じタイミ
ングで保持するデルタレジスター１２と、アドレスレジ
スター１０の出力とデルタレジスター１２の出力とを加
算して２０ビットの累積加算信号を生成する２０ビット
演算器１３とを有する。ここで、スタートアドレスレジ
スター９には、ＣＰＵバスから画像の読み出しのための
任意のスタートアドレスのデータが供給され、デルタア
ドレスレジスター１１にはスタートアドレスに対応して
画像の読み出しのための任意のデルタアドレスのデータ
が供給される。また、アドレスレジスター１０のロード
端子ＬＤにはアドレスロード信号ＡＬが供給され、セレ
クト端子ＳＥＬにはアドレスセレクト信号ＡＳが供給さ
れ、クロック端子ＣＬＫにはクロック信号ＣＬがそれぞ
れ供給される。ここで、アドレスロード信号ＡＬおよび
アドレスセレクト信号ＡＳはＤＭＡ動作シーケンスに従
って発生される信号である。

【００５９】スタートアドレスおよびデルタアドレスの
レジスタをそれぞれ２段に構成した理由は、レジスタが
１段であるとＤＭＡ動作シーケンス中はレジスタに対し
てＣＰＵからのアクセスができなくなるため、レジスタ
の値を書き換えることができなくなるので、レジスタを
２段にしてＤＭＡ動作シーケンス中であっても次のＤＭ
Ａ転送のためのデータを保持しておいて速くＤＭＡ転送
を行うようにするためである。ここでは、Ｘアドレスと
Ｙアドレスとを共通のメインメモリアドレス発生回路で
発生させるように構成したが、実際には、Ｘアドレスと
Ｙアドレスと同じメインメモリアドレス発生回路を２つ
用意してＸアドレスとＹアドレスとを別々に発生させる
ようにする。また、図２１に示したメインメモリコント
ロール回路中のメインメモリアドレス発生回路３からは
ＭＡ１１〜０の１２ビットのアドレス信号が発生するよ
うに示したが、図２に示すように、アドレスレジスター
１０から２０ビットのＸアドレスとＹアドレスの信号が
それぞれ出力されて、アドレス変換回路１８において２
０ビットのＸアドレスとＹアドレス信号から整数部１２
ビット（ＭＡ１９〜８）と小数部８ビット（ＭＡ７〜
０）のアドレス信号に変換される。この整数部１２ビッ
トが物理アドレスとしてＤＲＡＭからなるメインメモリ
４の４０９６×４０９６のメモリ空間をアクセスするた
めに用いられ、小数部も含む２０ビットが論理アドレス
として用いられ、特に小数部の８ビットは図２１に示し
た画像処理演算ブロック４における補間演算処理に用い
られる。アドレス変換回路１８は、例えば、２０ビット
のＸアドレスとＹアドレス信号を順次蓄えるバッファ
と、上位１２ビット（ＭＡ１９〜８）を蓄えるバッファ
と、下位８ビット（ＭＡ７〜０）を蓄えるバッファと、
これらバッファの入出力のタイミング信号を供給するタ
イミング信号生成部とを有する。

【００６０】ここで、アドレスレジスター１０は、指定
した領域をアクセスするための仮想論理アドレスを発生
する仮想論理アドレス発生手段および前仮想論理アドレ
スを記憶する前仮想論理アドレス記憶手段を構成する。
また、アドレス変換手段１８は、前仮想論理アドレスと
現仮想論理アドレスから演算に必要な物理アドレスを生
成する物理アドレス生成手段を構成する。さらに、スタ
ートアドレスレジスター９およびデルタアドレスレジス
ター１１は、複数の画像データを用いて補間処理を行う
際に、すでに前データの補間処理に用いた画像データに
ついては仮想論理アドレスを発生させずに、新たに必要
となるデータの仮想論理アドレスのみを発生させる手段
を構成する。

【００６１】また、図３に示すように、アドレスレジス
ター１０は、セレクター１４と、２０ビットＤフリップ
フロップ１７とを有する。ここで、セレクター１４は、
スイッチ１５とスイッチ１６とを有する。スイッチ１５
は、固定接点１５ａおよび固定接点１５ｂと、可動接点
１５ｃとを有する。スイッチ１６は、固定接点１６ａお
よび固定接点１６ｂと、可動接点１６ｃとを有する。固
定接点１５ａと２０ビットＤフリップフロップ１７の出
力端子とが接続され、固定接点１５ａには２０ビットＤ
フリップフロップ１７の出力信号であるＸアドレスとＹ
アドレスの信号が供給されるように構成される。固定接
点１５ｂと２０ビット演算器１３の出力端子とが接続さ
れ、固定接点１５ｂには２０ビット演算器１３からの累
積加算信号ＡＬＵが供給されるように構成される。ま
た、可動接点１５ｃと固定接点１６ａとが接続される。
固定接点１６ｂとスタートアドレスレジスター９の出力
端子とが接続され、固定接点１６ｂにはスタートアドレ
スレジスター９からのスタートアドレス出力信号ＳＯが
供給されるように構成される。可動接点１６ｃは２０ビ
ットＤフリップフロップ１７の入力端子と接続される。
また、スイッチ１５の制御端子にはセレクト端子ＳＥＬ
を介してアドレスセレクト信号ＡＳが供給され、スイッ
チ１６の制御端子にはロード端子ＬＤを介してアドレス
ロード信号ＡＬが供給される。２０ビットＤフリップフ
ロップ１７のクロック端子ＣＬＫにはクロック信号ＣＬ
が供給される。

【００６２】［本実施の形態の画像補間処理装置の動
作］次に、図１、図２、図３および図４〜図１５を参照
しながら、このように構成された本実施の形態の画像補
間処理装置の動作について説明する。図４、図６、図８
図、１０、図１２、図１４において、図中、丸印で示し
た点が物理アドレスで、×印で示した点が論理アドレス
である。本実施の形態では、論理アドレスの周囲の１６
画素を取り込んでこの１６画素から演算処理を行い、仮
想点である論理アドレスのデータを求めるように動作す
る。ここで、先に述べた１６画素バッファ５にキャッシ
ュ動作を行わせるように動作する。キャッシュ動作と
は、大容量であるが低速処理のメインメモリ６に対す
る、小容量であるが高速処理の１６画素バッファ５の書
き込み読み出しの動作であり、最大１６画素〜最小４画
素のブロックの画素を書き込み読み出し処理して、メイ
ンメモリ６からみた処理時間を高速にする動作をいう。

【００６３】まず、キャッシュ動作がない場合について
説明する。図４において、論理アドレスがＰ１からＰ２
に変化したときの動作を説明する。この動作は、論理ア
ドレスＰ１から論理アドレスＰ２までアドレスの変化が
行方向に４のときの動作である。この場合、論理アドレ
スＰ１を演算するために用いるＰ１の周囲の点線で示し
た１６個の物理アドレスの範囲を示すＰ１画素読み込み
範囲１９と、論理アドレスＰ２を演算するために用いる
Ｐ２の周囲の実線で示した１６個の物理アドレスの範囲
を示すＰ２画素読み込み範囲２０とは互いに重複しな
い。つまり、Ｐ１の周囲の点線で示した１６個の物理ア
ドレスの範囲を示すＰ１画素読み込み範囲１９と、Ｐ２
の周囲の実線で示した１６個の物理アドレスの範囲を示
すＰ２画素読み込み範囲２０とをそれぞれ別個に読み出
す必要があるので、１６画素バッファ５にキャッシュす
る物理アドレスはない。従って、論理アドレスＰ１とＰ
２との差が４以上のときはキャッシュ動作はしない。こ
のような論理アドレスの変化が４以上のときは、その間
のアドレスは読まないことになるので相当の縮小の動作
となる。例として、２０４８×３０７２の画素からなる
高解像度の原画像を５１２×７６８の画素からなる低解
像度の画像に解像度を変換する場合がある。従って、こ
の例の場合転送するデータ数が原画像に対して少ないた
め、キャッシュの効率的な動作を必要としないケースで
ある。なお、画素を読み込む方向は、横方向、つまり行
方向を主走査としている。また、Ｐ１画素読み込み範囲
１９とＰ２画素読み込み範囲２０とは、メインメモリア
ドレス発生回路３において、それぞれスタートアドレス
および増加分の行方向のプラス４のデルタアドレスを指
定することにより読み出しアドレスを発生させる。

【００６４】この場合、ＤＲＡＭアクセスコントロール
回路２からＸアドレスに対してメインメモリ６に供給さ
れる列アドレスストローブ信号（ｘＲＡＳ）が４回のロ
ーレベルのときに列方向の４列のアドレスの読み出しを
可能にする。また、行アドレスストローブ信号（ｘＣＡ
Ｓ）が４回のローレベルのときに行方向の４行のアドレ
スの読み出しを可能にする。これにより、Ｐ１画素につ
いては４×４の１６画素、Ｐ２画素についても４×４の
１６画素を読み込むことができる。このとき、Ｐ１画素
読み込み時間ＴＲ１とＰ２画素読み込み時間ＴＲ２とは
同じ時間である。また、Ｐ１画素読み込み時間ＴＲ１終
了後のＰ１演算時間ＴＣ１とＰ２画素読み込み時間ＴＲ
２終了後のＰ２演算時間ＴＣ２とは同じである。

【００６５】次に、キャッシュ４画素の場合について説
明する。図６において、論理アドレスがＰ１からＰ２に
変化したときの動作を説明する。この動作は、論理アド
レスＰ１から論理アドレスＰ２までアドレスの変化が行
方向に３のときの動作である。この場合、論理アドレス
Ｐ１を演算するために用いるＰ１の周囲の点線で示した
１６個の物理アドレスの範囲を示すＰ１画素読み込み範
囲１９と、論理アドレスＰ２を演算するために用いるＰ
２の周囲の実線で示した１６個の物理アドレスの範囲を
示すＰ２画素読み込み範囲２０との重複する画素が４画
素存在するが、この４画素がキャッシュされる画素２１
となる。つまり、Ｐ１の周囲の点線で示した１６個の物
理アドレスの範囲を示すＰ１画素読み込み範囲１９を読
み込んだ後に、Ｐ２の周囲の実線で示した１６個の物理
アドレスの範囲を示すＰ２画素読み込み範囲２０のすべ
てを読み込む必要がなく、キャッシュされる画素２１で
示される４画素については再読せずに、新たに必要な残
り１２画素だけを読み込むように動作する。なお、画素
を読み込む方向は、横方向、つまり行方向を主走査とし
ている。また、Ｐ１画素読み込み範囲１９とＰ２画素読
み込み範囲２０とは、メインメモリアドレス発生回路３
において、それぞれスタートアドレスおよび増加分の行
方向のプラス３のデルタアドレスを指定することにより
読み出しアドレスを発生させる。

【００６６】この場合、図７に示すように、ＤＲＡＭア
クセスコントロール回路２からＸアドレスに対してメイ
ンメモリ６に供給される列アドレスストローブ信号（ｘ
ＲＡＳ）が４回のローレベルのときに列方向の４列のア
ドレスの読み出しを可能にする。また、行アドレススト
ローブ信号（ｘＣＡＳ）が４回または３回のローレベル
のときに行方向の４行または３行のアドレスの読み出し
を可能にする。これにより、Ｐ１画素については４×４
の１６画素、Ｐ２画素については３×４の１２画素を読
み込むことができる。このとき、Ｐ１画素読み込み時間
ＴＲ１よりもＰ２画素読み込み時間ＴＲ２が３分の１短
くなる。また、Ｐ１画素読み込み時間ＴＲ１終了後のＰ
１演算時間ＴＣ１よりもＰ２画素読み込み時間ＴＲ２終
了後のＰ２演算時間ＴＣ２が３分の１短くなる。

【００６７】次に、キャッシュ８画素の場合について説
明する。図８において、論理アドレスがＰ１からＰ２に
変化したときの動作を説明する。この動作は、論理アド
レスＰ１から論理アドレスＰ２までアドレスの変化が行
方向に２のときの動作である。この場合、論理アドレス
Ｐ１を演算するために用いるＰ１の周囲の点線で示した
１６個の物理アドレスの範囲を示すＰ１画素読み込み範
囲１９と、論理アドレスＰ２を演算するために用いるＰ
２の周囲の実線で示した１６個の物理アドレスの範囲を
示すＰ２画素読み込み範囲２０との重複する画素が８画
素存在するが、この８画素がキャッシュされる画素２１
となる。つまり、Ｐ１の周囲の点線で示した１６個の物
理アドレスの範囲を示すＰ１画素読み込み範囲１９を読
み込んだ後に、Ｐ２の周囲の実線で示した１６個の物理
アドレスの範囲を示すＰ２画素読み込み範囲２０のすべ
てを読み込む必要がなく、キャッシュされる画素２１で
示される８画素については再読せずに、新たに必要な残
り８画素だけを読み込むように動作する。なお、画素を
読み込む方向は、横方向、つまり行方向を主走査として
いる。また、Ｐ１画素読み込み範囲１９とＰ２画素読み
込み範囲２０とは、メインメモリアドレス発生回路３に
おいて、それぞれスタートアドレスおよび増加分の行方
向にプラス２のデルタアドレスを指定することにより読
み出しアドレスを発生させる。

【００６８】この場合、図９に示すように、ＤＲＡＭア
クセスコントロール回路２からＸアドレスに対してメイ
ンメモリ６に供給される列アドレスストローブ信号（ｘ
ＲＡＳ）が４回のローレベルのときに列方向の４列のア
ドレスの読み出しを可能にする。また、行アドレススト
ローブ信号（ｘＣＡＳ）が４回または２回のローレベル
のときに行方向の４行または２行のアドレスの読み出し
を可能にする。これにより、Ｐ１画素については４×４
の１６画素、Ｐ２画素については２×４の８画素を読み
込むことができる。このとき、Ｐ１画素読み込み時間Ｔ
Ｒ１よりもＰ２画素読み込み時間ＴＲ２が２分の１短く
なる。また、Ｐ１画素読み込み時間ＴＲ１終了後のＰ１
演算時間ＴＣ１よりもＰ２画素読み込み時間ＴＲ２終了
後のＰ２演算時間ＴＣ２が２分の１短くなる。

【００６９】次に、キャッシュ１２画素の場合について
説明する。図１０において、論理アドレスがＰ１からＰ
２に変化したときの動作を説明する。この動作は、論理
アドレスＰ１から論理アドレスＰ２までアドレスの変化
が行方向に１のときの動作である。この場合、論理アド
レスＰ１を演算するために用いるＰ１の周囲の点線で示
した１６個の物理アドレスの範囲を示すＰ１画素読み込
み範囲１９と、論理アドレスＰ２を演算するために用い
るＰ２の周囲の実線で示した１６個の物理アドレスの範
囲を示すＰ２画素読み込み範囲２０との重複する画素が
１２画素存在するが、この１２画素がキャッシュされる
画素２１となる。つまり、Ｐ１の周囲の点線で示した１
６個の物理アドレスの範囲を示すＰ１画素読み込み範囲
１９を読み込んだ後に、Ｐ２の周囲の実線で示した１６
個の物理アドレスの範囲を示すＰ２画素読み込み範囲２
０のすべてを読み込む必要がなく、キャッシュされる画
素２１で示される１２画素については再読せずに、新た
に必要な残り４画素だけを読み込むように動作する。な
お、画素を読み込む方向は、横方向、つまり行方向を主
走査としている。また、Ｐ１画素読み込み範囲１９とＰ
２画素読み込み範囲２０とは、メインメモリアドレス発
生回路３において、それぞれスタートアドレスおよび行
方向の増加分の行方向にプラス１のデルタアドレスを指
定することにより読み出しアドレスを発生させる。

【００７０】この場合、図１１に示すように、ＤＲＡＭ
アクセスコントロール回路２からＸアドレスに対してメ
インメモリ６に供給される列アドレスストローブ信号
（ｘＲＡＳ）が４回のローレベルのときに列方向の４列
のアドレスの読み出しを可能にする。また、行アドレス
ストローブ信号（ｘＣＡＳ）が４回または１回のローレ
ベルのときに行方向の４行または１行のアドレスの読み
出しを可能にする。これにより、Ｐ１画素については４
×４の１６画素、Ｐ２画素については１×４の４画素を
読み込むことができる。このとき、Ｐ１画素読み込み時
間ＴＲ１よりもＰ２画素読み込み時間ＴＲ２が３分の２
短くなる。また、Ｐ１画素読み込み時間ＴＲ１終了後の
Ｐ１演算時間ＴＣ１よりもＰ２画素読み込み時間ＴＲ２
終了後のＰ２演算時間ＴＣ２が３分の２短くなる。

【００７１】次に、キャッシュ１６画素の場合について
説明する。図１２において、論理アドレスがＰ１からＰ
２に変化したときの動作を説明する。この動作は、論理
アドレスＰ１から論理アドレスＰ２まで整数部のアドレ
スの変化が０のときの動作である。この場合、論理アド
レスＰ１を演算するために用いるＰ１の周囲の点線で示
した１６個の物理アドレスの範囲を示すＰ１画素読み込
み範囲１９と、論理アドレスＰ２を演算するために用い
るＰ２の周囲の実線で示した１６個の物理アドレスの範
囲を示すＰ２画素読み込み範囲２０との重複する画素が
１６画素存在するが、この１６画素がキャッシュされる
画素２１となる。つまり、演算に必要な画素はすべて共
通であり、Ｐ１の周囲の点線で示した１６個の物理アド
レスの範囲を示すＰ１画素読み込み範囲１９を読み込ん
だ後に、Ｐ２の周囲の実線で示した１６個の物理アドレ
スの範囲を示すＰ２画素読み込み範囲２０を読み込む必
要がなく、キャッシュされる画素２１で示される１６画
素を用いるように動作する。なお、画素を読み込む方向
は、横方向、つまり行方向を主走査としている。また、
Ｐ１画素読み込み範囲１９とＰ２画素読み込み範囲２０
とは、メインメモリアドレス発生回路３において、それ
ぞれスタートアドレスおよび行方向の増加分の小数部の
デルタアドレスを指定することにより読み出しアドレス
を発生させる。

【００７２】この場合、図１３に示すように、ＤＲＡＭ
アクセスコントロール回路２からＸアドレスに対してメ
インメモリ６に供給される列アドレスストローブ信号
（ｘＲＡＳ）が４回のローレベルのときに列方向の４列
のアドレスの読み出しを可能にする。また、行アドレス
ストローブ信号（ｘＣＡＳ）が４回または１回のローレ
ベルのときに空読みを可能にする。これにより、Ｐ１画
素については４×４の１６画素、Ｐ２画素についてはな
にも読み込まないようにする。このとき、Ｐ１画素読み
込み時間ＴＲ１よりもＰ２画素読み込み時間ＴＲ２がか
なり短くなる。また、Ｐ１画素読み込み時間ＴＲ１終了
後のＰ１演算時間ＴＣ１よりもＰ２画素読み込み時間Ｔ
Ｒ２終了後のＰ２演算時間ＴＣ２がかなり短くなる。

【００７３】このように、論理アドレスの変化に対する
キャッシュ動作は、画像データの拡大処理の方向により
キャッシュ動作が効果的になることがわかる。キャッシ
ュを用いずに動作せる場合に対して以下のような効果が
ある。縮小率１／４のとき１００％、縮小率１／２のと
き約１５０％、拡大率１／１のとき約２００％、拡大率
２／１のとき約２５０％、拡大率４／１のとき約３００
％である。なお、上例では、アドレスキャッシュの動作
を行方向の論理アドレスの変化のみで示したが、列方向
の論理アドレスの変化に対しても同様に適用することが
できる。以下、列方向の論理アドレスの変化の例を示
す。

【００７４】次に、列方向のキャッシュ１２画素の場合
について説明する。図１４において、論理アドレスが列
方向にＰ１からＰ２に変化したときの動作を説明する。
この動作は、論理アドレスＰ１から論理アドレスＰ２ま
でアドレスの変化が列方向に１のときの動作である。こ
の場合、論理アドレスＰ１を演算するために用いるＰ１
の周囲の点線で示した１６個の物理アドレスの範囲を示
すＰ１画素読み込み範囲１９と、論理アドレスＰ２を演
算するために用いるＰ２の周囲の実線で示した１６個の
物理アドレスの範囲を示すＰ２画素読み込み範囲２０と
の重複する画素が１２画素存在するが、この１２画素が
キャッシュされる画素２１となる。つまり、Ｐ１の周囲
の点線で示した１６個の物理アドレスの範囲を示すＰ１
画素読み込み範囲１９を読み込んだ後に、Ｐ２の周囲の
実線で示した１６個の物理アドレスの範囲を示すＰ２画
素読み込み範囲２０のすべてを読み込む必要がなく、キ
ャッシュされる画素２１で示される１２画素については
再読せずに、新たに必要な残り４画素だけを読み込むよ
うに動作する。なお、画素を読み込む方向は、横方向、
つまり行方向を主走査としている。また、Ｐ１画素読み
込み範囲１９とＰ２画素読み込み範囲２０とは、メイン
メモリアドレス発生回路３において、それぞれスタート
アドレスおよび列方向の増加分のプラス１のデルタアド
レスを指定することにより読み出しアドレスを発生させ
る。

【００７５】この場合、図１５に示すように、ＤＲＡＭ
アクセスコントロール回路２からＸアドレスに対してメ
インメモリ６に供給される列アドレスストローブ信号
（ｘＲＡＳ）が５回のローレベルのときに列方向の５列
のアドレスの読み出しを可能にする。また、行アドレス
ストローブ信号（ｘＣＡＳ）が４回のローレベルのとき
に行方向の４行のアドレスの読み出しを可能にする。こ
れにより、Ｐ１画素については４×４の１６画素、Ｐ２
画素については４×１の４画素を読み込むことができ
る。このとき、Ｐ１画素読み込み時間ＴＲ１よりもＰ２
画素読み込み時間ＴＲ２がかなり短くなる。また、Ｐ１
画素読み込み時間ＴＲ１終了後のＰ１演算時間ＴＣ１よ
りもＰ２画素読み込み時間ＴＲ２終了後のＰ２演算時間
ＴＣ２がかなり短くなる。

【００７６】［メインメモリアドレス発生回路の動作］
図２に示すように、メインメモリアドレス発生回路は、
スタートアドレスおよびこのスタートアドレスの増加分
であるデルタアドレスを適宜変えることによりメインメ
モリアドレスの発生値を変えて、画像の読み出し範囲を
変えるようように動作する。

【００７７】まず、キャッシュなしの動作を説明する。
画像の左右反転動作の場合、スタートアドレスレジスタ
ー９には、ＣＰＵバスから画像のＰ１画像読み込み範囲
１９の読み出しのためのスタートアドレスのデータが供
給され、デルタアドレスレジスター１１にはこのスター
トアドレスに対応してＸに対してプラス４のデルタアド
レスのデータが供給される。また、アドレスレジスター
１０のロード端子ＬＤにはアドレスロード信号ＡＬが供
給され、セレクト端子ＳＥＬにはアドレスセレクト信号
ＡＳが供給され、クロック端子ＣＬＫにはクロック信号
ＣＬがそれぞれ供給される。

【００７８】スタートアドレスレジスター９において、
Ｘ方向主走査でスタートアドレスから順次Ｘ方向にアド
レスを４インクリメントして、Ｘ方向に１ラインのアド
レスの読み込みが終了したら、Ｙ方向に１つインクリメ
ントするようにして以下順次４インクリメントして１６
画素分をインクリメントする。ここで、スタートアドレ
スレジスター９において、ＣＰＵバスからの８ビットの
データから整数部１２ビット小数部８ビットからなる２
０ビットのスタートアドレスのデータが生成される。以
下の説明においても同様である。

【００７９】そして、アドレスレジスター１０におい
て、アドレスロード信号ＡＬがアクティブになったとき
セレクター１４のスイッチ１６が切り換え制御されて固
定接点１６ｂと可動接点１６ｃとが接続され、スタート
アドレス出力信号ＳＯがロードされる。アドレスロード
信号ＡＬは、ＤＭＡシーケンスの開始を示すＤＭＡスタ
ートパルスに対応して供給される。このアドレスロード
信号ＡＬは、ＤＭＡシーケンスのうち１回だけ供給され
る。すなわち、アドレスロード信号ＡＬは、ＤＭＡシー
ケンスの開始時に１回アクティブになった後には次のＤ
ＭＡシーケンスの開始時までセレクター１４のスイッチ
１６が切り換え制御されて固定接点１６ａと可動接点１
６ｃとが接続される。

【００８０】また、セレクター１４のスイッチ１６が切
り換え制御されて固定接点１６ａと可動接点１６ｃとが
接続された後に、アドレスレジスター１０において、ア
ドレスセレクト信号ＡＳがアクティブになったときセレ
クター１４のスイッチ１５が切り換え制御されて固定接
点１５ｂと可動接点１５ｃとが接続され、累積加算信号
ＡＬＵがロードされる。アドレスセレクト信号ＡＳは、
ＤＭＡシーケンスのうち実際にＤＭＡ転送が行われるＤ
ＭＡ転送パルスに対応して供給される。ＤＭＡ転送パル
スはＤＭＡシーケンスのうち連続して発生するとは限ら
ず複数回断続的に発生する。このアドレスセレクト信号
ＡＳは、１０×１０のアドレスデータを有するアドレス
テーブルであればＸ方向主走査であるため、Ｘは１００
回供給され、Ｙは１０回供給される。つまり、アドレス
をインクリメントするタイミングでアドレスセレクト信
号ＡＳが変化する。そして、アドレスレジスター１０に
おいて、アドレスセレクト信号ＡＳがアクティブになる
度にアドレスが累積加算される。

【００８１】また、セレクター１４のスイッチ１６が切
り換え制御されて固定接点１６ａと可動接点１６ｃとが
接続された後に、アドレスレジスター１０において、ア
ドレスセレクト信号ＡＳがネガティブになったときセレ
クター１４のスイッチ１５が切り換え制御されて固定接
点１５ａと可動接点１５ｃとが接続され、２０ビットＤ
フリップフロップ１７の出力信号であるＸおよびＹアド
レス信号がロードされる。アドレスセレクト信号ＡＳが
ネガティブのときはＤＭＡシーケンスのうちＤＭＡ転送
パルスが発生していないときである。このように、ＤＭ
ＡシーケンスのうちＤＭＡ転送パルスが発生していない
ときに、２０ビットＤフリップフロップ１７の出力信号
であるＸおよびＹアドレス信号をロードする理由は、ク
ロック信号ＣＬのタイミングによらずにＤＭＡ転送パル
スの発生しているタイミングで累積加算信号ＡＬＵをロ
ードして累積加算し、ＤＭＡ転送パルスの発生していな
いタイミングでは同じデータを保持するためである。

【００８２】このようにしてアドレスレジスター１０に
ロードされたスタートアドレス出力信号ＳＯ、累積加算
信号ＡＬＵまたはＸおよびＹアドレス信号はセレクター
１４で選択された後に２０ビットＤフリップフロップ１
７に供給される。２０ビットＤフリップフロップ１７に
おいてクロック信号ＣＬの周期に基づいてラッチされた
スタートアドレス出力信号ＳＯ、ＸおよびＹアドレス信
号が出力されて、２０ビット演算器１３の一方の入力端
子Ａに供給される。

【００８３】また、デルタアドレスレジスター１１にお
いてＸアドレスに対するプラス４のデルタアドレスがロ
ードされる。デルタアドレスレジスター１１におけるロ
ードのタイミングは、先に説明したスタートアドレスレ
ジスター９におけるアドレスのインクリメントのタイミ
ングに対応して行われる。ここで、デルタアドレスレジ
スター１１において、ＣＰＵバスからの８ビットのデー
タから整数部８ビット小数部８ビットからなる１６ビッ
トのデルタアドレスのデータが生成される。以下の説明
においても同様である。そして、デルタアドレスレジス
ター１１から出力されるデルタアドレス出力信号ＤＯは
アドレスロード信号ＡＬがアクティブのときデルタレジ
スター１２にロードされる。デルタアドレス出力信号Ｄ
Ｏがデルタレジスター１２にロードされるタイミング
は、アドレスレジスター１０におけるスタートアドレス
出力信号ＳＯのロードされるタイミングに対応して行わ
れる。そして、デルタレジスター１２から出力されたデ
ルタアドレスが２０ビット演算器１３の他方の入力端子
Ｂに供給される。２０ビット演算器１３においては、一
方の入力端子Ａに供給された２０ビットのＸおよびＹア
ドレス信号と、他方の入力端子Ｂに供給された１６ビッ
トのデルタアドレスであるプラス４とが加算されて２０
ビットの累積加算信号ＡＬＵが出力される。そして、順
次インクリメントされる毎に、プラス４された累積加算
信号ＡＬＵがアドレスレジスター１０に供給される。こ
のようにして、Ｘアドレスにプラス４を加算してスター
トアドレス出力信号に累積加算して、整数部１２ビット
（ＭＡ１９〜８）と少数部８ビット（ＭＡ７〜０）に変
換することにより、キャッシュなしのアドレスを生成す
ることができる。

【００８４】ここで、スタートアドレスおよびデルタア
ドレスのレジスタをそれぞれ２段に構成することによ
り、レジスタが１段であるとＤＭＡ動作シーケンス中は
レジスタに対してＣＰＵからのアクセスができなくなる
ため、レジスタの値を書き換えることができなくなる
が、レジスタを２段にして、ＤＭＡ動作シーケンス中で
２段目のアドレスレジスター１０及びデルタレジスター
１２が動作中であっても、１段目のスタートアドレスレ
ジスター９及びデルタアドレスレジスター１１に次のＤ
ＭＡ転送のためのデータを保持しておくことにより、速
く次のＤＭＡ転送を行うことができる。

【００８５】また、同様に、キャッシュ４画素の場合に
は、上述のスタートアドレスレジスター９及びデジタル
アドレスレジスター１１において、スタートアドレスに
対して、Ｘ方向にプラス３のデルタアドレスを設定し、
キャッシュ８画素の場合には、スタートアドレスに対し
て、Ｘ方向にプラス２のデルタアドレスを設定し、キャ
ッシュ１２画素の場合には、スタートアドレスに対し
て、Ｘ方向にプラス１のデルタアドレスを設定し、キャ
ッシュ１６画素の場合には、スタートアドレスに対し
て、０のデルタアドレスを設定し、列方向にキャッシュ
１２画素の場合には、スタートアドレスに対して、Ｙ方
向にプラス１のデルタアドレスをそれぞれ設定するよう
にすればその他の動作は上述したと同様であるので、そ
の説明を省略する。

【００８６】［ミニディスクの画像データのフォーマッ
トの説明］次に、ミニディスクの画像データのフォーマ
ットを説明する。このミニディスクの画像データのフォ
ーマットにより記録された画像データが、図５に示した
画像データＭＤ２５に記録される。このような各解像度
の画像データが記録されるミニディスクは、以下に説明
する新規な画像データ記録用のフォーマットとなってい
る。

【００８７】［クラスタ構造］まず、クラスタ構造を説
明する。ミニディスクに対しては「クラスタ」を１単位
として記録及び再生が行われる。１クラスタは、例えば
２〜３周のトラック分に相当し、このクラスタが時間的
に連続して記録されることにより１つのデータトラック
が形成されるようになっている。上記１クラスタは４セ
クタ（１セクタは２３５２バイト）のサブデータ領域及
び３２セクタのメインデータ領域で構成されていて、各
アドレスが１セクタ毎にそれぞれ記録されるようになっ
ている。

【００８８】なお、各セクタにおいて実際にデータが記
録されるのは、２３５２バイトのうち２０４８バイト分
の領域であり、残りのバイトの領域には、周期パターン
やアドレス等によるヘッダーデータ及びエラー訂正コー
ド等が記録される。４セクタのサブデータ領域には、サ
ブデータや、他の領域に続きのデータを記録した場合、
他の領域に続きのデータが記録されていることを示すリ
ンキングデータ等が記録される。また、３２セクタのメ
インデータ領域には、ＴＯＣデータ、音声データ、画像
データ等が記録される。

【００８９】［トラック構造］次に、トラック構造を説
明する。ミニディスクの全エリアは、エンボスピットで
データが記録されているピットエリアと、グルーブが設
けられていて光磁気方式でデータが記録再生される光磁
気エリア（ＭＯエリア）とで構成されている。ピットエ
リアは、ミニディスクに記録されている管理情報である
Ｐ−ＴＯＣ（プリマスタード・テーブルオブ・コンテン
ツ）が記録される再生専用管理エリアとなっていて、後
述するＰ−ＴＯＣセクタが繰り返し記録されている。

【００９０】ＭＯエリアは、ディスク最内周側のリード
インエリアの直後からディスク最外周側のリードアウト
エリアの終端までの間となっている。そして、このＭＯ
エリアのうち、リードインエリアの直後からディスク最
外周側のリードアウトエリアの直前までの間が記録可能
なレコーダブルエリアとなっている。レコーダブルエリ
アは、レコーダブルエリアの先頭に形成される記録再生
管理エリアと、記録再生管理エリアの直後からリードア
ウトエリアの直前までの間に形成されたレコーダブルエ
リアとで構成されている。

【００９１】データトラックには、「ＦＬ１」，「ＦＬ
２」，「ＦＬ３」として示す画像データを有するデータ
ファイル及び各データファイルを管理するための「デー
タＵ−ＴＯＣ」が記録されている。「データＵ−ＴＯ
Ｃ」は、レコーダブルエリア内であればどの位置に記録
してもよいのであるが、静止画制御装置においては、画
像データの各データファイルのうち、ディスク最内周側
となるデータファイルであるデータファイル「ＦＬ１」
の直前に記録するようになっている。

【００９２】次に、「データＵ−ＴＯＣ」は、データト
ラック中の各データファイル「ＦＬ１」，「ＦＬ２」，
「ＦＬ３」をまとめて１つのデータトラックとして管理
している。このデータトラック中の及びデータトラック
内における未記録ブロック「ＥＢ」は、データファイル
「ＦＬ１」１０９の前段に記録される「データＵ−ＴＯ
Ｃ」によりクラスタ単位で管理されるようになってい
る。フリーエリアは余裕領域である。

【００９３】［データトラックの構成］次に、データト
ラックの構成を説明する。画像データを有する各データ
ファイル「ＦＬ１」，「ＦＬ２」，「ＦＬ３」及びデー
タＵ−ＴＯＣが記録されるデータトラックの構成を説明
する。データトラック内に記録された各データファイル
は、データトラック内に記録されるデータＵ−ＴＯＣに
よってパーツ（ディスク上で物理的に連続する一連のデ
ータが記録されたトラック部分）として管理されるよう
になっている。

【００９４】データＵ−ＴＯＣは，データトラックの物
理的な先頭位置に記録される。すなわち、データトラッ
ク内における最もディスク内周側に近い位置にデータＵ
−ＴＯＣが記録される。データトラックが複数のパーツ
に別れている場合は、最もディスク内周側に位置するパ
ーツの先頭にデータＵ−ＴＯＣが記録されることとな
る。

【００９５】データＵ−ＴＯＣは、１クラスタのブート
エリア及び１６クラスタのボリュームマネジメントエリ
アで構成されている。また、データＵ−ＴＯＣに続くエ
リアはファイルエクステンツエリアとされている。この
ファイルエクステンツエリアには、画像データを含むデ
ータファイル「ＦＬ１」，「ＦＬ２」，「ＦＬ３」、
「ＥＢ」等が記録される。未記録ブロック「ＥＢ」に
は、さらにデータファイルの記録が可能となっている。

【００９６】ボリュームマネジメントエリアは、０〜１
０２３の計１０２４個のマネジメントブロックから構成
されている。１つのマネジメントブロックにおけるデー
タ領域は２０４８バイトとなっていて、このマネジメン
トブロックに記録された各データが、データファイルの
記録再生のための管理情報となっている。

【００９７】［ファイル及びファイルの階層構造の説
明］次に、ファイル及びファイルの階層構造の説明を図
２２を用いて行う。静止画像制御装置において使用され
るファイルは、管理ファイル、画像ファイル、インデッ
クス画像ファイル等がある。管理ファイルのファイル名
の拡張子は「ＰＭＦ」となっていて、「ＰＭＦ」の拡張
子を検出することで、そのファイルが管理ファイルであ
ることを識別するようになっている。管理ファイルに
は、総合情報管理ファイル（ＯＶ ＩＮＦ．ＰＭＦ（ｆ
１））、画像データ管理ファイル（ＰＩＣ ＩＮＦ．Ｐ
ＭＦ（ｆ３））、プリントデータ管理ファイル（ＰＲＴ
ＩＮＦ．ＰＭＦ（ｆ１７））、再生制御管理ファイル
（ＰＭＳ ＩＮＦ．ＰＭＦ）等がある。

【００９８】各画像ファイルのファイル名の拡張子は
「ＰＭＰ」となっていて、「ＰＭＰ」の拡張子を検出す
ることで、そのファイルが画像ファイルであることを識
別するようになっている。画像ファイルには、高解像度
画像データＨＤを記録する高解像度画像ファイルと、中
間解像度画像データＳＤを記録する中間解像度画像ファ
イルとがある。中間解像度画像ファイルは、アスペクト
比が４：３で６４０画素×４８０画素の画像データを有
する「ＰＳＮｎｎｎｎｎ．ＰＭＰファイル」と、アスペ
クト比が１６：９で８４８画素×４８０画素の画像デー
タを有する「ＰＳＷｎｎｎｎｎ．ＰＭＰファイル」とが
ある。

【００９９】高解像度画像ファイルは、アスペクト比が
３：２で１５３６画素×１０２４画素の画像データを有
する「ＰＨＰｎｎｎｎｎ．ＰＭＰファイル」と、アスペ
クト比が１６：９で１９２０画素×１０８０画素の画像
データを有する「ＰＨＷｎｎｎｎｎ．ＰＭＰファイル」
とがある。また、高解像度画像ファイルの中の１つとし
て超高解像度画像ファイルＨＤを記録するファイルとし
て、アスペクト比が３：２で３０７２画素×２０４８画
素の画像データを有する「ＰＵＰｎｎｎｎｎ．ＰＭＰフ
ァイル」と、アスペクト比が１６：９で１９２０画素×
１０８０画素の画像データを有する「ＰＨＷｎｎｎｎ
ｎ．ＰＭＰファイル」がある。なお、拡張子が「ＰＭ
Ｐ」とされた画像ファイルのファイル名は、画像の種類
によって先頭の３文字（例えばＰＨＰ等）が決定され、
画像ファイルの形成順に付与された画像番号により、こ
れに続く５文字（ｎｎｎｎｎ）が決定されるようになっ
ている。

【０１００】次に、静止画像制御装置は、階層ディレク
トリ構造によりミニディスクに記録された画像データを
管理するようになっている。この階層ディレクトリは例
えば、図２２に示すように、画像データを記録するディ
レクトリＤ１（ＰＩＣ ＭＤ）を設け、その中でファイ
ル管理を行うようになっている。ディレクトリＤ１の中
には、全体の情報の管理を行うための総合情報管理ファ
イルｆ１（ＯＶ ＩＮＦ．ＰＭＦ）と、全体のインデッ
クスファイルの管理を行うための総合インデックスファ
イルｆ２（ＯＶ ＩＤＸ．ＰＭＸ）と、各アルバムの各
画像ディレクトリＤ２〜Ｄ４（ＰＩＣ０００００〜ＰＩ
Ｃ００００２）とが設けられている。

【０１０１】なお、この例においては、画像ディレクト
リとして、ディレクトリ番号が「０００００」〜「００
００２」の各画像ディレクトリ（ＰＩＣ０００００）〜
（ＰＩＣ００００２）がそれぞれ設けられている。各画
像ディレクトリの「ＰＩＣ」に続く５文字は、各画像デ
ィレクトリの形成順にディレクトリ番号として付与され
るようになっていて、これにより画像ディレクトリ名を
示すようになっている。

【０１０２】また、ディレクトリ（ＰＩＣ ＭＤ）の中
には、プリントの色合い、プリントサイズ、回転等のプ
リント制御データを管理するためのプリントディレクト
リ（ＰＲＩＮＴ）と、モニタ表示する画像の表題等のテ
ロップを管理するためのテロップディレクトリ（ＴＥＲ
ＯＰ．ＰＭＯ）と、各画像の画像ナンバや各画像に付さ
れたキーワード検索ディレクトリ（ＫＷ ＤＴＢＳ．Ｐ
ＭＯ）と、画像の記録日時等を管理するタイムスタンプ
ディレクトリ（ＴＳ ＤＴＢＳ．ＰＭＯ）と、指定され
た画像のみを再生するようなプログラム再生を管理する
ための再生制御ディレクトリ（ＰＭＳＥＱ）とが設けら
れている。

【０１０３】画像ディレクトリＤ２（ＰＩＣ００００
０）の中には、「０００００」のディレクトリ番号で指
定される複数の画像ファイルを管理するための画像デー
タ管理ファイルｆ３（ＰＩＣ ＩＮＦ．ＰＭＦ）と、画
像ディレクトリＤ２のインデックス画像をまとめた画像
インデックスファイルｆ４（ＰＩＤＸ０００．ＰＭＸ）
とが記録されている。また、この画像ディレクトリＤ２
の中には、画像番号が「０００００」で指定される画像
データに基づいて形成された中間解像度画像ファイルｆ
５（ＰＳＮ０００００．ＰＭＰ）と高解像度画像ファイ
ルｆ６（ＰＨＰ０００００．ＰＭＰ）とが記録されてい
る。また、画像番号が「００００１」で指定される画像
ファイルデータに基づいて形成された中間解像度画像フ
ァイルｆ７（ＰＳＮ００００１．ＰＭＰ）と、超高解像
度画像ファイルｆ９（ＰＵＰ００００１．ＰＭＰ）とが
記録されている。また、画像番号が「００００２」で指
定される画像データに基づいて形成された中間解像度画
像ファイルｆ１０（ＰＳＮ００００２．ＰＭＰ）と、画
像番号が「００００３」で指定される画像データに基づ
いて形成された中間解像度画像ファイルｆ１１（ＰＳＮ
００００３．ＰＭＰ）とが記録されている。

【０１０４】次に、「００００１」のディレクトリ番号
で指定される画像ディレクトリ（ＰＩＣ００００１）に
は、上述の画像データ管理ファイルｆ１２（ＰＩＣ Ｉ
ＮＦ．ＰＭＦ）と、各画像のインデックス画像を管理す
る２個のインデックスファイルｆ１３、ｆ１４（ＰＩＤ
Ｘ０００．ＰＭＸ，ＰＩＤＸ００１．ＰＭＸ）とが記録
されている。なお、２個の画像インデックスファイルｆ
１３、ｆ１４によって、この画像ディレクトリＤ３（Ｐ
ＩＣ００００１）の中に記録される画像ファイルに対応
するインデックス画像の管理を行うようになっていて、
形式的には２つのインデックスファイルがリンクされて
用いられるようになっている。

【０１０５】次に、プリントディレクトリ（ＰＲＩＮ
Ｔ）の中には、複数のプリントデータファイルを管理す
るためのプリントデータ管理ファイルｆ１７（ＰＲＴ
ＩＮＦ．ＰＭＦ）と、プリントデータ管理ファイルによ
り管理されるプリントデータファイルｆ１８、ｆ１９
（ＰＲＴ０００．ＰＭＯ〜ＰＲＴ００１．ＰＭＯ）が記
録されている。次に、再生制御ディレクトリ（ＰＭＳＥ
Ｑ）の中には、再生制御ディレクトリ（ＰＭＳＥＱ）に
記録された再生制御データファイルを管理するための再
生制御管理ファイル（ＰＭＳ ＩＮＦ．ＰＭＦ）と、画
像シーケンスを制御するための複数の再生制御データフ
ァイル（ＰＭＳ０００．ＰＭＯ〜ＰＭＳｎｎｎ．ＰＭ
Ｏ）とが記録されている。

【０１０６】

【発明の効果】この発明の画像補間処理装置によれば、
指定した領域をアクセスするための仮想論理アドレスを
順次発生する仮想論理アドレス発生手段と、仮想論理ア
ドレス発生手段により発生された前仮想論理アドレスを
記憶する前仮想論理アドレス記憶手段と、前仮想論理ア
ドレスと現仮想論理アドレスから演算に必要な物理アド
レスを生成する物理アドレス生成手段と、物理アドレス
で指定されたデータを順次読み出す読み出し手段と、読
み出し手段により読み出されたデータを一時的に蓄える
バッファと、バッファに蓄えられたデータに所定の演算
を施す演算手段と、を備え、複数の画像データを用いて
補間処理を行う際に、すでに前データの補間処理に用い
た画像データについては上記読み出し手段による再読み
込みをせず上記バッファに蓄えた前データを用いて、新
たに必要となるデータのみを読み込むようにしたので、
メモリ等の構成に自由度を持たせて、順次読み込み方式
を採用しながら、高速に画像補間処理を行うことができ
るという効果を奏する。

【０１０７】また、この発明の画像補間処理装置によれ
ば、上述において、仮想論理アドレスは整数部および小
数部を有し、物理アドレスは整数部を示し、小数部は演
算手段における演算に用いられるので、指定された仮想
論理アドレスに対して整数部の物理アドレスでアドレス
を指定し、小数部により演算をして仮想論理アドレスの
位置を演算することができるという効果を奏する。

【０１０８】また、この発明の画像補間処理装置によれ
ば、上述において、読み出し手段は、仮想論理アドレス
の周囲で主走査方向および副走査方向にそれぞれ最大で
４画素ずつの１６画素のデータを読み出すようにしたの
で、すでに読み出した１６画素のうち重複するデータは
読み出さずに新たに必要となる画素のデータのみを読み
出すことができるという効果を奏する。

【０１０９】また、この発明の画像補間処理装置によれ
ば、上述において、バッファは、仮想論理アドレスの周
囲で主走査方向および副走査方向にそれぞれ最大で４画
素ずつの１６画素のデータを蓄えるようにしたので、小
容量のバッファに高速で書き込み読み出しの処理をする
ことができるという効果を奏する。

【０１１０】また、この発明の画像補間処理装置によれ
ば、上述において、演算手段は、データに間引きまたは
伸長処理の演算を施すようにしたので、高速に読み出し
た画素データを用いて間引きまたは伸長処理の演算を施
すことができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明における画像補間処理装置の一実施の形
態の構成を示すブロック図である。

【図２】本発明における画像補間処理装置の一実施の形
態を用いる静止画制御装置の画像処理回路内のメモリコ
ントロール回路に設けられたメインメモリアドレス発生
回路の回路構成を示す図である。

【図３】本発明における画像補間処理装置の一実施の形
態を用いる静止画制御装置の画像処理回路内のメモリコ
ントロール回路に設けられたメインメモリアドレス発生
回路内のアドレスレジスターの回路構成を示す図であ
る。

【図４】本発明における画像補間処理装置の一実施の形
態のキャッシュなしの動作を示す図である。

【図５】本発明における画像補間処理装置の一実施の形
態のキャッシュなしの動作を示すタイミングチャートで
ある。

【図６】本発明における画像補間処理装置の一実施の形
態のキャッシュ４画素の動作を示す図である。

【図７】本発明における画像補間処理装置の一実施の形
態のキャッシュ４画素の動作を示すタイミングチャート
である。

【図８】本発明における画像補間処理装置の一実施の形
態のキャッシュ８画素の動作を示す図である。

【図９】本発明における画像補間処理装置の一実施の形
態のキャッシュ８画素の動作を示すタイミングチャート
である。

【図１０】本発明における画像補間処理装置の一実施の
形態のキャッシュ１２画素の動作を示す図である。

【図１１】本発明における画像補間処理装置の一実施の
形態のキャッシュ１２画素の動作を示すタイミングチャ
ートである。

【図１２】本発明における画像補間処理装置の一実施の
形態のキャッシュ１６画素の動作を示す図である。

【図１３】本発明における画像補間処理装置の一実施の
形態のキャッシュ１６画素の動作を示すタイミングチャ
ートである。

【図１４】本発明における画像補間処理装置の一実施の
形態の列方向キャッシュ１２画素の動作を示す図であ
る。

【図１５】本発明における画像補間処理装置の一実施の
形態の列方向キャッシュ１２画素の動作を示すタイミン
グチャートである。

【図１６】本発明における画像補間処理装置の一実施の
形態を用いる静止画制御装置の外観図である。

【図１７】本発明における画像補間処理装置の一実施の
形態を用いる静止画制御装置の構成を示すブロック図で
ある。

【図１８】本発明における画像補間処理装置の一実施の
形態を用いる静止画制御装置のＭＤコントロール回路の
構成を示すブロック図である。

【図１９】本発明における画像補間処理装置の一実施の
形態を用いる静止画制御装置のインターフェース回路の
構成を示すブロック図である。

【図２０】本発明における画像補間処理装置の一実施の
形態を用いる静止画制御装置の画像処理回路の構成を示
すブロック図である。

【図２１】本発明における画像補間処理装置の一実施の
形態を用いる静止画制御装置の画像処理回路内のメイン
メモリコントロール回路の構成を示すブロック図であ
る。

【図２２】本発明における画像補間処理装置の一実施の
形態を用いる静止画制御装置の画像データの階層ディレ
クトリ構造を示す図である。

【符号の説明】

１ メインメモリコントロール回路、２ ＤＲＡＭアク
セスコントロール回路、３ メインメモリアドレス発生
回路、４ 画像処理演算ブロック、５ １６画素バッフ
ァ、６ メインメモリ、７ ビデオメモリ、８ モニタ
ー、９ スタートアドレスレジスター、１０ アドレス
レジスター、１１ デルタアドレスレジスター、１２
デルタレジスター、１３ ２０ビット演算器、１４ セ
レクター、１５ スイッチ、１６ スイッチ、１７ ２
０ビットＤフリップフロップ、１８ アドレス変換回
路、１９ Ｐ１画素読み込み範囲、２０ Ｐ２画素読み
込み範囲、２１ キャッシュされる画素、ＴＲ１ Ｐ１
画素読み込み時間、ＴＲ２Ｐ２画素読み込み時間、ＴＣ
１ Ｐ１演算時間、ＴＣ２ Ｐ２演算時間、２４静止画
制御装置、２５ 画像データＭＤ、２６ テキスチャー
ＭＤ、２７ キーボード、２８ スキャナー、２９ プ
リンター、３０ 画像処理装置、３１ ＭＤコントロー
ル回路、３２ ＭＤ駆動回路、３３ ＭＤコントロール
回路、３４ＭＤ駆動回路、３５ インターフェース回路

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 1/00 Ｈ０４Ｎ 1/387 1/387 Ｇ０６Ｆ 15/66 ３５５Ｃ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 指定した領域をアクセスするための仮想
   論理アドレスを順次発生する仮想論理アドレス発生手段
   と、 上記仮想論理アドレス発生手段により発生された前仮想
   論理アドレスを記憶する前仮想論理アドレス記憶手段
   と、 上記前仮想論理アドレスと現仮想論理アドレスから演算
   に必要な物理アドレスを生成する物理アドレス生成手段
   と、 上記物理アドレスで指定されたデータを順次読み出す読
   み出し手段と、 上記読み出し手段により読み出されたデータを一時的に
   蓄えるバッファと、 上記バッファに蓄えられたデータに所定の演算を施す演
   算手段と、 を備え、 複数の画像データを用いて補間処理を行う際に、すでに
   前データの補間処理に用いた画像データについては上記
   読み出し手段による再読み込みをせず上記バッファに蓄
   えた前データを用いて、新たに必要となるデータのみを
   読み込むようにしたことを特徴とする画像補間処理装
   置。
2. 【請求項２】 請求項１記載の画像補間処理装置におい
   て、 上記仮想論理アドレスは整数部および小数部を有し、上
   記物理アドレスは上記整数部を示し、上記小数部は上記
   演算手段における演算に用いられることを特徴とする画
   像補間処理装置。
3. 【請求項３】 請求項１記載の画像補間処理装置におい
   て、 上記読み出し手段は、上記仮想論理アドレスの周囲で主
   走査方向および副走査方向にそれぞれ最大で４画素ずつ
   の１６画素のデータを読み出すようにしたことを特徴と
   する画像補間処理装置。
4. 【請求項４】 請求項１記載の画像補間処理装置におい
   て、 上記バッファは、上記仮想論理アドレスの周囲で主走査
   方向および副走査方向にそれぞれ最大で４画素ずつの１
   ６画素のデータを蓄えるようにしたことを特徴とする画
   像補間処理装置。
5. 【請求項５】 請求項１記載の画像補間処理装置におい
   て、 上記演算手段は、上記データに間引きまたは伸長処理の
   演算を施すようにしたことを特徴とする画像補間処理装
   置。