JPH1049658A - 画像処理集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 外付けの記憶素子を設けることなく演算に必
要な係数を必要に応じて書き換えることができる画像処
理集積回路の提供を目的とする。 【解決手段】 １６画素バッファ５は画像処理演算に必
要な画像データをブロック単位で記憶する画像データブ
ロック記憶手段を構成し、演算係数メモリ３は画像処理
演算に必要な係数を格納する係数記憶手段を構成し、画
像処理演算ブロック４は１６画素バッファ５に記憶され
た画像データに対して演算係数メモリ３に格納された所
定の係数を用いて演算を施す演算手段を構成し、係数書
換回路２は演算係数メモリ３に格納すべき係数を書き換
える係数書換手段を構成し、画像処理集積回路１は画像
データに応じて係数書換回路２により演算係数メモリ３
に格納する係数を書き換えて、画像処理演算ブロック４
により画像処理演算を施す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば、ネガフィ
ルムや写真等から画像を読み取って形成された静止画像
情報を編集する静止画像制御装置に用いる画像処理集積
回路に関する。

【０００２】

【従来の技術】従来、スキャナーを用いて画像を画像デ
ータとして読み取り、読み取った画像データを書き換え
可能な記録媒体に記録する画像読み取り装置があった。
また、このような画像読み取り装置で読み取った画像デ
ータにさらに演算処理を施すことにより画像データの補
間処理をする画像処理集積回路（以下、画像処理ＩＣと
いう。）があった。

【０００３】この画像処理ＩＣは、演算に必要な係数を
予め画像処理ＩＣ内部で固定値としてハードウエアで発
生させるようにしていて、この固定値の係数を用いて演
算を行うようにしていた。また、他の画像処理ＩＣは、
係数データを画像処理ＩＣ外部の外付けのリードオンリ
ーメモリ（以下、ＲＯＭという。）やランダムアクセス
メモリ（以下、ＲＡＭという。）に格納して、係数を変
えるようにしていた。

【０００４】

【発明が解決しようとする課題】しかし、従来の画像処
理ＩＣにおいては、係数を画像処理ＩＣ内部で固定値と
して持っているので、決まった手法の演算しか行うこと
ができず、係数を変えて演算したい場合に適応すること
ができないという不都合があった。また、従来の他の画
像処理ＩＣにおいては、画像処理ＩＣ外部に外付けのＲ
ＯＭやＲＡＭを設けなくてはならないため、回路規模が
増大し、このためのコストも上昇すると共に、ＲＯＭに
格納した場合には、係数データをソフトウエアにより臨
機応変に変更することができないという不都合があっ
た。

【０００５】本発明は、かかる点を考慮してなされたも
のであり、外付けの記憶素子を設けることなく演算に必
要な係数を必要に応じて書き換えることができる画像処
理集積回路の提供を目的とする。

【０００６】

【課題を解決するための手段】本発明の画像処理集積回
路は、画像処理演算に必要な画像データをブロック単位
で記憶する画像データブロック記憶手段と、画像処理演
算に必要な係数を格納する係数記憶手段と、画像データ
ブロック記憶手段に記憶された画像データに対して係数
記憶手段に格納された所定の係数を用いて演算を施す演
算手段と、係数記憶手段に格納すべき係数を書き換える
係数書換手段と、を備え、画像データに応じて係数書換
手段により係数記憶手段に格納する係数を書き換えて、
画像データに対して画像処理演算を施すようにしたもの
である。

【０００７】本発明の画像処理集積回路によれば、以下
のような作用をする。画像データブロック記憶手段によ
り論理アドレスの周囲の１６画素を取り込んで、この１
６画素に対して係数書換手段により係数を変えて演算手
段で演算処理を行ように動作する。この１６画素の画像
データに対して、演算を施す列（Ｙ）方向および行
（Ｘ）方向の演算係数が係数記憶手段に格納される。こ
の演算係数を用いて、演算を行うことができる。

【０００８】演算手段においては、まず、列（Ｙ）方向
の画像データに対して列（Ｙ）方向の演算係数を用いて
演算が行われる。次に、列（Ｙ）方向の演算結果が順次
行（Ｘ）方向に取り込まれ行（Ｘ）方向の係数を用いて
演算が行われる。また、係数記憶手段に格納する係数
は、３次畳み込み補間演算、内分点補間演算の係数が格
納され、演算を施す画像データに応じて、適切な係数が
格納される。また、この演算係数メモリには画像補間処
理集積回路の電源投入時にこれらの係数が格納される。
さらに、係数書換手段は、係数記憶手段に格納すべき係
数を書き換える。

【０００９】

【発明の実施の形態】以下、本実施例の画像処理集積回
路について説明する前に、図８〜図１３を参照しながら
本実施例の画像処理集積回路を適用する静止画像制御装
置について説明する。

【００１０】［静止画像制御装置の構成］図８に示すよ
うに、この静止画像制御装置２４は、画像データＭＤ
（ミニディスク）２５とテキスチャーＭＤ２６とを各Ｍ
Ｄ駆動部に収納できるように構成されている。画像デー
タＭＤ２５には、高解像度、中解像度および低解像度の
画像データが画像データのフォーマットで記録されてい
る。また、テキスチャーＭＤ２６には、予め文字データ
や画像データ等が入力されていて、画像合成の初期画像
となるテキスチャーのデータと、キーデータとが高解像
度、中解像度および低解像度で記録されている。また、
静止画像制御装置２４には、画像データを表示するモニ
ター２３と、画像データの取り込み、記録、再生、プリ
ント等を指定するための操作を行うキーボード２７と、
画像データを読み取るスキャナー２８と、画像データを
プリントするプリンター２９とが接続されている。

【００１１】また、図９で示すように、静止画像制御装
置２４は、スキャナー２８で取り込んだ画像データから
プリント用の高解像度画像データ、モニター２３用の中
解像度画像データを生成する画像処理回路３０と、画像
処理回路３０からの中解像度画像データからインデック
ス表示用の低解像度画像データを生成して高解像度、中
解像度および低解像度の画像データを生成すると共に、
再生された高解像度、中解像度および低解像度の画像デ
ータを画像処理用に信号処理するＭＤコントロール回路
３１、３３と、画像データＭＤ２５およびテキスチャー
ＭＤ２６に対して画像データおよびテキスチャーデータ
の記録または再生をするＭＤ駆動回路３２、３４と、キ
ーボード２７、スキャナー２８、プリンター２９と静止
画像制御装置２４とのインターフェースを行うインター
フェース回路３５とを有する。

【００１２】［スキャナーの構成］まず、スキャナー２
８の構成を説明する。スキャナー２８は、ネガフィル
ム、ポジフィルム、写真等に記録されている静止画像を
読み取るＣＣＤイメージセンサと、ＣＣＤイメージセン
サからアナログ信号として供給される画像信号をディジ
タル変換して画像データを形成するＡ／Ｄ変換器と、Ａ
／Ｄ変換器からの画像データにシェーディング補正や色
マスキング補正等の補正処理を施す補正部と、バスライ
ンに接続されたインターフェースで構成されている。

【００１３】［プリンターの構成］次に、プリンター２
９の構成を説明する。プリンター２９は、バスラインに
接続されたインターフェースと、供給される画像データ
をプリントに適したデータ変換処理を施すデータ変換回
路と、データ変換回路からの画像データに応じた静止画
像をプリンタ用紙にプリントするサーマルヘッドとで構
成されている。このプリンター２９におけるプリント動
作は、プリント枚数、色合い等を制御するためのプリン
ト制御データに応じて制御される。

【００１４】［ＭＤコントロール回路の構成］図１０に
示すように、各ＭＤコントロール回路３１、３３は、回
路全体を制御するＭＤコントロールＣＰＵ３６と、中解
像度の画像データに間引き処理を施して低解像度の画像
データを生成するインデックス画像生成回路３７と、静
止画圧縮処理伸張を行うＪＰＥＧ処理回路３８と、デー
タをバッファリングして記録または再生のインターフェ
ースを行うＣＰＵインターフェース回路３９と、ＭＤ駆
動回路３２、３４に対してＳＣＳＩコマンドによりデー
タ転送を制御するＳＣＳＩコントロール回路４０とを有
する。

【００１５】インデックス画像生成回路３７は、中間解
像度画像データを１／６４に間引き処理することにより
低解像度のインデックス画像データを形成する１／６４
間引き部を有する。また、ＪＰＥＧ処理回路３８は、高
解像度、中解像度または低解像度の各画素データを、圧
縮処理に適した１６画素単位のブロックに分割するラス
ターブロック変換部と、ラスターブロック変換部により
ブロック化された画像データに固定長符号化処理を施す
圧縮伸張部とを有している。また、この圧縮伸張部は、
ディスクリート・コサイン・変換回路（ＤＣＴ回路）
と、量子化回路と、固定長符号化回路とを有する。

【００１６】［ＭＤ駆動回路の構成］ＭＤ駆動回路３
２、３４は、ＭＤコントロール回路とのインターフェー
スを行うインターフェース部と、ＭＤ駆動回路３２、３
４の制御を行うコントローラと、各解像度の画像データ
に対して８−１４変調処理を施すＥＦＭ回路と、画像デ
ータＭＤ２５およびテキスチャーデータＭＤ２６に対し
て画像データおよびテキスチャーデータの記録または再
生を行うディスク記録再生部を有する。ここで、画像デ
ータＭＤ２５は画像データ記録媒体、テキスチャーＭＤ
２６は画像合成データ記録媒体、ディスク記録再生部は
データ読み出し手段を構成する。

【００１７】［インターフェース回路の構成］図１１に
示すように、インターフェース回路３５は、プリンター
２９に供給するプリント用の高解像度の画像データを一
時的に蓄積するデータバッファ４３と、プリンター２９
に対してＳＣＳＩコマンドにより制御するＳＣＳＩコン
トロール回路４２と、データバッファ４３およびＳＣＳ
Ｉコントロール回路４２を制御するＳＣＳＩコントロー
ルＣＰＵ４１とを有する。なお、モニター２３およびキ
ーボード２７に対しては、データラインのみを有する。

【００１８】［画像処理回路の構成］図１２に示すよう
に、画像処理回路３０は、スキャナー２８で読み取られ
た画像データを一時的に蓄積するバッファ４４と、一次
元のルックアップテーブルにより色処理を行う一次元色
処理回路４５と、ライン調整を行うライン調整回路４６
と、画像データを一時的に蓄積するデータバッファ４７
と、着色を行うカラーパレット回路４８と、三次元のル
ックアップテーブルにより色処理を行う三次元色処理回
路４９と、バスラインの切り換えを行うバススイッチ５
０、５１とを有する。

【００１９】また、画像処理回路３０は、画像データを
記憶するメインメモリ６と、テキスチャーデータを記憶
するタイトルメモリ６ａと、キーデータを記憶するキー
メモリ６ｂと、メインメモリ６、タイトルメモリ６ａお
よびキーメモリ６ｂに対する画像データ、テキスチャー
データおよびキーデータの書き込みまたは読み出しの制
御をして画像合成を行うと共に、スキャナー２８で読み
取られた高解像度の画像データに間引き処理を施して中
解像度の画像データを生成するメインメモリコントロー
ル回路１とを有する。ここで、メインメモリ４は画像デ
ータ記憶手段、タイトルメモリ６ａは画像合成データ記
憶手段、キーメモリ６ｂはキーデータ記憶手段を構成す
る。

【００２０】また、画像処理回路３０は、モニター８用
の中解像度の画像データを記憶するビデオメモリ７と、
ビデオメモリ７に対する画像データの書き込みまたは読
み出しの制御をビデオメモリコントロール回路５２と、
メインメモリコントロール回路１とビデオメモリコント
ロール回路５２とを制御するメモリコントロールＣＰＵ
５３とを有する。

【００２１】また、画像処理回路３０は、キーボード２
７からの入力操作により、コントロール信号を生成する
システムコントロールＣＰＵ５４と、システムコントロ
ールＣＰＵ５４からのコントロール信号によりモニター
２３の管面表示を制御する管面表示コントロール回路５
５と、ビデオメモリ７からのモニター２３用の中解像度
の画像データをアナログ画像データに変換するＤ／Ａ変
換回路５６と、アナログ画像データを管面表示コントロ
ール回路５５からの管面表示制御信号により切り換える
アナログスイッチ５７と、モニター２３に出力するアナ
ログ画像データを一次的に蓄積するバッファ５８とを有
する。

【００２２】ここで、取り込まれた画像データを一旦記
憶するメインメモリ６と、タイトルメモリ６ａと、キー
メモリ６ｂとはフレームメモリで構成されている。フレ
ームメモリは、メインメモリ６と、タイトルメモリ６ａ
に対しては、赤色（Ｒ）の画像データが読み書きされる
Ｒ用フレームメモリと、緑色（Ｇ）の画像データが読み
書きされるＧ用フレームメモリと、青色（Ｂ）の画像デ
ータが読み書きされるＢ用フレームメモリとで構成され
ていて、キーメモリ６ｂに対しては、単色のフレームメ
モリで構成されている。

【００２３】上記各色用フレームメモリは、論理的に
は、例えば縦×横×深さが２０４８画素×１０２４画素
×８ビットで計１６メガビットの記憶領域を有するＤＲ
ＡＭ（Ｄｙｎａｍｉｃ ＲＡＭ）を横方向に３段積層
し、計３つのＤＲＡＭで２０４８×３０７２×８ビッ
ト、つまり、６メガバイトあるいは４８メガビットの記
憶領域を有するように構成されている。また、上記フレ
ームメモリは、論理的には、２０４８×３０７２×８ビ
ットの記憶領域を有する各色用のフレームメモリを、そ
れぞれ深さ方向に例えばＲＧＢの順で積層して構成され
ている。そのため、上記フレームメモリは、２０４８×
３０７２×２４ビットの記憶領域を有することとなる。
システムコントロールＣＰＵ５４には、画像データを再
生順に並べ換えてミニディスクに記録する際にミニディ
スクから読みだした画像データの管理情報を一旦記憶す
るランダムアクセスメモリ（ＲＡＭ）が設けられてい
る。

【００２４】［メインメモリコントロール回路の構成］
また、図１３に示すように、メインメモリコントロール
回路１は、メモリコントロールＣＰＵ５３からのデータ
や、コマンドを蓄積するＣＰＵレジスター５９と、メイ
ンメモリ６とタイトルメモリ６ａおよびキーメモリ６ｂ
に対するアクセスを行うメモリアクセス部６０と、高解
像度の画像データを中解像度の画像データに間引き処理
を行うかまたは伸張を行う間引き伸張処理部６５と、画
像合成の演算を行う画像合成演算ブロック６７と、ＤＭ
Ａ転送の動作を行うＤＭＡ処理部６８とを有する。ＣＰ
Ｕレジスター５９には、レジスタまたはＤＲＡＭにアク
セスするためのチップセレクト信号（ＸＣＳ ＲＥＧ，
ＸＣＳ ＤＲＡＭ）、データライトまたはデータリード
信号（ＸＷＲ，ＸＲＤ）、アドレスストローブ信号（Ｘ
ＡＳ）、アドレス信号（Ａ２０〜０）、データ（Ｄ７〜
０）が供給される。

【００２５】［メモリアクセス部の構成］メモリアクセ
ス部６０は、メインメモリ６とタイトルメモリ６ａおよ
びキーメモリ６ｂを構成するＤＲＡＭに対する画像デー
タ、テキスチャーデータおよびキーデータの書き込みま
たは読み出しの制御を行うＤＲＡＭアクセスコントロー
ル回路６２と、タイトルメモリ６ａおよびキーメモリ６
ｂに対するアドレスを発生させるタイトルメモリアドレ
ス発生回路６３と、メインメモリ６に対するアドレスを
発生させるメインメモリアドレス発生回路６４と、ＤＲ
ＡＭのリフレッシュ動作を制御するリフレッシュコント
ロール回路６１とを有する。ＤＲＡＭアクセスコントロ
ール回路６２からは、行アドレスストローブ信号（ＣＡ
Ｓ）、列アドレスストローブ信号（ＲＡＳ）、ライトイ
ネーブル信号（ＷＥ）、アウトプットイネーブル信号
（ＯＥ）が出力される。ここで、ＤＲＡＭアクセスコン
トロール回路６２は、物理アドレスで指定されたデータ
を順次読み出す読み出し手段を構成する。タイトルメモ
リアドレス発生回路６３からはタイトルメモリアドレス
信号（ＴＡ１０〜０）が出力される。メインメモリアド
レス発生回路６４からは論理アドレス２０ビットのうち
の物理アドレスに相当する整数部からなる１２ビットの
メインメモリアドレス信号（ＭＡ１１〜０）が出力され
ると共に、論理アドレス２０ビットのうちの小数部から
なる８ビットのアドレス信号（ＭＡ１９〜１２）が間引
き伸張処理部６５の演算係数メモリ３に出力される。ま
た、タイトルメモリアドレス発生回路６３はタイトルメ
モリ６ａおよびキーメモリ６ｂに対してアドレス信号を
供給する。

【００２６】［間引き伸張処理部の構成］間引き伸張処
理部６５は、間引き伸張の係数を有する演算係数メモリ
３と、間引き伸張の演算を行う画像処理演算ブロック４
とを有する。画像処理演算ブロック４に対しては、Ｒ，
Ｇ，Ｂの各色のメインメモリデータ（ＭＲ７〜０，ＭＧ
７〜０，ＭＢ７〜０）が入出力される。画像処理演算ブ
ロック４は、詳細は後述するが、メインメモリデータ
（ＭＲ７〜０，ＭＧ７〜０，ＭＢ７〜０）から１６画素
のデータを一時的に蓄積する１６画素バッファ５と、演
算係数メモリからの係数に基づいて１６画素バッファか
らの各データに間引きまたは伸長処理のための演算を施
す演算回路とを有する。上記演算回路は、スキャナー２
８からの高解像度画像データを１／４に間引き処理する
ことにより中間解像度画像データを形成する１／４間引
き部と、１／４間引き回路２５からの中間解像度画像デ
ータを１／６４に間引き処理することにより低解像度画
像データを形成する１／６４間引き部と、高解像度画像
データ、１／４間引き部からの中間解像度画像データお
よび１／６４間引き部からの低解像度画像データをそれ
ぞれ選択して出力するセレクタ部とを有している。この
ように１６画素バッファ５の記憶容量を１６画素にした
理由は、先に図１８において説明したＭＤコントロール
回路内のＪＰＥＧ処理回路における処理がこの１６画素
ブロック単位を元にして行われるからである。

【００２７】［画像合成演算ブロックの構成］画像合成
演算ブロック６７は、Ｒ，Ｇ，Ｂの各色のテキスチャー
メモリデータ（ＴＲ７〜０，ＴＧ７〜０，ＴＢ７〜０）
およびキー信号のデータ（Ｋ３〜０）が入出力される。
画像合成演算ブロック６７は、画像処理演算ブロック４
で間引き伸長処理されたメインメモリデータ（ＭＲ７〜
０，ＭＧ７〜０，ＭＢ７〜０）に対して、テキスチャー
メモリデータ（ＴＲ７〜０，ＴＧ７〜０，ＴＢ７〜０）
およびキー信号のデータ（Ｋ３〜０）を用いて画像合成
をする構成を有する。

【００２８】［ＤＭＡ処理部の構成］ＤＭＡ処理部６８
は、ＤＭＡ転送のシーケンスを制御するメインシーケン
サ６９と、データ書き込みのＤＭＡ転送のシーケンスを
制御するＩＮＴ ＤＭＡシーケンサ７０と、データ読み
出しのＤＭＡ転送のシーケンスを制御するＥＸＴ ＤＭ
Ａシーケンサ７１と、２つのバンクの切り換えてデータ
書き込みまたはデータ読み出しを制御するダブルバッフ
ァコントロール７２と、２つのバンクを有するダブルバ
ッファ７３と、ＤＭＡ転送クロックを制御するクロック
コントロール回路７４と、インターフェースを制御する
インターフェースコントロール回路７５とを有する。ク
ロックコントロール回路７４からはメモリコントロール
ＣＰＵ５３の動作クロック信号（ＣＰＵ ＸＴＡＬ）、
画像クロック信号（ＤＣＬＫ）、４倍画像クロック信号
（ＤＣＬＫ４）が出力される。インターフェースコント
ロール回路７５からは、画像転送用クロック信号（ＰＣ
ＬＫ）、ＤＭＡアクノレッジ信号（ＲＥＱＯＵＴ）が出
力され、ＤＭＡリクエスト信号（ＲＥＱＩＮ）が入力さ
れる。ダブルバッファ７３からはＲ，Ｇ，Ｂの各色の画
像出力データ（ＤＲ７〜０，ＤＧ７〜０，ＤＢ７〜０）
が出力される。

【００２９】［記録動作の概要］次に、このような構成
を有する静止画像制御装置の通常の記録動作を説明す
る。まず、所望の画像データを上記ＭＤ駆動回路３２、
３４に装着された画像データＭＤ（ミニディスク）２５
またはテキスチャーＭＤ２６に記録する場合、ユーザ
は、上記キーボード２７を操作して画像データの取り込
み先（スキャナー２８）を指定すると共に、取り込んだ
画像データの出力先を上記ＭＤ駆動回路３２、３４に設
定する。これにより、上記システムコントロールＣＰＵ
５４がスキャナー２８を動作状態に制御する。

【００３０】［スキャナーの動作説明］まず、スキャナ
ー２８の動作説明をする。スキャナー２８は、フィル
ム、写真等が原稿読み取り台に載置されると、この原稿
をＣＣＤラインセンサを走査させて読み取る。ＣＣＤラ
インセンサは、読み取った画像に対応する画像信号を形
成し、これをＡ／Ｄ変換器に供給する。Ａ／Ｄ変換器
は、ＣＣＤラインセンサから供給される画像信号をディ
ジタル化することにより画像データを形成し、これを補
正部に供給する。補正部は、例えば、３５ミリメートル
フィルムから画像の読み取りを行った場合、この画像デ
ータを縦×横のサイズが１２００画素×１７００画素の
サイズの画像データに補正して出力する。

【００３１】［画像処理回路の動作説明］次に、画像処
理回路の動作説明をする。スキャナー２８により形成さ
れた画像データは、例えば縦×横が１０２４画素×１５
３６画素の高解像度画像データであり、フレームメモリ
内のビデオメモリ７に供給される。ビデオメモリコント
ロール回路５２はビデオメモリ７に高解像度画像データ
が供給されると、これを一旦記憶すると共に、この記憶
された高解像度画像データを読み出すようにビデオメモ
リ７を書き込み制御及び読みだし制御する。この高解像
度画像データは、データライン、バスライン、バススイ
ッチ５１を順に介して、メインメモリコントロール回路
１の間引き伸張処理部６５に転送されると共に、メイン
メモリ６に転送される。メモリコントロール回路１は、
このメインメモリ６に転送された高解像度画像データを
一旦記憶するように、メインメモリ６を書き込み制御す
る。

【００３２】メインメモリ６に高解像度画像データが記
憶されると、画像処理用のメモリコントロールＣＰＵ５
３は、この高解像度画像データを、例えば４８０画素×
６４０画素のモニタ表示用の中間解像度画像データに変
換するようにメモリコントロール回路１の間引き伸張処
理部６５を制御する。これにより、メモリコントロール
回路１の読み出し制御によりメインメモリ６から高解像
度画像データが読み出されメモリコントロール回路１の
間引き伸張処理部６５に供給される。

【００３３】そして、上記間引き伸張処理部６５によ
り、高解像度画像データが中間解像度画像データに変換
され、バススイッチ５１、バスライン、データラインを
介してビデオメモリ７に供給される。ビデオメモリコン
トロール回路５２は、ビデオメモリ７に中間解像度画像
データが供給されると、これを一旦記憶するようにビデ
オメモリ７を書き込み制御すると共に、これを読み出す
ようにビデオメモリ７を読み出し制御する。これによ
り、ビデオメモリ７に記憶された中間解像度画像データ
が読み出され、Ｄ／Ａ変換回路５６、アナログスイッチ
５７、バッファ５８、インターフェース回路３５を介し
て、モニター８に供給される。

【００３４】このように、ビデオメモリ７に供給された
中間解像度画像データは、Ｄ／Ａ変換回路５６によりア
ナログ化され中間解像度のモニタ表示用の画像信号とさ
れる。これにより、スキャナー２８により取り込まれた
画像がモニター８に表示されることとなる。なお、画像
処理回路３０のシステムコントロールＣＰＵ５４は、キ
ーボード２７が操作されることにより、スキャナー２８
により取り込まれた画像の拡大処理、縮小処理等の画像
処理が指定されている場合は、メインメモリ６から読み
出された画像データに、指定された画像処理が施される
ように、メモリコントロールＣＰＵ５３を介して、メイ
ンメモリコントロール回路１の間引き伸張処理部６５を
制御する。この間引き伸張処理部６５により指定の画像
処理が施された画像データは、モニター８に供給され
る。これにより、指定の画像処理が施された画像がモニ
ター８に表示される。また、システムコントロールＣＰ
Ｕ５４は、画像データに施した画像処理を示すデータ
（画像加工情報）を、バスライン、バススイッチを介し
て、メインメモリコントロール回路１の間引き、伸張処
理部６５に供給する。

【００３５】［間引き伸張処理部の動作説明］次に、間
引き伸張処理部６５の動作説明をする。ユーザは、モニ
ター８に表示される画像により、その画像が所望のもの
であるか否かを確認し、画像が所望のものであった場合
は、キーボード２７の記録指定キーを操作してモニター
８に表示された画像の記録を指定する。

【００３６】システムコントロールＣＰＵ５４は、記録
指定キーがオン操作されるとこれを検出し、記録の指定
がなされたことを示すデータ及び画像加工情報がある場
合はこれをバスライン及びバススイッチ５１を介して、
間引き伸張処理部６５の演算係数メモリ３に供給する。

【００３７】演算係数メモリ３は、画像加工情報がある
場合はこれを一旦記憶すると共に、高解像度画像データ
の取り込みを行うように画像処理演算ブロック４を制御
する。高解像度画像データは、バスライン及びバススイ
ッチ５１を介して、間引き伸張処理部６５内に取り込ま
れると、画像処理演算ブロック４に一旦記憶される。画
像処理演算ブロック４に高解像度画像データが記憶され
ると、演算係数メモリ３に記憶された画像加工情報に基
づいて画像処理演算ブロック４は、高解像度画像データ
を、例えばライン毎に１／４間引き処理するように画像
処理制御する。

【００３８】１／４間引き処理は、高解像度画像データ
の画素を、１／４とするような間引き処理を施すことに
より、４８０画素×６４０画素の中間解像度画像データ
を形成する。中間解像度画像データは、１／６４間引き
処理される。１／６４間引き処理は、中間解像度画像デ
ータの画素を、１／６４とするような間引き処理を施す
ことにより、６０画素×８０画素の低解像度画像データ
（インデックス用画像データ）を形成する。

【００３９】画像処理演算ブロック４は、メモリコント
ロールＣＰＵ５３により切り換え制御されている。すな
わち、メモリコントロールＣＰＵ５３は、例えば画像処
理演算ブロック４で生成された各解像度の画像データ
を、高解像度画像データ、中間解像度画像データ、低解
像度画像データの順に選択して出力するように出力デー
タを切り換え制御する。画像処理演算ブロック４からの
各解像度画像データは、ＤＭＡ処理部６８内のダブルバ
ッファ７３を介して転送され、ＭＤコントロール回路３
１、３３のＪＰＥＧ処理回路３８に供給される。

【００４０】［ＪＰＥＧ処理回路の動作］メインメモリ
コントロール回路１のＤＭＡ処理部６８内のダブルバッ
ファ７３を介して転送された各解像度の画像データは、
ＪＰＥＧ処理回路３８内のラスターブロック変換部に供
給される。ラスターブロック変換部は、各画像データを
圧縮符号化の処理単位である、例えば１６画素の４倍で
ある８画素×８画素の処理ブロック単位に分割し、これ
を圧縮伸張処理部に供給する。

【００４１】ここで、各解像度画像データは、ラスター
ブロック変換部において、８画素×８画素の処理ブロッ
ク単位に分割されるわけであるが、低解像度画像データ
は６０画素×８０画素の画像サイズである。このため、
この低解像度画像データを８画素×８画素の処理ブロッ
ク単位に分割しようとすると、縦方向の画素が８画素で
割り切れないことから（６０画素÷８画素＝７．５画
素）、低解像度画像データを８画素×８画素の処理ブロ
ック単位で分割することはできない。

【００４２】このようなことから、ラスターブロック変
換部は、低解像度画像データが供給されると、画像デー
タの上段あるいは下段に４画素×８０画素のダミーデー
タを付加することにより、６０画素×８０画素の低解像
度画像データを、６４画素×８０画素の低解像度画像デ
ータとする。そして、これにより縦方向の画素が８画素
で割り切れることから、６４画素×８０画素の低解像度
画像データを８処理ブロック×１０処理ブロックに分割
して圧縮伸張処理部に供給する。なお、ダミーデータ
は、インデックス表示の際に除去されるようになってお
り、ダミーデータに係る画像（例えば黒画像や白画像）
がインデックス画像に付加されて表示されることはな
い。

【００４３】圧縮伸張処理部は、ディスクリート・コサ
イン・変換回路（ＤＣＴ回路）と、量子化回路と、固定
長符号化回路とで構成されており、各解像度の画像デー
タは、まず、ＤＣＴ回路に供給される。ＤＣＴ回路は、
各解像度の画像データを周波数軸上に変換してＤＣＴ係
数を形成する直行変換処理を行い、この直行変換処理を
施した各解像度の画像データをそれぞれ量子化回路に供
給する。量子化回路は、例えばＭＤコントロールＣＰＵ
３６により設定された適当な量子化係数を用いて各解像
度の画像データを量子化し、これらを固定長符号化回路
に供給する。

【００４４】固定長符号化回路は、適当な量子化係数で
量子化された各解像度の画像データのＤＣＴ係数を固定
長符号化し、この固定長符号化処理の結果をＭＤコント
ロールＣＰＵ３６に帰還する。ＭＤコントロールＣＰＵ
３６は、固定長符号化処理の結果に応じて、その画像デ
ータを量子化するのに最適な量子化係数を形成し、これ
を量子化回路に供給する。量子化回路は、２度目に設定
された最適な量子化係数を用いて画像データの量子化を
行い、これを固定長符号化回路に供給する。これによ
り、固定長符号化回路において、各解像度の画像データ
を所定のデータ長となるように固定長符号化することが
できる。

【００４５】具体的には、このような圧縮符号化処理に
より、中間解像度画像データは、１記録単位である１ク
ラスタの２倍の２クラスタのデータ長に固定長符号化処
理され、高解像度画像データは８クラスタのデータ長に
固定長符号化処理され、低解像度画像データは１／１５
クラスタのデータ長に固定長符号化処理される。このよ
うに固定長符号化された各解像度の画像データは、それ
ぞれＣＰＵインターフェース回路３９及びＳＣＳＩコン
トロール回路４０を介して、ＭＤ駆動回路３２、３４に
供給される。ＳＣＳＩコントロール回路４０は、ＭＤコ
ントロールＣＰＵ３６から、ＣＰＵインターフェース回
路３９を介して供給されたＭＤ駆動回路３２、３４に対
する動作コマンドをＳＣＳＩコマンドに変換する。そし
て、ＳＣＳＩコントロール回路４０は、各解像度の画像
データをＭＤ駆動回路３２、３４にＳＣＳＩインターフ
ェースに基づいて転送する。また、ＭＤコントロールＣ
ＰＵ３６は、供給された画像データに画像加工情報が付
加されている場合には、この画像加工情報を各解像度の
画像データと共にＭＤ駆動回路３２、３４に供給する。

【００４６】［ＭＤ駆動回路の動作説明］次に、ＭＤ駆
動回路の動作説明をする。ＭＤコントロール回路３１、
３３からの各解像度の画像データ及び画像加工情報は、
それぞれインターフェース部に供給される。コントロー
ラは、インターフェース部に各解像度の画像データ及び
画像加工情報が供給されると、これらをそれぞれＭＤ駆
動回路内に取り込むようにインターフェース部を制御す
る。インターフェース部を介してＭＤ駆動回路に取り込
まれた各解像度の画像データ及び画像加工情報は、それ
ぞれＥＦＭ回路に供給される。ＥＦＭ回路に各解像度の
画像データ及び画像加工情報が供給されると、コントロ
ーラは、固定長符号化された各解像度の画像データ及び
画像加工情報に、いわゆるＥＦＭ処理（８−１４変調処
理）を施すようにＥＦＭ回路を制御する。ＥＦＭ処理さ
れた各解像度の画像データ及び画像加工情報は、それぞ
れディスク記録再生部に供給される。ディスク記録再生
部に画像データ及び画像加工情報が供給されると、コン
トローラは、各解像度の画像データ及び画像加工情報を
それぞれミニディスク２５、２６に記録するようにディ
スク記録再生部を制御する。これにより、ミニディスク
２５、２６に、各解像度の画像データ及びその画像加工
情報が記録されることとなる。

【００４７】具体的には、ミニディスク２５、２６は、
直径６４ミリメートルの光磁気ディスクとなっていて、
各解像度毎に２００枚分の画像データが何度でも書き換
え可能となっている。そして、２００枚分の画像データ
は、５０枚分の画像データを１つのアルバムとして、計
４つのアルバムに分割されて管理されるようになってい
る。従って、ユーザは、この画像データの記録を行う場
合、キーボード２７を用いてその画像データを記録する
アルバムを選択する。これにより、システムコントロー
ルＣＰＵ５４は、コントローラを介して、ユーザにより
選択されたアルバムに各解像度毎の画像データを取り込
み順に記録するようにディスク記録再生部を制御する。

【００４８】なお、この際、低解像度画像データは、ア
ルバムに記録されている画像を１画面に複数表示するた
めのインデックス用のインデックスファイルとして記録
され、中間解像度画像データは、アルバムに記録されて
いる所望の１つの画像を表示するためのモニタ表示用の
中間解像度画像ファイルとして記録され、高解像度画像
データは、高解像度画像データに係る画像をプリントす
るためのプリント用の高解像度画像ファイルとしてそれ
ぞれ記録される。

【００４９】［本実施の形態の画像処理集積回路の構
成］以下、図１〜図５を用いて本実施の形態の画像処理
集積回路について説明する。本実施の形態の画像処理集
積回路は、上述した図８に示した静止画制御装置のうち
の図１２に示した画像処理回路内のメインメモリコント
ロール回路１の内部の、係数書換回路２、演算係数メモ
リ３、画像処理演算ブロック４および１６画素バッファ
５に対応する。この実施の形態の画像処理集積回路はこ
れらを内部に設けた１チップのＩＣである。

【００５０】なお、図８〜図１３に示したものと対応す
るものには同一の符号を付してその詳細な説明を省略す
る。まず、本実施の形態の画像処理集積回路の構成につ
いて説明する。図１に示すように、この画像処理集積回
路を用いた装置は、画像処理集積回路（メインメモリコ
ントロール回路）１と、メインメモリ６と、ビデオメモ
リ７と、モニター８とを有する。画像処理集積回路（メ
インメモリコントロール回路）１は、係数書換回路２
と、演算係数メモリ３と、画像処理演算ブロック４およ
び１６画素バッファ５とを有する。

【００５１】ここで、１６画素バッファ５は画像処理演
算に必要な画像データをブロック単位で記憶する画像デ
ータブロック記憶手段を構成し、演算係数メモリ３は画
像処理演算に必要な係数を格納する係数記憶手段を構成
し、画像処理演算ブロック４は１６画素バッファ５に記
憶された画像データに対して演算係数メモリ３に格納さ
れた所定の係数を用いて演算を施す演算手段を構成し、
係数書換回路２は演算係数メモリ３に格納すべき係数を
書き換える係数書換手段を構成し、画像処理集積回路１
は画像データに応じて係数書換回路２により演算係数メ
モリ３に格納する係数を書き換えて、画像データに対し
て画像処理演算ブロック４により画像処理演算を施す機
能を有する。

【００５２】ここで、メインメモリ６に記憶される画像
データは上述したスキャナー２８から読み取られた後に
メインメモリ６に供給される場合と、画像データＭＤ２
５から読み取られた後にメインメモリ６に供給される場
合とがある。また、このときタイトルメモリ６ａに記憶
されるテキスチャーデータとキーメモリ６ｂに記憶され
るキー信号のデータは、テキスチャーデータＭＤ２６か
ら読み取られた後にタイトルメモリ６ａおよびキーメモ
リ６ｂに供給される。

【００５３】メインメモリ６には、高解像度、中解像度
および低解像度の画像データが後述する画像データのフ
ォーマットで記録されている。また、このときタイトル
メモリには、予め文字データや画像データ等が入力され
ていて、画像合成の初期画像となるテキスチャーのデー
タが画像データと同様のテキスチャーデータのフォーマ
ットで高解像度、中解像度および低解像度で記憶されて
いる。また、このときキーメモリ６には、キー信号Ｋの
データが記憶されている。

【００５４】［画像処理演算ブロックの構成］図１３に
おいて示すように間引き伸長処理部６５は演算係数メモ
リ３と画像処理演算ブロック４とで構成されるが、詳細
には、図２に示すように、メインメモリ６からの１６画
素の画像データを一時的に蓄積する１６画素バッファ５
と、メインメモリアドレス発生回路６４からの小数部８
ビットのＸアドレスおよびＹアドレスのうちいずれかを
選択するセレクタ９と、セレクタ９で選択されたＸアド
レスまたはＹアドレスに基づいて演算係数を出力する演
算係数メモリ３と、１６画素バッファ５からの各列
（Ｙ）方向の４画素の画像データに対して演算係数メモ
リ３からの対応するＸおよびＹ方向の係数を用いて演算
を施す画像処理演算ブロック４とを有する。画像処理演
算ブロック４は、１６画素バッファ５の各４列に対応し
て４つの積和演算器１０、１０ａ，１０ｂ，１０ｃを有
する。積和演算器１０、１０ａ，１０ｂ，１０ｃは、１
６画素バッファ５からの各列（Ｙ）方向の４画素の画像
データと演算係数メモリ３からの対応する列（Ｙ）方向
の係数とを乗算する乗算器１１と、乗算器１１の出力を
蓄積するバッファ１２と、バッファ１２の出力と積和演
算器の出力とを加算する加算器１３と、加算器１３の出
力を蓄積するバッファ１４とを有する。加算器１３とバ
ッファ１４とで累積加算器を構成している。

【００５５】ここで、１６画素バッファ５からの各列方
向の４画素の画像データは８ビットのデータであり、演
算係数メモリ３からの対応する係数データは１０ビット
のデータである。従って、乗算器１１から出力される出
力データは１８ビットであるが、演算に必要な上位１２
ビットのみを出力する。積和演算器１０、１０ａ，１０
ｂ，１０ｃにおいては、乗算器１１と、バッファ１２
と、加算器１３と、バッファ１４とがそれぞれ１クロッ
クずつで動作して、４クロックで１列の４画素のデータ
が演算されるように構成されている。そして、累積加算
器において１列につき４回累積加算を行うので、１２ビ
ットのデータは１４ビットのデータとなるが、演算に必
要な上位８ビットのみを出力する。

【００５６】各積和演算器１０、１０ａ，１０ｂ，１０
ｃの出力は、１６進表示で００ｈ〜ＦＦｈまで変化する
が、この範囲を越えるような場合に、アンダーフロー／
オーバーフロー検出回路１５は、各積和演算器１０、１
０ａ，１０ｂ，１０ｃの出力がマイナス値のときはアン
ダーフローを検出して出力を００ｈにし、逆に出力が１
０進表示の２５６以上のときはオーバーフローを検出し
て出力をＦＦｈにする。積和演算器１６は、アンダーフ
ロー／オーバーフロー検出回路１５の列（Ｙ）方向の４
つの出力を順次行（Ｘ）方向に取り込んで上述と同様の
積和演算を、演算係数メモリ３からの対応する行（Ｘ）
方向の係数を用いて演算を施して出力する。

【００５７】［演算係数メモリの構成］図３に示すよう
に、演算係数メモリは４つのＲＡＭで構成されていて、
第１〜第４のＲＡＭにはそれぞれＸ１およびＹ１、Ｘ２
およびＹ２、Ｘ３およびＹ３、Ｘ４およびＹ４の係数デ
ータがアドレス００ｈ〜ＦＦｈまでの間にそれぞれ１０
ビットのデータで格納される。図３において、Ｘ方向と
Ｙ方向の係数は等しく構成している。これは、画像処理
演算ブロック４における演算方式に３次畳み込み補間演
算を想定しているためである。また、後述するように、
演算係数メモリの係数データの小数部が８ビットである
ため１／２５６刻みでアドレスを指定することができ
る。また、係数データは深さ方向の１０ビットを有する
ので、１０ビット×２５６×４ワード＝１０２４ワード
を格納することができるように構成されている。また、
図４に示すように、演算係数メモリのビット構成は、１
０ビットのうち上位２ビットを整数部として符号を１ビ
ット割り当てて、下位８ビットを小数部として割り当て
て、設定範囲を、−２．０００〜＋１．９９６までとす
ることができる。

【００５８】また、演算係数メモリに格納する係数は、
３次畳み込み補間演算（Ｃｕｂｉｃｃｏｎｖｏｌｕｔｉ
ｏｎ）の係数に限らず、内分点補間演算（Ｂｉ−ｌｉｎ
ｅａｒ）の係数または再近傍法補間演算（Ｎｅａｒｅｓ
ｔ ｎｅｉｇｈｂｏｒ）の係数を格納するようにして、
演算を施す画像データに応じて、適切な係数を格納する
ように構成されている。また、この演算係数メモリには
画像補間処理集積回路の電源投入時にこれらの係数が格
納されると共に、モニター８に表示されるように構成さ
れている。

【００５９】また、演算係数メモリに格納する係数によ
って、静止画像制御装置における画質調整項目のうちの
シャープネスの調整をすることができるように構成され
ている。このシャープネスは、例えば、マイナス７〜０
〜プラス７の各段階に調整することができるように構成
され、シャープネス調整において、０段階のときは３次
畳み込み補間演算の係数が格納され、それ以外の段階の
ときはシャープネスの調整を可能にする係数が格納され
る。つまり、マイナス７段階〜マイナス１段階ではアン
シャープネスが効いた状態で画像がソフトでぼやけたよ
うに調整され、逆にプラス１段階〜プラス７段階ではシ
ャープネスが効いた状態で画像がシャープに盛り上がる
ように調整される。この場合、３次畳み込み補間演算の
近似式の係数が格納される。この場合の演算係数メモリ
は、特定の画素に対してプラス方向またはマイナス方向
に強調するように処理する画像フィルタとしての機能を
有する。

【００６０】また、演算係数メモリに格納する係数とし
て、第１〜第４のＲＡＭのＸ１およびＹ１、Ｘ２および
Ｙ２、Ｘ３およびＹ３、Ｘ４およびＹ４にそれぞれ０．
２５，０．２５，０．２５，０．２５が格納されたとき
には、２０４８×３０７２の画像に対して、６４０×４
８０のモニター表示用の中解像度のＳＤ画像を作成する
ように構成される。

【００６１】［係数書換回路の構成］また、図５に示す
ように、係数書換回路２は、図１２に示したメモリコン
トロールＣＰＵ５３からの８ビットのデータＤ［７：
０］から２ビットのデータＤ［１：０］をラッチするラ
ッチ１７と、メモリコントロールＣＰＵ５３からの最下
位アドレスデータＡ０を反転させるラッチ１７に偶数ア
ドレス時（Ａ０＝Ｌ）を認識させるインバータ１８とを
有し、メモリコントロールＣＰＵ５３からの８ビットの
データＤ［７：０］と奇数アドレス時（Ａ０＝Ｈ）のと
きにラッチ１７から供給される２ビットのデータを合わ
せた１０ビットのデータＤ［９：０］をＲＡＭ１９に書
き込む構成を有する。

【００６２】［本実施の形態の画像処理集積回路の動
作］次に、図１〜図５および図６、図７を参照しなが
ら、このように構成された本実施の形態の画像処理集積
回路の動作について説明する。図６、図７において、図
中、○印で示した点が物理アドレスで、×印および●印
で示した点が論理アドレスである。本実施の形態では、
論理アドレスの周囲の１６画素を取り込んでこの１６画
素に対して係数を変えて演算処理を行い、仮想点である
論理アドレスのデータを求めるように動作する。

【００６３】図６に示すように、×印で示された論理ア
ドレスに対して、その周囲の点線で囲まれた１６画素の
物理アドレスを用いて演算を行うように動作する。図７
において、このような１６画素の物理アドレスおよび論
理アドレスを抜き出して、その演算処理を示す。図７に
示すように、１６画素の物理アドレスをそれぞれＰ１
１，Ｐ１２，Ｐ１３，Ｐ１４，Ｐ２１，Ｐ２２，Ｐ２
３，Ｐ２４，Ｐ３１，Ｐ３２，Ｐ３３，Ｐ３４，Ｐ４
１，Ｐ４２，Ｐ４３，Ｐ４４として，論理アドレスをＰ
とする。このとき、論理アドレスＰは、Ｐ２２とＰ２３
間から列（Ｙ）方向にｖ、Ｐ２２とＰ３２間から行
（Ｘ）方向にｕの位置に存在する。論理アドレスＰは以
下に示すような数１式で求めることができる。このよう
に、１次元の演算を２回繰り返すことにより２次元演算
を行う。

【００６４】

【数１】

【００６５】ここで、ｆ（ｙ１），ｆ（ｙ２），ｆ（ｙ
３），ｆ（ｙ４），ｆ（ｘ１），ｆ（ｘ２），ｆ（ｘ
３），ｆ（ｘ４）は演算係数である。まず、３次畳み込
み補間演算による係数について説明する。３次畳み込み
補間演算は以下の数２式により行われる。

【００６６】

【数２】

【００６７】ここで、ｆ（ｔ）のｔの値として、ｘ１＝
１＋ｕ，ｘ２＝ｕ，ｘ３＝１−ｕ，ｘ４＝２−ｕ，ｙ１
＝１＋ｖ，ｙ２＝ｖ，ｙ３＝１−ｖ，ｙ４＝２−ｖをそ
れぞれ代入して、ｆ（ｙ１），ｆ（ｙ２），ｆ（ｙ
３），ｆ（ｙ４），ｆ（ｘ１），ｆ（ｘ２），ｆ（ｘ
３），ｆ（ｘ４）の演算係数を求める。この演算係数が
演算係数メモリ３に格納される。そして、この演算係数
を数１式に代入することにより、３次畳み込み補間演算
による論理アドレスＰの位置を求めることができる。ま
た、内分点補間演算による係数について説明する。内分
点補間演算は以下の数３式により行われる。

【００６８】

【数３】

【００６９】ここで、ｆ（ｔ）のｔの値として、ｘ１＝
０，ｘ２＝１−ｕ，ｘ３＝ｕ，ｘ４＝０，ｙ１＝０，ｙ
２＝１−ｖ，ｙ３＝ｖ，ｙ４＝０をそれぞれ代入して、
ｆ（ｙ１），ｆ（ｙ２），ｆ（ｙ３），ｆ（ｙ４），ｆ
（ｘ１），ｆ（ｘ２），ｆ（ｘ３），ｆ（ｘ４）の演算
係数を求める。この演算係数が演算係数メモリ３に格納
される。そして、この演算係数を数１式に代入すること
により、内分点補償演算による論理アドレスＰの位置を
求めることができる。

【００７０】ここで、演算係数メモリに格納されるＸの
係数とＹの係数とは３次畳み込み補間演算または内分点
補間演算に用いるため同じ値が格納されるのが、ＵとＶ
が異なっていてもかまわない。つまり、Ｘ方向演算と、
Ｙ方向演算は時分割処理されているので演算係数メモリ
３（ＲＡＭ）に与えるアドレスＸ，Ｙ（Ｕ，Ｖ）をセレ
クタ９で切り替えている。画像処理演算ブロック４が動
作中は、セレクタ９によってＹ（Ｖ）がセレクトされ、
そのアドレスは図３に示す４つのＲＡＭに共通して与え
られ、しかもそのデータが、各積和演算器に順番に与え
られる。また積和演算器１６が動作中は、セレクタ９に
よってＸ（Ｕ）がセレクトされ、４つのＲＡＭに共通に
与えられる。このとき乗算器１１には、やはり順番にデ
ータが与えられる。

【００７１】［画像処理演算ブロックの動作］数１式を
そのままハード化すると１色当たり２０個、３色で６０
個の乗算器が必要となって、回路規模の増大を招くた
め、累積加算器を用いたループ演算を行うことにより乗
算器の個数を１色当たり５個、３色で１５個にして、高
速で動作する。また、画像処理演算ブロック４は、１６
画素バッファ５から列方向に４列ずつの画素を取り込む
と共に、ここで４つのデータを演算係数メモリ３の４つ
のＲＡＭから順番に与える、いわゆるパイプライン処理
を行うことにより高速で動作する。

【００７２】図２において、乗算器１１において１６画
素バッファ５からの各列方向の４画素の８ビットの画像
データと演算係数メモリ３からの対応する１０ビットの
係数データとが乗算される。ここで、乗算器１１から出
力される出力データは１８ビットであるが、上位１２ビ
ットのみが出力される。積和演算器１０、１０ａ，１０
ｂ，１０ｃにおいて、乗算器１１と、バッファ１２と、
加算器１３と、バッファ１４とがそれぞれ１クロックず
つで動作して、４クロックで１列の４画素のデータが演
算される。そして、累積加算器において１列につき４回
累積加算を行うので、１２ビットのデータは１４ビット
のデータとなるが、上位８ビットのみが出力される。

【００７３】各積和演算器１０、１０ａ，１０ｂ，１０
ｃの出力は、１６進表示で００ｈ〜ＦＦｈまで変化する
が、この範囲を越えるような場合に、アンダーフロー／
オーバーフロー検出回路１５において、各積和演算器１
０、１０ａ，１０ｂ，１０ｃの出力がマイナス値のとき
はアンダーフローが検出されて最低値として００ｈが出
力され、逆に出力が１０進表示の２５６以上のときはオ
ーバーフローが検出されて最高値としてＦＦｈが出力さ
れる。積和演算器１６において、アンダーフロー／オー
バーフロー検出回路１５の列方向の４つの出力が順次行
（Ｘ）方向に取り込まれ上述と同様の積和演算が、演算
係数メモリ３からの対応するＸ方向の係数を用いて行わ
れる。

【００７４】［演算係数メモリの動作］図２において、
メインメモリアドレス発生回路からの小数部の８ビット
のＸおよびＹアドレスがセレクタ９に供給される。セレ
クタ９では、画像処理演算ブロック４の４列の積和演算
器１０，１０ａ，１０ｂ，１０ｃで演算が行われるとき
はＹアドレスを選択して、Ｙ方向の係数を積和演算器の
乗算器１１に供給する。そして、セレクタ９では、画像
処理演算ブロック４の最終段の積和演算器１６で演算が
行われるときはＸアドレスを選択して、Ｘ方向の係数を
積和演算器の乗算器１１に供給する。

【００７５】また、演算係数メモリに格納する係数は、
３次畳み込み補間演算、内分点補間演算の係数または再
近傍法補間演算の係数が格納され、演算を施す画像デー
タに応じて、適切な係数が格納される。また、この演算
係数メモリには画像補間処理集積回路の電源投入時にこ
れらの係数が格納されると共に、モニター８に表示され
る。

【００７６】また、演算係数メモリに格納する係数によ
って、図８に示す静止画像制御装置における画質調整項
目のうちのシャープネスの調整をすることができる。マ
イナス７〜０〜プラス７の各段階の調整のうち、０段階
以外の段階のときはシャープネスの調整を可能にする係
数が格納される。つまり、マイナス７段階では最もアン
シャープネスが効いた状態で画像がソフトでぼやけたよ
うに調整され、逆にプラス７段階では最もシャープネス
が効いた状態で画像がシャープに盛り上がるように調整
される。このようにすることにより、隣合った画素との
差を強調することができる。この場合、３次畳み込み補
間演算の近似式の係数が格納される。

【００７７】また、演算係数メモリに格納する係数とし
て、第１〜第４のＲＡＭのＸ１およびＹ１、Ｘ２および
Ｙ２、Ｘ３およびＹ３、Ｘ４およびＹ４にそれぞれ０．
２５，０．２５，０．２５，０．２５が格納されたとき
には、メインメモリ６からの２０４８×３０７２の画像
に対して、６４０×４８０のモニター表示用の中解像度
のＳＤ画像が作成される。この場合、１６画素分積分デ
ータを用いるため折り返し歪のない画像を得ることがで
きる。また、ここで４画素積分データを用いることによ
り１５３６×１０２４の高解像度のＨＤ画像を作成する
ことができる。

【００７８】［係数書換回路の動作］図５に示すよう
に、係数書換回路２は、偶数アドレス時（Ａ０＝Ｌ）に
は、図１２に示したメモリコントロールＣＰＵ５３から
の８ビットのデータＤ［７：０］から２ビットのデータ
Ｄ［１：０］がラッチ１７にラッチされるだけで、ＲＡ
Ｍ１９には何も書き込まれない。奇数アドレス時（Ａ０
＝Ｈ）のときに、メモリコントロールＣＰＵ５３からの
８ビットのデータＤ［７：０］とラッチ１７から供給さ
れる２ビットのデータを合わせた１０ビットのデータＤ
［９：０］がＲＡＭ１９に書き込まれる。

【００７９】ここで、メモリコントロールＣＰＵ５３か
らの再下位アドレスデータＡ０をインバータ１８で反転
させてラッチ１７に偶数アドレス時（Ａ０＝Ｌ）または
奇数アドレス時（Ａ０＝Ｈ）を認識させる。ＲＡＭ１９
からのデータ読み出し時には、常に１０ビットを読み出
しておき、偶数アドレスのときは上位２ビットを、奇数
アドレスのときは下位８ビットをデータバスに渡すよう
にしている。従って、書き込み動作は常に連続した２バ
イトづつ書き込むように動作する。なお、読み出し時の
上位バイトは符号拡張されて読み出される。なお、デー
タ書き込みまたは読み出しは、ラリードライト信号ＸＷ
Ｒで制御される。

【００８０】［ミニディスクの画像データのフォーマッ
トの説明］次に、ミニディスクの画像データのフォーマ
ットを説明する。このミニディスクの画像データのフォ
ーマットにより記録された画像データが、図５に示した
画像データＭＤ２５に記録される。このような各解像度
の画像データが記録されるミニディスクは、以下に説明
する新規な画像データ記録用のフォーマットとなってい
る。

【００８１】［クラスタ構造］まず、クラスタ構造を説
明する。ミニディスクに対しては「クラスタ」を１単位
として記録及び再生が行われる。１クラスタは、例えば
２〜３周のトラック分に相当し、このクラスタが時間的
に連続して記録されることにより１つのデータトラック
が形成されるようになっている。上記１クラスタは４セ
クタ（１セクタは２３５２バイト）のサブデータ領域及
び３２セクタのメインデータ領域で構成されていて、各
アドレスが１セクタ毎にそれぞれ記録されるようになっ
ている。

【００８２】なお、各セクタにおいて実際にデータが記
録されるのは、２３５２バイトのうち２０４８バイト分
の領域であり、残りのバイトの領域には、周期パターン
やアドレス等によるヘッダーデータ及びエラー訂正コー
ド等が記録される。４セクタのサブデータ領域には、サ
ブデータや、他の領域に続きのデータを記録した場合、
他の領域に続きのデータが記録されていることを示すリ
ンキングデータ等が記録される。また、３２セクタのメ
インデータ領域には、ＴＯＣデータ、音声データ、画像
データ等が記録される。

【００８３】［トラック構造］次に、トラック構造を説
明する。ミニディスクの全エリアは、エンボスピットで
データが記録されているピットエリアと、グルーブが設
けられていて光磁気方式でデータが記録再生される光磁
気エリア（ＭＯエリア）とで構成されている。ピットエ
リアは、ミニディスクに記録されている管理情報である
Ｐ−ＴＯＣ（プリマスタード・テーブルオブ・コンテン
ツ）が記録される再生専用管理エリアとなっていて、後
述するＰ−ＴＯＣセクタが繰り返し記録されている。

【００８４】ＭＯエリアは、ディスク最内周側のリード
インエリアの直後からディスク最外周側のリードアウト
エリアの終端までの間となっている。そして、このＭＯ
エリアのうち、リードインエリアの直後からディスク最
外周側のリードアウトエリアの直前までの間が記録可能
なレコーダブルエリアとなっている。レコーダブルエリ
アは、レコーダブルエリアの先頭に形成される記録再生
管理エリアと、記録再生管理エリアの直後からリードア
ウトエリアの直前までの間に形成されたレコーダブルエ
リアとで構成されている。

【００８５】データトラックには、「ＦＬ１」，「ＦＬ
２」，「ＦＬ３」として示す画像データを有するデータ
ファイル及び各データファイルを管理するための「デー
タＵ−ＴＯＣ」が記録されている。「データＵ−ＴＯ
Ｃ」は、レコーダブルエリア内であればどの位置に記録
してもよいのであるが、静止画制御装置においては、画
像データの各データファイルのうち、ディスク最内周側
となるデータファイルであるデータファイル「ＦＬ１」
の直前に記録するようになっている。

【００８６】次に、「データＵ−ＴＯＣ」は、データト
ラック中の各データファイル「ＦＬ１」，「ＦＬ２」，
「ＦＬ３」をまとめて１つのデータトラックとして管理
している。このデータトラック中の及びデータトラック
内における未記録ブロック「ＥＢ」は、データファイル
「ＦＬ１」１０９の前段に記録される「データＵ−ＴＯ
Ｃ」によりクラスタ単位で管理されるようになってい
る。フリーエリアは余裕領域である。

【００８７】［データトラックの構成］次に、データト
ラックの構成を説明する。画像データを有する各データ
ファイル「ＦＬ１」，「ＦＬ２」，「ＦＬ３」及びデー
タＵ−ＴＯＣが記録されるデータトラックの構成を説明
する。データトラック内に記録された各データファイル
は、データトラック内に記録されるデータＵ−ＴＯＣに
よってパーツ（ディスク上で物理的に連続する一連のデ
ータが記録されたトラック部分）として管理されるよう
になっている。

【００８８】データＵ−ＴＯＣは，データトラックの物
理的な先頭位置に記録される。すなわち、データトラッ
ク内における最もディスク内周側に近い位置にデータＵ
−ＴＯＣが記録される。データトラックが複数のパーツ
に別れている場合は、最もディスク内周側に位置するパ
ーツの先頭にデータＵ−ＴＯＣが記録されることとな
る。

【００８９】データＵ−ＴＯＣは、１クラスタのブート
エリア及び１６クラスタのボリュームマネジメントエリ
アで構成されている。また、データＵ−ＴＯＣに続くエ
リアはファイルエクステンツエリアとされている。この
ファイルエクステンツエリアには、画像データを含むデ
ータファイル「ＦＬ１」，「ＦＬ２」，「ＦＬ３」、
「ＥＢ」等が記録される。未記録ブロック「ＥＢ」に
は、さらにデータファイルの記録が可能となっている。

【００９０】ボリュームマネジメントエリアは、０〜１
０２３の計１０２４個のマネジメントブロックから構成
されている。１つのマネジメントブロックにおけるデー
タ領域は２０４８バイトとなっていて、このマネジメン
トブロックに記録された各データが、データファイルの
記録再生のための管理情報となっている。

【００９１】［ファイル及びファイルの階層構造の説
明］次に、ファイル及びファイルの階層構造の説明を図
１１を用いて行う。静止画像制御装置において使用され
るファイルは、管理ファイル、画像ファイル、インデッ
クス画像ファイル等がある。管理ファイルのファイル名
の拡張子は「ＰＭＦ」となっていて、「ＰＭＦ」の拡張
子を検出することで、そのファイルが管理ファイルであ
ることを識別するようになっている。管理ファイルに
は、総合情報管理ファイル（ＯＶ ＩＮＦ．ＰＭＦ（ｆ
１））、画像データ管理ファイル（ＰＩＣ ＩＮＦ．Ｐ
ＭＦ（ｆ３））、プリントデータ管理ファイル（ＰＲＴ
ＩＮＦ．ＰＭＦ（ｆ１７））、再生制御管理ファイル
（ＰＭＳ ＩＮＦ．ＰＭＦ）等がある。

【００９２】各画像ファイルのファイル名の拡張子は
「ＰＭＰ」となっていて、「ＰＭＰ」の拡張子を検出す
ることで、そのファイルが画像ファイルであることを識
別するようになっている。画像ファイルには、高解像度
画像データＨＤを記録する高解像度画像ファイルと、中
間解像度画像データＳＤを記録する中間解像度画像ファ
イルとがある。中間解像度画像ファイルは、アスペクト
比が４：３で６４０画素×４８０画素の画像データを有
する「ＰＳＮｎｎｎｎｎ．ＰＭＰファイル」と、アスペ
クト比が１６：９で８４８画素×４８０画素の画像デー
タを有する「ＰＳＷｎｎｎｎｎ．ＰＭＰファイル」とが
ある。

【００９３】高解像度画像ファイルは、アスペクト比が
３：２で１５３６画素×１０２４画素の画像データを有
する「ＰＨＰｎｎｎｎｎ．ＰＭＰファイル」と、アスペ
クト比が１６：９で１９２０画素×１０８０画素の画像
データを有する「ＰＨＷｎｎｎｎｎ．ＰＭＰファイル」
とがある。また、高解像度画像ファイルの中の１つとし
て超高解像度画像ファイルＨＤを記録するファイルとし
て、アスペクト比が３：２で３０７２画素×２０４８画
素の画像データを有する「ＰＵＰｎｎｎｎｎ．ＰＭＰフ
ァイル」と、アスペクト比が１６：９で１９２０画素×
１０８０画素の画像データを有する「ＰＨＷｎｎｎｎ
ｎ．ＰＭＰファイル」がある。なお、拡張子が「ＰＭ
Ｐ」とされた画像ファイルのファイル名は、画像の種類
によって先頭の３文字（例えばＰＨＰ等）が決定され、
画像ファイルの形成順に付与された画像番号により、こ
れに続く５文字（ｎｎｎｎｎ）が決定されるようになっ
ている。

【００９４】次に、静止画像制御装置は、階層ディレク
トリ構造によりミニディスクに記録された画像データを
管理するようになっている。この階層ディレクトリは例
えば、図１１に示すように、画像データを記録するディ
レクトリＤ１（ＰＩＣ ＭＤ）を設け、その中でファイ
ル管理を行うようになっている。ディレクトリＤ１の中
には、全体の情報の管理を行うための総合情報管理ファ
イルｆ１（ＯＶ ＩＮＦ．ＰＭＦ）と、全体のインデッ
クスファイルの管理を行うための総合インデックスファ
イルｆ２（ＯＶ ＩＤＸ．ＰＭＸ）と、各アルバムの各
画像ディレクトリＤ２〜Ｄ４（ＰＩＣ０００００〜ＰＩ
Ｃ００００２）とが設けられている。

【００９５】なお、この例においては、画像ディレクト
リとして、ディレクトリ番号が「０００００」〜「００
００２」の各画像ディレクトリ（ＰＩＣ０００００）〜
（ＰＩＣ００００２）がそれぞれ設けられている。各画
像ディレクトリの「ＰＩＣ」に続く５文字は、各画像デ
ィレクトリの形成順にディレクトリ番号として付与され
るようになっていて、これにより画像ディレクトリ名を
示すようになっている。

【００９６】また、ディレクトリ（ＰＩＣ ＭＤ）の中
には、プリントの色合い、プリントサイズ、回転等のプ
リント制御データを管理するためのプリントディレクト
リ（ＰＲＩＮＴ）と、モニタ表示する画像の表題等のテ
ロップを管理するためのテロップディレクトリ（ＴＥＲ
ＯＰ．ＰＭＯ）と、各画像の画像ナンバや各画像に付さ
れたキーワード検索ディレクトリ（ＫＷ ＤＴＢＳ．Ｐ
ＭＯ）と、画像の記録日時等を管理するタイムスタンプ
ディレクトリ（ＴＳ ＤＴＢＳ．ＰＭＯ）と、指定され
た画像のみを再生するようなプログラム再生を管理する
ための再生制御ディレクトリ（ＰＭＳＥＱ）とが設けら
れている。

【００９７】画像ディレクトリＤ２（ＰＩＣ００００
０）の中には、「０００００」のディレクトリ番号で指
定される複数の画像ファイルを管理するための画像デー
タ管理ファイルｆ３（ＰＩＣ ＩＮＦ．ＰＭＦ）と、画
像ディレクトリＤ２のインデックス画像をまとめた画像
インデックスファイルｆ４（ＰＩＤＸ０００．ＰＭＸ）
とが記録されている。また、この画像ディレクトリＤ２
の中には、画像番号が「０００００」で指定される画像
データに基づいて形成された中間解像度画像ファイルｆ
５（ＰＳＮ０００００．ＰＭＰ）と高解像度画像ファイ
ルｆ６（ＰＨＰ０００００．ＰＭＰ）とが記録されてい
る。また、画像番号が「００００１」で指定される画像
ファイルデータに基づいて形成された中間解像度画像フ
ァイルｆ７（ＰＳＮ００００１．ＰＭＰ）と、超高解像
度画像ファイルｆ９（ＰＵＰ００００１．ＰＭＰ）とが
記録されている。また、画像番号が「００００２」で指
定される画像データに基づいて形成された中間解像度画
像ファイルｆ１０（ＰＳＮ００００２．ＰＭＰ）と、画
像番号が「００００３」で指定される画像データに基づ
いて形成された中間解像度画像ファイルｆ１１（ＰＳＮ
００００３．ＰＭＰ）とが記録されている。

【００９８】次に、「００００１」のディレクトリ番号
で指定される画像ディレクトリ（ＰＩＣ００００１）に
は、上述の画像データ管理ファイルｆ１２（ＰＩＣ Ｉ
ＮＦ．ＰＭＦ）と、各画像のインデックス画像を管理す
る２個のインデックスファイルｆ１３、ｆ１４（ＰＩＤ
Ｘ０００．ＰＭＸ，ＰＩＤＸ００１．ＰＭＸ）とが記録
されている。なお、２個の画像インデックスファイルｆ
１３、ｆ１４によって、この画像ディレクトリＤ３（Ｐ
ＩＣ００００１）の中に記録される画像ファイルに対応
するインデックス画像の管理を行うようになっていて、
形式的には２つのインデックスファイルがリンクされて
用いられるようになっている。

【００９９】次に、プリントディレクトリ（ＰＲＩＮ
Ｔ）の中には、複数のプリントデータファイルを管理す
るためのプリントデータ管理ファイルｆ１７（ＰＲＴ
ＩＮＦ．ＰＭＦ）と、プリントデータ管理ファイルによ
り管理されるプリントデータファイルｆ１８、ｆ１９
（ＰＲＴ０００．ＰＭＯ〜ＰＲＴ００１．ＰＭＯ）が記
録されている。次に、再生制御ディレクトリ（ＰＭＳＥ
Ｑ）の中には、再生制御ディレクトリ（ＰＭＳＥＱ）に
記録された再生制御データファイルを管理するための再
生制御管理ファイル（ＰＭＳ ＩＮＦ．ＰＭＦ）と、画
像シーケンスを制御するための複数の再生制御データフ
ァイル（ＰＭＳ０００．ＰＭＯ〜ＰＭＳｎｎｎ．ＰＭ
Ｏ）とが記録されている。

【０１００】

【発明の効果】この発明の画像処理集積回路によれば、
画像処理演算に必要な画像データをブロック単位で記憶
する画像データブロック記憶手段と、画像処理演算に必
要な係数を格納する係数記憶手段と、画像データブロッ
ク記憶手段に記憶された画像データに対して係数記憶手
段に格納された所定の係数を用いて演算を施す演算手段
と、係数記憶手段に格納すべき係数を書き換える係数書
換手段と、を備え、画像データに応じて係数書換手段に
より係数記憶手段に格納する係数を書き換えて、画像デ
ータに対して画像処理演算を施すようにしたので、係数
を書き換えるだけで、演算手段における各種演算を行う
ことにより、画像の拡大または縮小を行うことができる
だけでなく、画像フィルタ効果により画質調整を行うこ
とができると共に中解像度画像を得ることができるとい
う効果を奏する。

【０１０１】また、この発明の画像処理集積回路によれ
ば、上述において、係数記憶手段はランダムアクセスメ
モリで構成されるので、必要に応じて係数のデータを任
意に書き換えることにより、演算手法を拡張することが
できるという効果を奏する。

【０１０２】また、この発明の画像処理集積回路によれ
ば、上述において、係数書換手段は、画像集積回路の電
源投入時に係数記憶手段に所定の係数を格納するように
したので、最も使用頻度の高い係数を初期設定して演算
処理の効率を上げることができるという効果を奏する。

【０１０３】また、この発明の画像処理集積回路によれ
ば、上述において、係数記憶手段に格納される係数は、
３次畳み込み補間演算の係数が格納されるので、３次畳
み込み補間演算の係数を用いて演算処理をすることがで
きるという効果を奏する。

【０１０４】また、この発明の画像処理集積回路によれ
ば、上述において、係数記憶手段に格納される係数は、
内分点補間演算の係数が格納されるので、内分点補間演
算の係数を用いて演算処理をすることができるという効
果を奏する。

【図面の簡単な説明】

【図１】本発明における画像処理集積回路の一実施の形
態の構成を示すブロック図である。

【図２】本発明における画像処理集積回路の一実施の形
態の画像処理演算ブロックの回路構成を示す図である。

【図３】本発明における画像処理集積回路の一実施の形
態の演算係数メモリのＲＡＭの構成を示す図である。

【図４】本発明における画像処理集積回路の一実施の形
態の演算係数メモリのビット構成を示す図である。

【図５】本発明における画像処理集積回路の一実施の形
態の係数書換回路の回路図である。

【図６】本発明における画像処理集積回路の一実施の形
態の演算に使用する物理アドレス範囲を示す図である。

【図７】本発明における画像処理集積回路の一実施の形
態の演算処理を示す図である。

【図８】本発明における画像処理集積回路の一実施の形
態を用いる静止画像制御装置の外観図である。

【図９】本発明における画像処理集積回路の一実施の形
態を用いる静止画像制御装置の構成を示すブロック図で
ある。

【図１０】本発明における画像処理集積回路の一実施の
形態を用いる静止画像制御装置のＭＤコントロール回路
の構成を示すブロック図である。

【図１１】本発明における画像処理集積回路の一実施の
形態を用いる静止画像制御装置のインターフェース回路
の構成を示すブロック図である。

【図１２】本発明における画像処理集積回路の一実施の
形態を用いる静止画像制御装置の画像処理回路の構成を
示すブロック図である。

【図１３】本発明における画像処理集積回路の一実施の
形態を用いる静止画像制御装置のメインメモリコントロ
ール回路の構成を示すブロック図である。

【図１４】本発明における画像処理集積回路の一実施の
形態を用いる静止画像制御装置の画像データの階層ディ
レクトリ構造を示す図である。

【符号の説明】

１ 画像処理集積回路（メインメモリコントロール回
路）、２ 係数書換回路、３ 演算係数メモリ、４ 画
像処理演算ブロック、５ １６画素バッファ、６メイン
メモリ、７ ビデオメモリ、８ モニター、９ セレク
タ、１０、１０ａ，１０ｂ，１０ｃ 積和演算器、１１
乗算器、１２ バッファ、１３ 加算器、１４ バッ
ファ、１５ アンダーフロー／オーバーフロー検出回
路、１６積和演算器、１７ ラッチ、１８ インバー
タ、１９ ＲＡＭ、２４ 静止画像制御装置、２５ 画
像データＭＤ、２６ テキスチャーＭＤ、２７ キーボ
ード、２８ スキャナー、２９ プリンター、３０ 画
像処理装置、３１ ＭＤコントロール回路、３２ ＭＤ
駆動回路、３３ ＭＤコントロール回路、３４ ＭＤ駆
動回路、３５ インターフェース回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 画像処理演算に必要な画像データをブロ
   ック単位で記憶する画像データブロック記憶手段と、 上記画像処理演算に必要な係数を格納する係数記憶手段
   と、 上記画像データブロック記憶手段に記憶された画像デー
   タに対して上記係数記憶手段に格納された所定の係数を
   用いて演算を施す演算手段と、 上記係数記憶手段に格納すべき係数を書き換える係数書
   換手段と、 を備え、上記画像データに応じて上記係数書換手段によ
   り上記係数記憶手段に格納する係数を書き換えて、上記
   画像データに対して画像処理演算を施すようにしたこと
   を特徴とする画像処理集積回路。
2. 【請求項２】 請求項１記載の画像処理集積回路におい
   て、 上記係数記憶手段はランダムアクセスメモリで構成され
   ることを特徴とする画像処理集積回路。
3. 【請求項３】 請求項１記載の画像処理集積回路におい
   て、 上記係数書換手段は、上記画像集積回路の電源投入時に
   上記係数記憶手段に所定の係数を格納するようにしたこ
   とを特徴とする画像処理集積回路。
4. 【請求項４】 請求項１記載の画像処理集積回路におい
   て、 上記係数記憶手段に格納される係数は、３次畳み込み補
   間演算の係数が格納されることを特徴とする画像処理集
   積回路。
5. 【請求項５】 請求項１記載の画像処理集積回路におい
   て、 上記係数記憶手段に格納される係数は、内分点補間演算
   の係数が格納されることを特徴とする画像処理集積回
   路。