JPH1054865A - Ｆｅｔ集積回路の静電気破壊箇所特定方法 - Google Patents
Ｆｅｔ集積回路の静電気破壊箇所特定方法Info
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- JPH1054865A JPH1054865A JP8211686A JP21168696A JPH1054865A JP H1054865 A JPH1054865 A JP H1054865A JP 8211686 A JP8211686 A JP 8211686A JP 21168696 A JP21168696 A JP 21168696A JP H1054865 A JPH1054865 A JP H1054865A
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Abstract
(57)【要約】
【課題】 静電気によるＦＥＴ集積回路の破壊箇所の特
定を容易にする。 【解決手段】 Ｃ-ＭＯＳインバータ回路１０をコンデ
ンサ２１〜３２及び抵抗１８を含む簡素な等価回路２０
に置換し、等価回路２０に電源電圧を印加した場合にお
けるコンデンサ２１〜３２の各部の電位分布をシミュレ
ーション計算することにより、静電気が印加される直前
のＣ-ＭＯＳインバータ回路１０内の各ＭＯＳ-ＦＥＴ１
１〜１６の電位分布が与えられる。これらの電位分布か
ら過大電圧のかかる箇所を特定することにより、静電気
破壊される可能性があるＭＯＳ-ＦＥＴを特定できる。
したがって、Ｃ-ＭＯＳインバータ回路１０の静電気に
よる破壊箇所を容易に特定できる。
定を容易にする。 【解決手段】 Ｃ-ＭＯＳインバータ回路１０をコンデ
ンサ２１〜３２及び抵抗１８を含む簡素な等価回路２０
に置換し、等価回路２０に電源電圧を印加した場合にお
けるコンデンサ２１〜３２の各部の電位分布をシミュレ
ーション計算することにより、静電気が印加される直前
のＣ-ＭＯＳインバータ回路１０内の各ＭＯＳ-ＦＥＴ１
１〜１６の電位分布が与えられる。これらの電位分布か
ら過大電圧のかかる箇所を特定することにより、静電気
破壊される可能性があるＭＯＳ-ＦＥＴを特定できる。
したがって、Ｃ-ＭＯＳインバータ回路１０の静電気に
よる破壊箇所を容易に特定できる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＦＥＴ（電界効果
トランジスタ）集積回路の静電気による破壊箇所を特定
する方法に関するものである。
トランジスタ）集積回路の静電気による破壊箇所を特定
する方法に関するものである。
【０００２】
【従来の技術】最近、アッセンブリ（組立）工程等で発
生する摩擦などで静電気が発生して集積回路（ＩＣ）の
パッケ−ジ（外囲器）が帯電され、その帯電されたパッ
ケ−ジが何らかの原因で放電して集積回路内の各素子を
破損する所謂静電気破壊が集積回路の大規模化及び高密
度化に伴い多く発生している。この静電気破壊は、高速
でかつ高圧のインパルス電圧がパッケージから外部リー
ド端子を介して内部の集積回路に印加され、集積回路内
の各素子を構成するＰＮ接合や酸化膜或いは各素子間の
配線膜等に大電流が流れて過大に発熱し、溶解して破壊
に至る場合が多い。このような静電気破壊（ＥＳＤ）を
評価する方法としてパッケージ帯電法が従来から知られ
ており、また近年では静電気による集積回路の破壊箇所
等が等価回路のシミュレーション計算によりある程度推
測できるようになった。図３はパッケージ帯電法の試験
回路を示し、図３において、１は集積回路、１aはパッ
ケージ、２は外部リード端子、３は金属板、４は静電気
発生源としての印加電圧源、５はスイッチ、６は放電経
路上の物体の等価インピーダンスを示す。
生する摩擦などで静電気が発生して集積回路（ＩＣ）の
パッケ−ジ（外囲器）が帯電され、その帯電されたパッ
ケ−ジが何らかの原因で放電して集積回路内の各素子を
破損する所謂静電気破壊が集積回路の大規模化及び高密
度化に伴い多く発生している。この静電気破壊は、高速
でかつ高圧のインパルス電圧がパッケージから外部リー
ド端子を介して内部の集積回路に印加され、集積回路内
の各素子を構成するＰＮ接合や酸化膜或いは各素子間の
配線膜等に大電流が流れて過大に発熱し、溶解して破壊
に至る場合が多い。このような静電気破壊（ＥＳＤ）を
評価する方法としてパッケージ帯電法が従来から知られ
ており、また近年では静電気による集積回路の破壊箇所
等が等価回路のシミュレーション計算によりある程度推
測できるようになった。図３はパッケージ帯電法の試験
回路を示し、図３において、１は集積回路、１aはパッ
ケージ、２は外部リード端子、３は金属板、４は静電気
発生源としての印加電圧源、５はスイッチ、６は放電経
路上の物体の等価インピーダンスを示す。
【０００３】
【発明が解決しようとする課題】しかしながら、集積回
路を構成する各素子がＦＥＴ等の複雑な構造を有する素
子である場合、その等価回路が電流源や多数の容量性素
子及び抵抗素子等から構成されるため、集積回路全体と
しての等価回路が複雑となる。そのため、ＦＥＴ集積回
路に静電気が印加された場合におけるＦＥＴ集積回路の
等価回路の各部の電位分布をシミュレーション計算によ
り求めることは極めて煩雑である。したがって、従来の
方法では静電気によるＦＥＴ集積回路の破壊箇所を特定
することが極めて困難であった。
路を構成する各素子がＦＥＴ等の複雑な構造を有する素
子である場合、その等価回路が電流源や多数の容量性素
子及び抵抗素子等から構成されるため、集積回路全体と
しての等価回路が複雑となる。そのため、ＦＥＴ集積回
路に静電気が印加された場合におけるＦＥＴ集積回路の
等価回路の各部の電位分布をシミュレーション計算によ
り求めることは極めて煩雑である。したがって、従来の
方法では静電気によるＦＥＴ集積回路の破壊箇所を特定
することが極めて困難であった。
【０００４】そこで、本発明はＦＥＴ集積回路をコンデ
ンサを含む簡素な等価回路に置換することにより、ＦＥ
Ｔ集積回路の静電気による破壊箇所を容易に特定できる
方法を提供することを目的とする。
ンサを含む簡素な等価回路に置換することにより、ＦＥ
Ｔ集積回路の静電気による破壊箇所を容易に特定できる
方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明によるＦＥＴ集積
回路の静電気破壊箇所特定方法は、複数の端子を有する
ＦＥＴ集積回路の前記各端子間の静電容量を測定する過
程と、前記静電容量より前記ＦＥＴ集積回路をコンデン
サを含む等価回路に置換する過程と、前記等価回路に電
源電圧を印加した場合における前記等価回路の各部の電
位分布をシミュレーション計算により算出する過程と、
前記各部の電位分布より過大な電位の箇所を特定する過
程とを含む。
回路の静電気破壊箇所特定方法は、複数の端子を有する
ＦＥＴ集積回路の前記各端子間の静電容量を測定する過
程と、前記静電容量より前記ＦＥＴ集積回路をコンデン
サを含む等価回路に置換する過程と、前記等価回路に電
源電圧を印加した場合における前記等価回路の各部の電
位分布をシミュレーション計算により算出する過程と、
前記各部の電位分布より過大な電位の箇所を特定する過
程とを含む。
【０００６】ＦＥＴ集積回路をコンデンサを含む簡素な
等価回路に置換し、等価回路に電源電圧を印加したとき
の等価回路の各部の電位分布をシミュレーション計算す
ることにより、静電気が印加される直前のＦＥＴ集積回
路内の各素子の電位分布が与えられる。これらの電位分
布から過大電圧のかかる箇所を特定することにより、静
電気破壊される可能性がある素子を特定できる。したが
って、ＦＥＴ集積回路の静電気による破壊箇所を容易に
特定することができる。
等価回路に置換し、等価回路に電源電圧を印加したとき
の等価回路の各部の電位分布をシミュレーション計算す
ることにより、静電気が印加される直前のＦＥＴ集積回
路内の各素子の電位分布が与えられる。これらの電位分
布から過大電圧のかかる箇所を特定することにより、静
電気破壊される可能性がある素子を特定できる。したが
って、ＦＥＴ集積回路の静電気による破壊箇所を容易に
特定することができる。
【０００７】
【発明の実施の形態】以下、本発明によるＦＥＴ集積回
路の静電気破壊箇所特定方法の一実施形態を図１及び図
２に基づいて説明する。本実施形態で使用するＦＥＴ集
積回路としてのＣ-ＭＯＳ（相補形ＭＯＳ）インバータ
回路１０を図１に示す。図１のＣ-ＭＯＳインバータ回
路１０では、ＰチャネルＭＯＳ-ＦＥＴ１１〜１３及び
ＮチャネルＭＯＳ-ＦＥＴ１４〜１６がそれぞれ一対に
接続されて３段のＣ-ＭＯＳインバータが形成されてい
る。図１において、１７は浮遊容量、１８は抵抗を示
し、電源電圧ＶDD及びＶSSは通常はそれぞれ＋５Ｖ及び
接地電位（０Ｖ）に固定されている。
路の静電気破壊箇所特定方法の一実施形態を図１及び図
２に基づいて説明する。本実施形態で使用するＦＥＴ集
積回路としてのＣ-ＭＯＳ（相補形ＭＯＳ）インバータ
回路１０を図１に示す。図１のＣ-ＭＯＳインバータ回
路１０では、ＰチャネルＭＯＳ-ＦＥＴ１１〜１３及び
ＮチャネルＭＯＳ-ＦＥＴ１４〜１６がそれぞれ一対に
接続されて３段のＣ-ＭＯＳインバータが形成されてい
る。図１において、１７は浮遊容量、１８は抵抗を示
し、電源電圧ＶDD及びＶSSは通常はそれぞれ＋５Ｖ及び
接地電位（０Ｖ）に固定されている。
【０００８】次に、図１に示すＣ-ＭＯＳインバータ回
路１０の静電気破壊箇所の特定方法について説明する。
まず、Ｃ-ＭＯＳインバータ回路１０におけるＰチャネ
ルＭＯＳ-ＦＥＴ１１〜１３及びＮチャネルＭＯＳ-ＦＥ
Ｔ１４〜１６のゲート−ソース端子間及びゲート−ドレ
イン端子間の静電容量をそれぞれ静電容量計等で測定す
る。続いて、ＰチャネルＭＯＳ-ＦＥＴ１１〜１３及び
ＮチャネルＭＯＳ-ＦＥＴ１４〜１６のゲート−ソース
端子間及びゲート−ドレイン端子間のそれぞれの静電容
量の測定値に基づいて図１に示すＣ-ＭＯＳインバータ
回路１０のＰチャネルＭＯＳ-ＦＥＴ１１〜１３及びＮ
チャネルＭＯＳ-ＦＥＴ１４〜１６及び抵抗１８を図２
に示すようにコンデンサ２１〜３２及び抵抗１８から成
る等価回路２０に置き換える。その後、ＳＰＩＣＥ等の
回路シミュレーション用プログラムを内蔵した計算機
（回路シミュレータ）を使用して等価回路２０に一定の
電源電圧ＶDD＝＋５Ｖ及びＶSS＝０Ｖを印加した場合の
等価回路２０の各点（図２のＡ点〜Ｄ点等）の電位をシ
ミュレーション計算により算出する。このとき、例えば
各コンデンサ２５〜３２の静電容量がＣ-ＭＯＳインバ
ータ回路１０の浮遊容量１７より極めて小さいならば、
浮遊容量１７のインピーダンスが極めて小さいことを意
味するから、Ｃ点の電位は限りなくＶSS＝０Ｖに近づ
く。したがって、この場合はコンデンサ２９の両端の電
圧が略５Ｖとなるから、ＰチャネルＭＯＳ-ＦＥＴ１３
のゲート−ソース端子間に極めて過大な電圧がかかるこ
とがわかる。よって、静電気破壊を受ける可能性が最も
高い素子はＰチャネルＭＯＳ-ＦＥＴ１３と特定でき
る。なお、本発明者は本実施形態で特定したＣ-ＭＯＳ
インバータ回路１０の破壊箇所と図３に示すパッケージ
帯電法により本実施形態と同様の条件下でＣ-ＭＯＳイ
ンバータ回路１０に静電気を印加したときの実際の破壊
箇所が一致することを実験で確認した。
路１０の静電気破壊箇所の特定方法について説明する。
まず、Ｃ-ＭＯＳインバータ回路１０におけるＰチャネ
ルＭＯＳ-ＦＥＴ１１〜１３及びＮチャネルＭＯＳ-ＦＥ
Ｔ１４〜１６のゲート−ソース端子間及びゲート−ドレ
イン端子間の静電容量をそれぞれ静電容量計等で測定す
る。続いて、ＰチャネルＭＯＳ-ＦＥＴ１１〜１３及び
ＮチャネルＭＯＳ-ＦＥＴ１４〜１６のゲート−ソース
端子間及びゲート−ドレイン端子間のそれぞれの静電容
量の測定値に基づいて図１に示すＣ-ＭＯＳインバータ
回路１０のＰチャネルＭＯＳ-ＦＥＴ１１〜１３及びＮ
チャネルＭＯＳ-ＦＥＴ１４〜１６及び抵抗１８を図２
に示すようにコンデンサ２１〜３２及び抵抗１８から成
る等価回路２０に置き換える。その後、ＳＰＩＣＥ等の
回路シミュレーション用プログラムを内蔵した計算機
（回路シミュレータ）を使用して等価回路２０に一定の
電源電圧ＶDD＝＋５Ｖ及びＶSS＝０Ｖを印加した場合の
等価回路２０の各点（図２のＡ点〜Ｄ点等）の電位をシ
ミュレーション計算により算出する。このとき、例えば
各コンデンサ２５〜３２の静電容量がＣ-ＭＯＳインバ
ータ回路１０の浮遊容量１７より極めて小さいならば、
浮遊容量１７のインピーダンスが極めて小さいことを意
味するから、Ｃ点の電位は限りなくＶSS＝０Ｖに近づ
く。したがって、この場合はコンデンサ２９の両端の電
圧が略５Ｖとなるから、ＰチャネルＭＯＳ-ＦＥＴ１３
のゲート−ソース端子間に極めて過大な電圧がかかるこ
とがわかる。よって、静電気破壊を受ける可能性が最も
高い素子はＰチャネルＭＯＳ-ＦＥＴ１３と特定でき
る。なお、本発明者は本実施形態で特定したＣ-ＭＯＳ
インバータ回路１０の破壊箇所と図３に示すパッケージ
帯電法により本実施形態と同様の条件下でＣ-ＭＯＳイ
ンバータ回路１０に静電気を印加したときの実際の破壊
箇所が一致することを実験で確認した。
【０００９】本実施形態では、Ｃ-ＭＯＳインバータ回
路１０をコンデンサ２１〜３２及び抵抗１８から成る簡
素な等価回路２０に置換し、等価回路２０に電源電圧Ｖ
DD、ＶSSを印加した場合におけるコンデンサ２１〜３２
の電位分布をシミュレーション計算することにより、静
電気が印加される直前のＣ-ＭＯＳインバータ回路１０
内の各ＭＯＳ-ＦＥＴ１１〜１６の電位分布が与えられ
る。これらの電位分布から過大電圧のかかる箇所を特定
することにより、静電気破壊される可能性が最も高いＭ
ＯＳ-ＦＥＴを特定できる。したがって、Ｃ-ＭＯＳイン
バータ回路１０の静電気による破壊箇所を容易に特定す
ることができ、また、これによって静電気破壊を受け易
い箇所における素子の対策変更を回路設計の段階にて行
うことが可能となる。
路１０をコンデンサ２１〜３２及び抵抗１８から成る簡
素な等価回路２０に置換し、等価回路２０に電源電圧Ｖ
DD、ＶSSを印加した場合におけるコンデンサ２１〜３２
の電位分布をシミュレーション計算することにより、静
電気が印加される直前のＣ-ＭＯＳインバータ回路１０
内の各ＭＯＳ-ＦＥＴ１１〜１６の電位分布が与えられ
る。これらの電位分布から過大電圧のかかる箇所を特定
することにより、静電気破壊される可能性が最も高いＭ
ＯＳ-ＦＥＴを特定できる。したがって、Ｃ-ＭＯＳイン
バータ回路１０の静電気による破壊箇所を容易に特定す
ることができ、また、これによって静電気破壊を受け易
い箇所における素子の対策変更を回路設計の段階にて行
うことが可能となる。
【００１０】本発明の実施態様は上記の実施形態に限定
されず、種々の変更が可能である。例えば、上記の実施
形態ではＦＥＴ集積回路としてＣ-ＭＯＳインバータ回
路を使用した場合を示したが、Ｃ-ＭＯＳインバータ回
路に限らず、ＡＮＤ（論理積）ゲート、ＯＲ（論理和）
ゲート等の他のＭＯＳ-ＦＥＴ集積回路或いはＭＯＳ-Ｆ
ＥＴ以外の他の絶縁ゲート形ＦＥＴの集積回路にも適用
が可能である。また、上記の実施形態ではＦＥＴ集積回
路がＭＯＳ-ＦＥＴ及び抵抗で構成された場合を示した
が、抵抗が無い場合でもよく、更にＭＯＳ-ＦＥＴ以外
の絶縁ゲート形ＦＥＴ又はコンデンサ、コイル等の受動
素子を含んでもよい。
されず、種々の変更が可能である。例えば、上記の実施
形態ではＦＥＴ集積回路としてＣ-ＭＯＳインバータ回
路を使用した場合を示したが、Ｃ-ＭＯＳインバータ回
路に限らず、ＡＮＤ（論理積）ゲート、ＯＲ（論理和）
ゲート等の他のＭＯＳ-ＦＥＴ集積回路或いはＭＯＳ-Ｆ
ＥＴ以外の他の絶縁ゲート形ＦＥＴの集積回路にも適用
が可能である。また、上記の実施形態ではＦＥＴ集積回
路がＭＯＳ-ＦＥＴ及び抵抗で構成された場合を示した
が、抵抗が無い場合でもよく、更にＭＯＳ-ＦＥＴ以外
の絶縁ゲート形ＦＥＴ又はコンデンサ、コイル等の受動
素子を含んでもよい。
【００１１】
【発明の効果】本発明によれば、コンデンサを含む簡素
な等価回路のシミュレーション計算によりＦＥＴ集積回
路の静電気による破壊箇所を容易に特定することができ
るので、ＦＥＴ集積回路の仕様が決定した時点で静電気
破壊を受け易い箇所を予め特定し、その箇所について対
策変更を行うことにより、アッセンブリ工程におけるＦ
ＥＴ集積回路の静電気破壊を未然に防止することが可能
となる。特に、ＬＳＩ（大規模集積回路）等の多素子で
かつ高密度の集積回路において本発明の効果が顕著であ
る。
な等価回路のシミュレーション計算によりＦＥＴ集積回
路の静電気による破壊箇所を容易に特定することができ
るので、ＦＥＴ集積回路の仕様が決定した時点で静電気
破壊を受け易い箇所を予め特定し、その箇所について対
策変更を行うことにより、アッセンブリ工程におけるＦ
ＥＴ集積回路の静電気破壊を未然に防止することが可能
となる。特に、ＬＳＩ（大規模集積回路）等の多素子で
かつ高密度の集積回路において本発明の効果が顕著であ
る。
【図１】 本発明の一実施形態で使用するＣ-ＭＯＳイ
ンバータ回路を示す電気回路図
ンバータ回路を示す電気回路図
【図２】 図１に示すＣ-ＭＯＳインバータ回路のコン
デンサ等価回路を示す電気回路図
デンサ等価回路を示す電気回路図
【図３】 パッケージ帯電法の概略を示す試験回路図
１．．．集積回路、１a．．．パッケージ、２．．．外
部リード端子、３．．．金属板、４．．．印加電圧源、
５．．．スイッチ、６．．．等価インピーダンス、１
０．．．Ｃ-ＭＯＳインバータ回路（ＦＥＴ集積回
路）、１１〜１３．．．ＰチャネルＭＯＳ-ＦＥＴ、１
４〜１６．．．ＮチャネルＭＯＳ-ＦＥＴ、１７．．．
浮遊容量、１８．．．抵抗、２０．．．等価回路、２１
〜３２．．．コンデンサ
部リード端子、３．．．金属板、４．．．印加電圧源、
５．．．スイッチ、６．．．等価インピーダンス、１
０．．．Ｃ-ＭＯＳインバータ回路（ＦＥＴ集積回
路）、１１〜１３．．．ＰチャネルＭＯＳ-ＦＥＴ、１
４〜１６．．．ＮチャネルＭＯＳ-ＦＥＴ、１７．．．
浮遊容量、１８．．．抵抗、２０．．．等価回路、２１
〜３２．．．コンデンサ
Claims (1)
- 【請求項１】 複数の端子を有するＦＥＴ集積回路の前
記各端子間の静電容量を測定する過程と、 前記静電容量より前記ＦＥＴ集積回路をコンデンサを含
む等価回路に置換する過程と、 前記等価回路に電源電圧を印加した場合における前記等
価回路の各部の電位分布をシミュレーション計算により
算出する過程と、 前記各部の電位分布より過大な電位の箇所を特定する過
程と、を含むことを特徴とするＦＥＴ集積回路の静電気
破壊箇所特定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211686A JPH1054865A (ja) | 1996-08-09 | 1996-08-09 | Ｆｅｔ集積回路の静電気破壊箇所特定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8211686A JPH1054865A (ja) | 1996-08-09 | 1996-08-09 | Ｆｅｔ集積回路の静電気破壊箇所特定方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1054865A true JPH1054865A (ja) | 1998-02-24 |
Family
ID=16609913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8211686A Pending JPH1054865A (ja) | 1996-08-09 | 1996-08-09 | Ｆｅｔ集積回路の静電気破壊箇所特定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1054865A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073838A (ja) * | 2005-09-08 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の静電ノイズ耐性解析方法、およびこれを用いた半導体集積回路装置の設計最適化方法 |
-
1996
- 1996-08-09 JP JP8211686A patent/JPH1054865A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073838A (ja) * | 2005-09-08 | 2007-03-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置の静電ノイズ耐性解析方法、およびこれを用いた半導体集積回路装置の設計最適化方法 |
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