JPH1055156A - ディスプレイコントローラ、集積回路、システムおよびディスプレイデバイスのスクリーン上にデータを表示する方法 - Google Patents
ディスプレイコントローラ、集積回路、システムおよびディスプレイデバイスのスクリーン上にデータを表示する方法Info
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- JPH1055156A JPH1055156A JP9121139A JP12113997A JPH1055156A JP H1055156 A JPH1055156 A JP H1055156A JP 9121139 A JP9121139 A JP 9121139A JP 12113997 A JP12113997 A JP 12113997A JP H1055156 A JPH1055156 A JP H1055156A
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- Liquid Crystal Display Device Control (AREA)
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Abstract
(57)【要約】
【課題】 デュアルスキャンディスプレイを実現するた
めの回路、システムおよび方法を提供する。 【解決手段】 イメージをスクリーン上に表示するよう
に動作可能なディスプレイデバイス１０７と共に用いら
れるディスプレイコントローラ１０４が提供される。デ
ィスプレイコントローラ１０４は、第１のデータをディ
スプレイデバイス１０７に供給することによって、スク
リーンの第１のエリアにイメージを生成する回路２０１
〜２１０を備えている。ここで、第１のデータは、外部
フレームバッファ１０８から取り出される。ディスプレ
イコントローラ１０４はさらに、第２のデータをディス
プレイデバイス１０７に供給することによって、スクリ
ーンの第２のエリアにイメージを生成する回路２０５、
２１０を備えている。ここで、第２のデータは、内部フ
レームバッファ２０６から取り出される。
めの回路、システムおよび方法を提供する。 【解決手段】 イメージをスクリーン上に表示するよう
に動作可能なディスプレイデバイス１０７と共に用いら
れるディスプレイコントローラ１０４が提供される。デ
ィスプレイコントローラ１０４は、第１のデータをディ
スプレイデバイス１０７に供給することによって、スク
リーンの第１のエリアにイメージを生成する回路２０１
〜２１０を備えている。ここで、第１のデータは、外部
フレームバッファ１０８から取り出される。ディスプレ
イコントローラ１０４はさらに、第２のデータをディス
プレイデバイス１０７に供給することによって、スクリ
ーンの第２のエリアにイメージを生成する回路２０５、
２１０を備えている。ここで、第２のデータは、内部フ
レームバッファ２０６から取り出される。
Description
【０００１】
【発明の属する技術分野】本発明は、広くは電子的な表
示データ処理に関する。より具体的には、本発明は、集
積化されたハーフフレームバッファを有するディスプレ
イコントローラと、同コントローラを用いたシステムお
よび方法とに関する。
示データ処理に関する。より具体的には、本発明は、集
積化されたハーフフレームバッファを有するディスプレ
イコントローラと、同コントローラを用いたシステムお
よび方法とに関する。
【０００２】
【従来の技術】スーパーツイステッドネマティック（Ｓ
ＴＮ）液晶ディスプレイは、薄膜トランジスタ（ＴＦ
Ｔ）ＬＣＤディスプレイのような同等のサイズのアクテ
ィブマトリックスＬＣＤディスプレイに比べて、製造コ
ストが大幅に低いパッシブマトリックスＬＣＤディスプ
レイである。その結果、ＳＴＮディスプレイは、低価格
・中間的な価格のラップトップ型およびノート型パーソ
ナルコンピュータのメーカーに大いにアピールしてい
る。ＳＴＮディスプレイはこのようにコスト面では大い
に有利であるにもかかわらず、このタイプのディスプレ
イには、不幸なことに、表示データの処理時に対処すべ
き動作上の固有の問題が依然としてある。
ＴＮ）液晶ディスプレイは、薄膜トランジスタ（ＴＦ
Ｔ）ＬＣＤディスプレイのような同等のサイズのアクテ
ィブマトリックスＬＣＤディスプレイに比べて、製造コ
ストが大幅に低いパッシブマトリックスＬＣＤディスプ
レイである。その結果、ＳＴＮディスプレイは、低価格
・中間的な価格のラップトップ型およびノート型パーソ
ナルコンピュータのメーカーに大いにアピールしてい
る。ＳＴＮディスプレイはこのようにコスト面では大い
に有利であるにもかかわらず、このタイプのディスプレ
イには、不幸なことに、表示データの処理時に対処すべ
き動作上の固有の問題が依然としてある。
【０００３】
【発明が解決しようとする課題】ＳＴＮディスプレイに
伴う最も大きな問題としては、例えば、表示エレメント
がデータを保持する時間が短いことが挙げられる。その
結果、リフレッシュ間の最大許容時間を超えることを確
実に防止するためには、表示エレメント（画素）は、同
等のアクティブマトリックスＬＣＤディスプレイのエレ
メントのリフレッシュレートに比べてはるかに高いレー
トでリフレッシュ（スキャン）されなければならない。
これに伴い、関連づけられたディスプレイプロセッサに
も、そのように高いリフレッシュレートを十分にサポー
トできるだけの高いレートで、表示データをディスプレ
イにストリーム化する能力が要求される。
伴う最も大きな問題としては、例えば、表示エレメント
がデータを保持する時間が短いことが挙げられる。その
結果、リフレッシュ間の最大許容時間を超えることを確
実に防止するためには、表示エレメント（画素）は、同
等のアクティブマトリックスＬＣＤディスプレイのエレ
メントのリフレッシュレートに比べてはるかに高いレー
トでリフレッシュ（スキャン）されなければならない。
これに伴い、関連づけられたディスプレイプロセッサに
も、そのように高いリフレッシュレートを十分にサポー
トできるだけの高いレートで、表示データをディスプレ
イにストリーム化する能力が要求される。
【０００４】デュアルスキャンスーパーツイステッドネ
マティック（ＤＳＳＴＮ）ディスプレイは、ディスプレ
イスクリーンを、同時にスキャンされる２つの領域すな
わちエリアに分割することによって、短いデータ保持時
間の問題に対処しようとしている。それぞれのフレーム
がリフレッシュされるあいだ、一方のエリアは、主要な
フレームバッファスペースからの現在のデータを用いて
リフレッシュされ、他方のエリアは、フレームバッファ
メモリにおける独立したバッファスペースから取り出さ
れた時、そのエリアの最後のスキャンからリサイクルさ
れたデータを用いてリフレッシュされる。次のリフレッ
シュサイクルになると、第１のパネルが、以前のスキャ
ンのあいだに独立したバッファからのリサイクルされた
データを用いてリフレッシュされ、第２のパネルが、フ
レームバッファからの現在のデータを用いてリフレッシ
ュされる。換言すれば、ある与えられたパネルに対する
表示データは２度用いられることになる。
マティック（ＤＳＳＴＮ）ディスプレイは、ディスプレ
イスクリーンを、同時にスキャンされる２つの領域すな
わちエリアに分割することによって、短いデータ保持時
間の問題に対処しようとしている。それぞれのフレーム
がリフレッシュされるあいだ、一方のエリアは、主要な
フレームバッファスペースからの現在のデータを用いて
リフレッシュされ、他方のエリアは、フレームバッファ
メモリにおける独立したバッファスペースから取り出さ
れた時、そのエリアの最後のスキャンからリサイクルさ
れたデータを用いてリフレッシュされる。次のリフレッ
シュサイクルになると、第１のパネルが、以前のスキャ
ンのあいだに独立したバッファからのリサイクルされた
データを用いてリフレッシュされ、第２のパネルが、フ
レームバッファからの現在のデータを用いてリフレッシ
ュされる。換言すれば、ある与えられたパネルに対する
表示データは２度用いられることになる。
【０００５】デュアルスキャン・デュアルバッファリン
グスキームによれば、ディスプレイプロセッサが、ＳＴ
Ｎディスプレイのデータのリフレッシュに関する最低の
要件を満たすことが可能になるという効果が得られる。
しかし、このようなスキームには、大きな欠点もある。
そのような欠点のなかでも、フレームバッファシステム
に対する要求が大幅に増大することは特に深刻な欠点で
ある。具体的にいうと、ディスプレイのリフレッシュを
おこなうだけでも、３つのそれぞれ異なるタイプの動作
が要求されることになる。第１に、現在のデータを用い
てリフレッシュされているスクリーンエリアのリフレッ
シュをサポートするためには、主要なフレームバッファ
スペースからリードをおこなうことが必要になる。第２
に、リサイクルされたデータを用いてリフレッシュされ
ているエリアのリフレッシュをサポートするためには、
独立したバッファスペースからリードをおこなうことが
必要になる。そして最後に、次のリフレッシュサイクル
のあいだにリサイクルのためのデータを格納するために
は、現在のデータを独立したバッファスペースにライト
することが必要になる。これらの動作はすべて、ＣＰＵ
およびディスプレイコントローラによりフレームバッフ
ァメモリサブシステムに課せられたその他すべての要求
を考慮しておこなわれなければならない。中でも、フレ
ームバッファは、ＣＰＵが、データの更新、ビットブロ
ック転送（ＢＬＴ）、カーソル生成のためのアクセスが
できるようにしなければならないし、また、ディスプレ
イコントローラが、基本グラフィックス機能およびＤＲ
ＡＭリフレッシュといった動作を行うことができるよう
にしなければならない。
グスキームによれば、ディスプレイプロセッサが、ＳＴ
Ｎディスプレイのデータのリフレッシュに関する最低の
要件を満たすことが可能になるという効果が得られる。
しかし、このようなスキームには、大きな欠点もある。
そのような欠点のなかでも、フレームバッファシステム
に対する要求が大幅に増大することは特に深刻な欠点で
ある。具体的にいうと、ディスプレイのリフレッシュを
おこなうだけでも、３つのそれぞれ異なるタイプの動作
が要求されることになる。第１に、現在のデータを用い
てリフレッシュされているスクリーンエリアのリフレッ
シュをサポートするためには、主要なフレームバッファ
スペースからリードをおこなうことが必要になる。第２
に、リサイクルされたデータを用いてリフレッシュされ
ているエリアのリフレッシュをサポートするためには、
独立したバッファスペースからリードをおこなうことが
必要になる。そして最後に、次のリフレッシュサイクル
のあいだにリサイクルのためのデータを格納するために
は、現在のデータを独立したバッファスペースにライト
することが必要になる。これらの動作はすべて、ＣＰＵ
およびディスプレイコントローラによりフレームバッフ
ァメモリサブシステムに課せられたその他すべての要求
を考慮しておこなわれなければならない。中でも、フレ
ームバッファは、ＣＰＵが、データの更新、ビットブロ
ック転送（ＢＬＴ）、カーソル生成のためのアクセスが
できるようにしなければならないし、また、ディスプレ
イコントローラが、基本グラフィックス機能およびＤＲ
ＡＭリフレッシュといった動作を行うことができるよう
にしなければならない。
【０００６】また、リサイクルされているデータをバッ
ファリングするためには、フレームバッファの容量を増
やすことが必要になるので、さらなる問題が発生する。
フレームバッファを構成するのに最もよく用いられるダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）は、固
定された容量および固定されたワード幅をもつようにし
か製造されない。したがって、ある与えられたデータバ
ス幅をサポートするメモリサブシステムの容量は、対応
する固定されたインクリメントでしか変化させることが
できないのが普通である。よって、従来のフレームバッ
ファの動作をサポートするのに既に要求されている容
量、および用いられるメモリ装置のサイズ次第では、リ
サイクルに必要な記憶容量が増えると、メモリの最もイ
ンクリメントをもう一度用いざるをえなくなる。しか
し、このように再びインクリメントをおこなうと、従来
のフレームバッファおよび追加されたフレームバッファ
の要求を共に満たすのに必要な容量よりもはるかに大き
な容量になってしまう可能性がある。その結果、メモリ
空間が無駄にされ、不必要なコストが伴うことになって
しまう。
ファリングするためには、フレームバッファの容量を増
やすことが必要になるので、さらなる問題が発生する。
フレームバッファを構成するのに最もよく用いられるダ
イナミックランダムアクセスメモリ（ＤＲＡＭ）は、固
定された容量および固定されたワード幅をもつようにし
か製造されない。したがって、ある与えられたデータバ
ス幅をサポートするメモリサブシステムの容量は、対応
する固定されたインクリメントでしか変化させることが
できないのが普通である。よって、従来のフレームバッ
ファの動作をサポートするのに既に要求されている容
量、および用いられるメモリ装置のサイズ次第では、リ
サイクルに必要な記憶容量が増えると、メモリの最もイ
ンクリメントをもう一度用いざるをえなくなる。しか
し、このように再びインクリメントをおこなうと、従来
のフレームバッファおよび追加されたフレームバッファ
の要求を共に満たすのに必要な容量よりもはるかに大き
な容量になってしまう可能性がある。その結果、メモリ
空間が無駄にされ、不必要なコストが伴うことになって
しまう。
【０００７】よって、デュアルスキャンディスプレイを
実現するための回路、システムおよび方法が今必要とさ
れている。具体的には、そのような回路、システムおよ
び方法は、フレームバッファサブシステムのオーバーヘ
ッドを低減することができ、かつ、無駄にされるメモリ
空間および関連するコストを削減できるものであるべき
である。
実現するための回路、システムおよび方法が今必要とさ
れている。具体的には、そのような回路、システムおよ
び方法は、フレームバッファサブシステムのオーバーヘ
ッドを低減することができ、かつ、無駄にされるメモリ
空間および関連するコストを削減できるものであるべき
である。
【０００８】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、デュアルス
キャンディスプレイを実現するための回路、システムお
よび方法を提供することにある。
れたものであり、その目的とするところは、デュアルス
キャンディスプレイを実現するための回路、システムお
よび方法を提供することにある。
【０００９】
【課題を解決するための手段】本発明によるディスプレ
イコントローラは、スクリーン上にイメージを表示する
ように動作可能なディスプレイデバイスと共に用いられ
るディスプレイコントローラであって、第１のデータを
該ディスプレイデバイスに供給することによって、該ス
クリーンの第１のエリアにイメージを生成する回路であ
って、該第１のデータが、外部フレームバッファから取
り出される、回路と、第２のデータを該ディスプレイデ
バイスに供給することによって、該スクリーンの第２の
エリアにイメージを生成する回路であって、該第２のデ
ータが、内部フレームバッファから取り出される、回路
と、を備えており、そのことにより上記目的が達成され
る。
イコントローラは、スクリーン上にイメージを表示する
ように動作可能なディスプレイデバイスと共に用いられ
るディスプレイコントローラであって、第１のデータを
該ディスプレイデバイスに供給することによって、該ス
クリーンの第１のエリアにイメージを生成する回路であ
って、該第１のデータが、外部フレームバッファから取
り出される、回路と、第２のデータを該ディスプレイデ
バイスに供給することによって、該スクリーンの第２の
エリアにイメージを生成する回路であって、該第２のデ
ータが、内部フレームバッファから取り出される、回路
と、を備えており、そのことにより上記目的が達成され
る。
【００１０】ある実施形態では、前記ディスプレイデバ
イスが、前記コントローラにより供給された前記第１お
よび第２のデータを用いて前記第１および第２のエリア
を実質的に同時にリフレッシュするように動作可能であ
るデュアルスキャンディスプレイデバイスを備えてい
る。
イスが、前記コントローラにより供給された前記第１お
よび第２のデータを用いて前記第１および第２のエリア
を実質的に同時にリフレッシュするように動作可能であ
るデュアルスキャンディスプレイデバイスを備えてい
る。
【００１１】ある実施形態では、前記ディスプレイデバ
イスが、スーパーツイステッドネマティックディスプレ
イを備えている。
イスが、スーパーツイステッドネマティックディスプレ
イを備えている。
【００１２】ある実施形態では、前記内部フレームバッ
ファが、ダイナミックランダムアクセスメモリセルのア
レイを備えている。
ファが、ダイナミックランダムアクセスメモリセルのア
レイを備えている。
【００１３】ある実施形態では、前記内部フレームバッ
ファが、スタティックランダムアクセスメモリセルのア
レイを備えている。
ファが、スタティックランダムアクセスメモリセルのア
レイを備えている。
【００１４】ある実施形態では、前記第１のデータを前
記内部フレームバッファへとライトする回路をさらに備
えている。
記内部フレームバッファへとライトする回路をさらに備
えている。
【００１５】ある実施形態では、前記内部フレームバッ
ファが、デュアルポート型メモリを備えている。
ファが、デュアルポート型メモリを備えている。
【００１６】本発明による集積回路は、パーシャルフレ
ームバッファと、第１のリフレッシュサイクルの間に第
１のデータを処理することによって、マルチプルスキャ
ンディスプレイの第１のスクリーンエリアにイメージを
生成するように動作可能である第１の回路であって、該
第１のデータが外部ソースから受け取られる、第１の回
路と、該第１のリフレッシュサイクルの間に第２のデー
タを処理することによって、該マルチプルスキャンディ
スプレイの第２のスクリーンエリアにイメージを生成す
るように動作可能である第２の回路であって、該第２の
データが該パーシャルフレームバッファから取り出され
る、第２の回路と、該第１のリフレッシュサイクルの間
に該フレームバッファに該第１のデータを格納するよう
に該第１のリフレッシュサイクルの間に動作可能である
第３の回路と、を備えており、そのことにより上記目的
が達成される。
ームバッファと、第１のリフレッシュサイクルの間に第
１のデータを処理することによって、マルチプルスキャ
ンディスプレイの第１のスクリーンエリアにイメージを
生成するように動作可能である第１の回路であって、該
第１のデータが外部ソースから受け取られる、第１の回
路と、該第１のリフレッシュサイクルの間に第２のデー
タを処理することによって、該マルチプルスキャンディ
スプレイの第２のスクリーンエリアにイメージを生成す
るように動作可能である第２の回路であって、該第２の
データが該パーシャルフレームバッファから取り出され
る、第２の回路と、該第１のリフレッシュサイクルの間
に該フレームバッファに該第１のデータを格納するよう
に該第１のリフレッシュサイクルの間に動作可能である
第３の回路と、を備えており、そのことにより上記目的
が達成される。
【００１７】ある実施形態では、前記第１の処理回路
が、第２のリフレッシュサイクルの間に、前記外部ソー
スから受け取られた第３のデータを処理することによっ
て、前記第２のスクリーンエリアにイメージを生成する
ように動作可能であり、前記第２の処理回路が、該第２
のリフレッシュサイクルの間に、前記パーシャルフレー
ムバッファから受け取られた前記第１のデータを処理す
るように動作可能であり、かつ前記第３の回路が、該第
２のリフレッシュサイクルの間に、該パーシャルフレー
ムバッファに該第３のデータを格納するように動作可能
である。
が、第２のリフレッシュサイクルの間に、前記外部ソー
スから受け取られた第３のデータを処理することによっ
て、前記第２のスクリーンエリアにイメージを生成する
ように動作可能であり、前記第２の処理回路が、該第２
のリフレッシュサイクルの間に、前記パーシャルフレー
ムバッファから受け取られた前記第１のデータを処理す
るように動作可能であり、かつ前記第３の回路が、該第
２のリフレッシュサイクルの間に、該パーシャルフレー
ムバッファに該第３のデータを格納するように動作可能
である。
【００１８】ある実施形態では、前記ディスプレイが、
前記２つのエリアを有するスクリーン上にイメージを表
示するデュアルスキャンディスプレイを備えている。
前記２つのエリアを有するスクリーン上にイメージを表
示するデュアルスキャンディスプレイを備えている。
【００１９】ある実施形態では、前記ディスプレイが、
デュアルスキャンスーパーツイステッドネマティックデ
ィスプレイを備えている。
デュアルスキャンスーパーツイステッドネマティックデ
ィスプレイを備えている。
【００２０】ある実施形態では、前記第１、第２および
第３の回路が、ディスプレイコントローラの一部をなし
ている。
第３の回路が、ディスプレイコントローラの一部をなし
ている。
【００２１】ある実施形態では、前記第１の回路が、デ
ィザ／シェーダ回路を備えている。
ィザ／シェーダ回路を備えている。
【００２２】ある実施形態では、前記第２の回路が、デ
ィザ／シェーダおよびフォーマッタを備えている。
ィザ／シェーダおよびフォーマッタを備えている。
【００２３】ある実施形態では、前記パーシャルフレー
ムバッファが、データを該パーシャルフレームバッファ
に格納する第１のポートと、データを該パーシャルフレ
ームバッファから取り出す第２のポートとを有するデュ
アルポート型メモリを備えている。
ムバッファが、データを該パーシャルフレームバッファ
に格納する第１のポートと、データを該パーシャルフレ
ームバッファから取り出す第２のポートとを有するデュ
アルポート型メモリを備えている。
【００２４】ある実施形態では、前記外部ソースが、外
部フレームバッファを備えている。
部フレームバッファを備えている。
【００２５】本発明による集積回路は、ディスプレイコ
ントローラと、ハーフフレームバッファと、を備え、単
一チップ上に製造されており、そのことにより上記目的
が達成される。
ントローラと、ハーフフレームバッファと、を備え、単
一チップ上に製造されており、そのことにより上記目的
が達成される。
【００２６】ある実施形態では、前記フレームバッファ
が、ダイナミックランダムアクセスメモリセルのアレイ
を備えている。
が、ダイナミックランダムアクセスメモリセルのアレイ
を備えている。
【００２７】ある実施形態では、前記フレームバッファ
が、スタティックランダムアクセスメモリセルのアレイ
を備えている。
が、スタティックランダムアクセスメモリセルのアレイ
を備えている。
【００２８】ある実施形態では、前記フレームバッファ
が、データを格納する第１のポートと、データを取り出
す第２のポートとを有するデュアルポート型メモリを備
えている。
が、データを格納する第１のポートと、データを取り出
す第２のポートとを有するデュアルポート型メモリを備
えている。
【００２９】本発明によるシステムは、少なくとも２つ
の独立してスキャンされたスクリーンエリア上にイメー
ジを表示するディスプレイデバイスと、フレームバッフ
ァと、ディスプレイコントローラおよび内部ハーフフレ
ームバッファを有する集積回路と、を備えており、その
ことにより上記目的が達成される。
の独立してスキャンされたスクリーンエリア上にイメー
ジを表示するディスプレイデバイスと、フレームバッフ
ァと、ディスプレイコントローラおよび内部ハーフフレ
ームバッファを有する集積回路と、を備えており、その
ことにより上記目的が達成される。
【００３０】ある実施形態では、前記ディスプレイデバ
イスが、デュアルスキャンＬＣＤディスプレイを備えて
いる。
イスが、デュアルスキャンＬＣＤディスプレイを備えて
いる。
【００３１】ある実施形態では、前記ディスプレイデバ
イスが、スーパーツイステッドネマティックＬＣＤディ
スプレイを備えている。
イスが、スーパーツイステッドネマティックＬＣＤディ
スプレイを備えている。
【００３２】本発明によるディスプレイデバイスのスク
リーン上にデータを表示する方法は、スクリーンリフレ
ッシュサイクルのあいだに、第１のデータを該ディスプ
レイデバイスに供給することによって、該スクリーンの
第１のエリアにイメージを生成するステップであって、
該第１のデータが、外部フレームバッファから取り出さ
れる、ステップと、スクリーンリフレッシュサイクルの
あいだに、第２のデータを該ディスプレイデバイスに供
給することによって、該スクリーンの第２のエリアにイ
メージを生成するステップであって、該第２のデータ
が、内部フレームバッファから取り出される、ステップ
と、を含んでおり、そのことにより上記目的が達成され
る。
リーン上にデータを表示する方法は、スクリーンリフレ
ッシュサイクルのあいだに、第１のデータを該ディスプ
レイデバイスに供給することによって、該スクリーンの
第１のエリアにイメージを生成するステップであって、
該第１のデータが、外部フレームバッファから取り出さ
れる、ステップと、スクリーンリフレッシュサイクルの
あいだに、第２のデータを該ディスプレイデバイスに供
給することによって、該スクリーンの第２のエリアにイ
メージを生成するステップであって、該第２のデータ
が、内部フレームバッファから取り出される、ステップ
と、を含んでおり、そのことにより上記目的が達成され
る。
【００３３】ある実施形態では、前記スクリーンリフレ
ッシュサイクルのあいだに、前記第１のデータを前記外
部フレームバッファから取り出した後、前記内部フレー
ムバッファに格納するステップをさらに含む。
ッシュサイクルのあいだに、前記第１のデータを前記外
部フレームバッファから取り出した後、前記内部フレー
ムバッファに格納するステップをさらに含む。
【００３４】ある実施形態では、第２のスクリーンリフ
レッシュサイクルのあいだに、前記第１のデータを前記
内部フレームバッファから取り出すことによって、前記
第１のスクリーンエリア内の前記イメージをリフレッシ
ュするステップと、該第２のスクリーンリフレッシュサ
イクルのあいだに、前記外部フレームバッファから取り
出された第３のデータを供給することによって、前記第
２のスクリーンエリアにイメージを生成するステップ
と、をさらに含む。
レッシュサイクルのあいだに、前記第１のデータを前記
内部フレームバッファから取り出すことによって、前記
第１のスクリーンエリア内の前記イメージをリフレッシ
ュするステップと、該第２のスクリーンリフレッシュサ
イクルのあいだに、前記外部フレームバッファから取り
出された第３のデータを供給することによって、前記第
２のスクリーンエリアにイメージを生成するステップ
と、をさらに含む。
【００３５】以下に作用を説明する。本発明の原理に基
づく第１の実施形態では、スクリーン上にイメージを表
示するように動作可能であるディスプレイデバイスと共
に用いられるディスプレイコントローラが提供される。
ディスプレイコントローラは、第１のデータをディスプ
レイデバイスに供給することによって、スクリーンの第
１のエリアにイメージを生成する回路を備えている。第
１のデータは、外部フレームバッファから取り出され
る。ディスプレイコントローラはまた、第２のデータを
ディスプレイデバイスに供給することによって、スクリ
ーンの第２のエリアにイメージを生成する回路も備えて
いる。第２のデータは、内部フレームバッファから取り
出される。
づく第１の実施形態では、スクリーン上にイメージを表
示するように動作可能であるディスプレイデバイスと共
に用いられるディスプレイコントローラが提供される。
ディスプレイコントローラは、第１のデータをディスプ
レイデバイスに供給することによって、スクリーンの第
１のエリアにイメージを生成する回路を備えている。第
１のデータは、外部フレームバッファから取り出され
る。ディスプレイコントローラはまた、第２のデータを
ディスプレイデバイスに供給することによって、スクリ
ーンの第２のエリアにイメージを生成する回路も備えて
いる。第２のデータは、内部フレームバッファから取り
出される。
【００３６】本発明の原理に基づく第２の実施形態で
は、集積化されたパーシャルフレームバッファを備えた
集積回路が提供される。集積回路はまた、第１のスクリ
ーンリフレッシュサイクルの間に第１のデータを処理す
ることによって、マルチプルスキャンディスプレイの第
１のスクリーンエリアにイメージを生成するように動作
可能である第１の回路を備えている。第１のデータは外
部ソースから受け取られる。集積回路はまた、第１のス
クリーンリフレッシュサイクルの間に第２のデータを処
理することによって、マルチプルスキャンディスプレイ
の第２のスクリーンエリアのイメージを処理するように
動作可能である第２の回路を備えている。第２のデータ
はパーシャルフレームバッファから取り出される。さら
には、第１のリフレッシュサイクルの間にフレームバッ
ファに第１のデータを格納するように第１のリフレッシ
ュサイクルの間に動作可能である第３の回路が、集積回
路の一部として設けられる。
は、集積化されたパーシャルフレームバッファを備えた
集積回路が提供される。集積回路はまた、第１のスクリ
ーンリフレッシュサイクルの間に第１のデータを処理す
ることによって、マルチプルスキャンディスプレイの第
１のスクリーンエリアにイメージを生成するように動作
可能である第１の回路を備えている。第１のデータは外
部ソースから受け取られる。集積回路はまた、第１のス
クリーンリフレッシュサイクルの間に第２のデータを処
理することによって、マルチプルスキャンディスプレイ
の第２のスクリーンエリアのイメージを処理するように
動作可能である第２の回路を備えている。第２のデータ
はパーシャルフレームバッファから取り出される。さら
には、第１のリフレッシュサイクルの間にフレームバッ
ファに第１のデータを格納するように第１のリフレッシ
ュサイクルの間に動作可能である第３の回路が、集積回
路の一部として設けられる。
【００３７】第１の発明のさらに別の実施形態では、デ
ィスプレイコントローラと、ハーフフレームバッファと
を備え、単一のチップ上に製造された集積回路が提供さ
れる。
ィスプレイコントローラと、ハーフフレームバッファと
を備え、単一のチップ上に製造された集積回路が提供さ
れる。
【００３８】また、本発明の原理は、さまざまなシステ
ムにも適用可能である。そのようなシステムの一例で
は、少なくとも２つの独立してスキャンされたスクリー
ンエリア上にイメージを表示するディスプレイデバイス
が設けられる。このシステムはまた、フレームバッファ
と、ディスプレイコントローラおよび内部ハーフフレー
ムバッファを有する集積回路とを備えている。
ムにも適用可能である。そのようなシステムの一例で
は、少なくとも２つの独立してスキャンされたスクリー
ンエリア上にイメージを表示するディスプレイデバイス
が設けられる。このシステムはまた、フレームバッファ
と、ディスプレイコントローラおよび内部ハーフフレー
ムバッファを有する集積回路とを備えている。
【００３９】さらに、本発明の原理は、データを表示す
る方法のかたちでも実施可能である。本発明の原理を実
施するそのような方法の一例では、データをディスプレ
イデバイスのスクリーン上に表示する方法が提供され
る。スクリーンリフレッシュサイクルのあいだ、第１の
データがディスプレイデバイスに供給されることによっ
て、スクリーンの第１のエリアにイメージを生成する。
第１のデータは、外部フレームバッファから取り出され
る。同じスクリーンリフレッシュサイクルのあいだに、
第２のデータがディスプレイデバイスに供給されること
によって、スクリーンの第２のエリアにイメージを生成
する。第２のデータは、内部フレームバッファから取り
出される。
る方法のかたちでも実施可能である。本発明の原理を実
施するそのような方法の一例では、データをディスプレ
イデバイスのスクリーン上に表示する方法が提供され
る。スクリーンリフレッシュサイクルのあいだ、第１の
データがディスプレイデバイスに供給されることによっ
て、スクリーンの第１のエリアにイメージを生成する。
第１のデータは、外部フレームバッファから取り出され
る。同じスクリーンリフレッシュサイクルのあいだに、
第２のデータがディスプレイデバイスに供給されること
によって、スクリーンの第２のエリアにイメージを生成
する。第２のデータは、内部フレームバッファから取り
出される。
【００４０】本発明の原理は、従来の技術に対して実質
的な利点を有している。具体的には、これらの原理は、
デュアルスキャンスーパーツイステッドネマティックデ
ィスプレイを駆動するディスプレイコントローラおよび
それに関連づけられた制御回路を構成するのに用いれ
ば、特に効果的である。本発明を実施する回路、システ
ムおよび方法は、具体的には、フレームバッファサブシ
ステムのオーバーヘッドを低減し、無駄にされるメモリ
空間および関連コストを削減できる。
的な利点を有している。具体的には、これらの原理は、
デュアルスキャンスーパーツイステッドネマティックデ
ィスプレイを駆動するディスプレイコントローラおよび
それに関連づけられた制御回路を構成するのに用いれ
ば、特に効果的である。本発明を実施する回路、システ
ムおよび方法は、具体的には、フレームバッファサブシ
ステムのオーバーヘッドを低減し、無駄にされるメモリ
空間および関連コストを削減できる。
【００４１】以上の要旨は、以下に述べる本発明の詳細
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的な実施の形態について
は、本発明と同じ目的を実現するために別種の構造を改
変・設計する際の基礎として容易に利用可能であること
は、当業者には理解できるであろう。また、そのように
等価である構成が、添付の請求の範囲に述べられている
本発明の精神および範囲を超えることはないことも、当
業者には認識できるであろう。
な説明をよりよく理解できるように、本発明の各種特徴
および技術的長所をやや大まかに概観したものである。
本発明の請求の範囲の各主題を構成する、本発明のその
他の特徴および長所について以下に説明する。本願明細
書に開示される着想および具体的な実施の形態について
は、本発明と同じ目的を実現するために別種の構造を改
変・設計する際の基礎として容易に利用可能であること
は、当業者には理解できるであろう。また、そのように
等価である構成が、添付の請求の範囲に述べられている
本発明の精神および範囲を超えることはないことも、当
業者には認識できるであろう。
【００４２】
【発明の実施の形態】本発明およびその長所をよりよく
理解できるように、添付の図面を参照しながら、以下に
本発明を詳細に説明する。
理解できるように、添付の図面を参照しながら、以下に
本発明を詳細に説明する。
【００４３】本発明の原理およびその長所は、図１〜図
４に図示されている実施の形態の一例を参照すれば、最
もよく理解することができる。なお全図面を通して、同
一の参照番号は同一の構成要素を示す。本発明の原理は
数多くのシステムに適用可能ではあるが、例示を目的と
してこれらの原理は、パーソナルコンピュータに典型的
に用いられる基本的な処理システムアーキテクチャに関
連づけて説明される。
４に図示されている実施の形態の一例を参照すれば、最
もよく理解することができる。なお全図面を通して、同
一の参照番号は同一の構成要素を示す。本発明の原理は
数多くのシステムに適用可能ではあるが、例示を目的と
してこれらの原理は、パーソナルコンピュータに典型的
に用いられる基本的な処理システムアーキテクチャに関
連づけて説明される。
【００４４】図１は、処理システム１００の一部を示す
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、周辺バス１１６
とを備えている。後述するように、本発明の原理によれ
ば、ディスプレイコントローラ１０４は、デュアルスキ
ャンスーパーツイステッドネマティック（ＤＳＳＴＮ）
ディスプレイを備えたディスプレイデバイス１０７を制
御する、集積化されたハーフフレームバッファを備えて
いる。
高レベル機能ブロック図である。システム１００は、中
央処理ユニット１０１と、ＣＰＵローカルバス１０２
と、コアロジック１０３と、ディスプレイコントローラ
１０４と、システムメモリ１０５と、ディジタル／アナ
ログ変換器（ＤＡＣ）１０６と、フレームバッファ１０
８と、ディスプレイデバイス１０７と、周辺バス１１６
とを備えている。後述するように、本発明の原理によれ
ば、ディスプレイコントローラ１０４は、デュアルスキ
ャンスーパーツイステッドネマティック（ＤＳＳＴＮ）
ディスプレイを備えたディスプレイデバイス１０７を制
御する、集積化されたハーフフレームバッファを備えて
いる。
【００４５】ＣＰＵ１０１は、システム１００の全動作
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
ディスプレイユニット１０７上に表示されるグラフィッ
クデータの内容を決定する。ＣＰＵ１０１は、例えばイ
ンテルペンティアムTMクラスのマイクロプロセッサのよ
うな市販のパーソナルコンピュータに用いられている汎
用のマイクロプロセッサでありうる。ＣＰＵ１０１は、
ＣＰＵローカルバス１０２および周辺バス１１６を介し
てシステム１００の残りの部分と通信する。ＣＰＵロー
カルバス１０２は、例えば、この技術で知られている専
用バスや汎用バスでありうる。周辺バス１１６は、好ま
しくはＰＣＩバスであるが、この技術で知られているそ
の他多数のバスのうちのどれであってもよい。
を制御する「マスタ」である。ＣＰＵ１０１は、特に各
種データ処理機能を実行し、ユーザのコマンドおよび／
またはアプリケーションソフトウェアの実行に応答して
ディスプレイユニット１０７上に表示されるグラフィッ
クデータの内容を決定する。ＣＰＵ１０１は、例えばイ
ンテルペンティアムTMクラスのマイクロプロセッサのよ
うな市販のパーソナルコンピュータに用いられている汎
用のマイクロプロセッサでありうる。ＣＰＵ１０１は、
ＣＰＵローカルバス１０２および周辺バス１１６を介し
てシステム１００の残りの部分と通信する。ＣＰＵロー
カルバス１０２は、例えば、この技術で知られている専
用バスや汎用バスでありうる。周辺バス１１６は、好ま
しくはＰＣＩバスであるが、この技術で知られているそ
の他多数のバスのうちのどれであってもよい。
【００４６】コアロジック１０３は、ＣＰＵ１０１の制
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号およびインストラクションのやりとりを制
御する。コアロジック１０３は、システムの残りの部
分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットの
どれでもよい。図示されたシステムにおけるチップ１１
２のような１つ以上のコアロジックチップは、典型的に
は「アドレスおよびシステムコントローラ専用」であ
り、いっぽう図１におけるチップ１１４のような１つ以
上のコアロジックチップは「データ専用」である。概略
的にいうと、アドレス専用コアロジックチップ１１２
は、ＣＰＵ１０１をＣＰＵバス１０２のアドレスパスと
インタフェースし、キャッシュのコヒーレンシを確保す
るために必要なキャッシュタグ、セットに関連づけられ
たキャッシュタグおよびその他のデータを含むキャッシ
ュメモリを保守し、キャッシュ「バススヌーピング」を
実行し、システムメモリまたはキャッシュにおけるＤＲ
ＡＭに必要な制御信号を発生し、全体の管理トランザク
ションを制御する。概略的にいうと、データ専用チップ
１１４は、ＣＰＵ１０１をＣＰＵローカルバス１０２お
よび／または周辺（ＰＣＩ）バス１１６のデータパスと
インタフェースし、アドレスチップ１１２またはＣＰＵ
１０１に対してサイクル終了レスポンスを発し、もしそ
れらのサイクルが終了していないなら動作をアボート
し、かつＣＰＵローカルバス１０２および／または周辺
（ＰＣＩ）バス１１６のデータパスについて調停をす
る。
御の下に、ＣＰＵ１０１、ディスプレイコントローラ１
０４およびシステムメモリ１０５間でのデータ、アドレ
ス、制御信号およびインストラクションのやりとりを制
御する。コアロジック１０３は、システムの残りの部
分、特にＣＰＵ１０１と互換性を有するように設計され
た、市販されている多数のコアロジックチップセットの
どれでもよい。図示されたシステムにおけるチップ１１
２のような１つ以上のコアロジックチップは、典型的に
は「アドレスおよびシステムコントローラ専用」であ
り、いっぽう図１におけるチップ１１４のような１つ以
上のコアロジックチップは「データ専用」である。概略
的にいうと、アドレス専用コアロジックチップ１１２
は、ＣＰＵ１０１をＣＰＵバス１０２のアドレスパスと
インタフェースし、キャッシュのコヒーレンシを確保す
るために必要なキャッシュタグ、セットに関連づけられ
たキャッシュタグおよびその他のデータを含むキャッシ
ュメモリを保守し、キャッシュ「バススヌーピング」を
実行し、システムメモリまたはキャッシュにおけるＤＲ
ＡＭに必要な制御信号を発生し、全体の管理トランザク
ションを制御する。概略的にいうと、データ専用チップ
１１４は、ＣＰＵ１０１をＣＰＵローカルバス１０２お
よび／または周辺（ＰＣＩ）バス１１６のデータパスと
インタフェースし、アドレスチップ１１２またはＣＰＵ
１０１に対してサイクル終了レスポンスを発し、もしそ
れらのサイクルが終了していないなら動作をアボート
し、かつＣＰＵローカルバス１０２および／または周辺
（ＰＣＩ）バス１１６のデータパスについて調停をす
る。
【００４７】ＣＰＵ１０１は、直接、または外部（Ｌ
２）キャッシュ１１５を通してコアロジック１０３と通
信しうる。Ｌ２キャッシュ１１５は、例えば２５６キロ
バイトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ１
０１は、典型的には１６キロバイト以下のオンボード
（Ｌ１）キャッシュを含んでいてもよい。
２）キャッシュ１１５を通してコアロジック１０３と通
信しうる。Ｌ２キャッシュ１１５は、例えば２５６キロ
バイトの高速ＳＲＡＭ装置でありうる。なお、ＣＰＵ１
０１は、典型的には１６キロバイト以下のオンボード
（Ｌ１）キャッシュを含んでいてもよい。
【００４８】ディスプレイコントローラ１０４は、図２
を参照して後述する集積化されたハーフフレームバッフ
ァを実現するために必要な改変をされた多くの市販のＶ
ＧＡディスプレイコントローラならどれでもよい。ディ
スプレイコントローラ１０４は、例えば、シーラスロジ
ック社のＣＬ−ＧＤ７５４ｘシリーズのディスプレイコ
ントローラのいずれかであればよい。このようなコント
ローラの構成および動作は、ＣＬ−ＧＤ７５４ｘアプリ
ケーションブック（Rev 1.0、1994年11月22日）および
ＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧＡコントローラ暫定
版データブック（Rev 1.0.2、1994年6月）に記載されて
いる。これらの文献はいずれもカリフォルニア州、フレ
モントのシーラスロジック社（Cirrus Logic, Inc.）か
ら入手可能であり、本明細書においても参考として援用
される。
を参照して後述する集積化されたハーフフレームバッフ
ァを実現するために必要な改変をされた多くの市販のＶ
ＧＡディスプレイコントローラならどれでもよい。ディ
スプレイコントローラ１０４は、例えば、シーラスロジ
ック社のＣＬ−ＧＤ７５４ｘシリーズのディスプレイコ
ントローラのいずれかであればよい。このようなコント
ローラの構成および動作は、ＣＬ−ＧＤ７５４ｘアプリ
ケーションブック（Rev 1.0、1994年11月22日）および
ＣＬ−ＧＤ７５４２ ＬＣＤ ＶＧＡコントローラ暫定
版データブック（Rev 1.0.2、1994年6月）に記載されて
いる。これらの文献はいずれもカリフォルニア州、フレ
モントのシーラスロジック社（Cirrus Logic, Inc.）か
ら入手可能であり、本明細書においても参考として援用
される。
【００４９】ディスプレイコントローラ１０４は、ＣＰ
Ｕ１０１からのデータ、インストラクションおよび／ま
たはアドレスを、コアロジック１０３を通して受け取る
ことができる。データ、インストラクションおよびアド
レスは、コアロジック１０３を通して、ディスプレイコ
ントローラ１０４およびシステムメモリ１０５の間でも
やりとりされる。さらにアドレスおよびインストラクシ
ョンは、例えばＰＣＩローカルバスでありうる周辺（ロ
ーカル）バス１１６を介しても、コアロジック１０３お
よびディスプレイコントローラ１０４の間でやりとりさ
れうる。
Ｕ１０１からのデータ、インストラクションおよび／ま
たはアドレスを、コアロジック１０３を通して受け取る
ことができる。データ、インストラクションおよびアド
レスは、コアロジック１０３を通して、ディスプレイコ
ントローラ１０４およびシステムメモリ１０５の間でも
やりとりされる。さらにアドレスおよびインストラクシ
ョンは、例えばＰＣＩローカルバスでありうる周辺（ロ
ーカル）バス１１６を介しても、コアロジック１０３お
よびディスプレイコントローラ１０４の間でやりとりさ
れうる。
【００５０】概略的にいうと、ディスプレイコントロー
ラ１０４は、スクリーンリフレッシュを制御し、例えば
ライン描画、ポリゴン塗りつぶし、色空間変換、表示デ
ータ補間、ズーミングおよびビデオストリーム化などの
限られた数のグラフィック機能を実行し、電力管理とい
ったその他のシステム管理タスクの操作をおこなう。最
も重要なのは、ディスプレイコントローラ１０４は、ス
クリーンリフレッシュのあいだにフレームバッファ１０
８からディスプレイユニット１０７への画素データのラ
スタを制御し、表示データの更新をおこなう間にＣＰＵ
１０１およびフレームバッファ１０８をインタフェース
することである。ビデオデータは、ディスプレイコント
ローラ１０４に直接、入力されてもよい。
ラ１０４は、スクリーンリフレッシュを制御し、例えば
ライン描画、ポリゴン塗りつぶし、色空間変換、表示デ
ータ補間、ズーミングおよびビデオストリーム化などの
限られた数のグラフィック機能を実行し、電力管理とい
ったその他のシステム管理タスクの操作をおこなう。最
も重要なのは、ディスプレイコントローラ１０４は、ス
クリーンリフレッシュのあいだにフレームバッファ１０
８からディスプレイユニット１０７への画素データのラ
スタを制御し、表示データの更新をおこなう間にＣＰＵ
１０１およびフレームバッファ１０８をインタフェース
することである。ビデオデータは、ディスプレイコント
ローラ１０４に直接、入力されてもよい。
【００５１】ディジタル／アナログ変換器１０６は、デ
ィジタルデータをコントローラ１０４から受け取り、必
要に応じてディスプレイ１０７をドライブするためにア
ナログデータを出力する。図示されている実施の形態に
おいては、ＤＡＣ１０６は、ディスプレイコントローラ
１０４とともに単一のチップ上に一体化されている。
ィジタルデータをコントローラ１０４から受け取り、必
要に応じてディスプレイ１０７をドライブするためにア
ナログデータを出力する。図示されている実施の形態に
おいては、ＤＡＣ１０６は、ディスプレイコントローラ
１０４とともに単一のチップ上に一体化されている。
【００５２】システム１００の具体的な実現方式によっ
ては、ディスプレイコントローラ１０４は、いくつか選
択肢を挙げれば、カラーパレット、ＹＵＶ／ＲＧＢフォ
ーマット変換回路、および／またはＸおよびＹズーミン
グ回路を備えていてもよい。
ては、ディスプレイコントローラ１０４は、いくつか選
択肢を挙げれば、カラーパレット、ＹＵＶ／ＲＧＢフォ
ーマット変換回路、および／またはＸおよびＹズーミン
グ回路を備えていてもよい。
【００５３】ディスプレイ１０７は、好ましくは、２つ
の同時にスキャンされるパネルエリアに分割されたパネ
ル上に、イメージを複数の画素として表示するデュアル
スキャンスーパーツイステッドネマティック（ＤＳＳＴ
Ｎ）ディスプレイである。しかし、本発明の原理は、デ
ュアルスキャンＳＴＮディスプレイに限定されるわけで
はなく、独立してスキャンされる多数のエリアすなわち
領域に分割されたマルチプルスキャンＳＴＮディスプレ
イにおいても適用可能であることには留意されたい。例
えば、ディスプレイスクリーンは、４つの同時にスキャ
ンされる領域に分割されてもよい。
の同時にスキャンされるパネルエリアに分割されたパネ
ル上に、イメージを複数の画素として表示するデュアル
スキャンスーパーツイステッドネマティック（ＤＳＳＴ
Ｎ）ディスプレイである。しかし、本発明の原理は、デ
ュアルスキャンＳＴＮディスプレイに限定されるわけで
はなく、独立してスキャンされる多数のエリアすなわち
領域に分割されたマルチプルスキャンＳＴＮディスプレ
イにおいても適用可能であることには留意されたい。例
えば、ディスプレイスクリーンは、４つの同時にスキャ
ンされる領域に分割されてもよい。
【００５４】図２は、ディスプレイコントローラ１０４
の回路部分を強調した、より詳細な機能ブロック図であ
る。図示されている実施の形態では、ハーフフレームバ
ッファは、データの処理およびディスプレイ１０７への
パイプライン処理を制御する同一の半導体チップ上に一
体化されている。なお、図２のアーキテクチャおよび回
路は、本発明のアプリケーションの一例を示すために与
えられたものであることは認識されたい。本発明の原理
を実際に実施する際には、ディスプレイコントローラの
アーキテクチャおよび回路は、その実施の形態次第で、
大きく変わってくるものである。
の回路部分を強調した、より詳細な機能ブロック図であ
る。図示されている実施の形態では、ハーフフレームバ
ッファは、データの処理およびディスプレイ１０７への
パイプライン処理を制御する同一の半導体チップ上に一
体化されている。なお、図２のアーキテクチャおよび回
路は、本発明のアプリケーションの一例を示すために与
えられたものであることは認識されたい。本発明の原理
を実際に実施する際には、ディスプレイコントローラの
アーキテクチャおよび回路は、その実施の形態次第で、
大きく変わってくるものである。
【００５５】概略的にいうと、表示データは、先入れ先
出し（ＦＩＦＯ）メモリすなわちレジスタ２０１を介し
てフレームバッファ１０８から受け取られる。ＦＩＦＯ
２０１の機能としては、たとえフレームバッファ１０８
からの入力データストリームが、フレームバッファ１０
８でその他のメモリ動作がおこなわれる間に割り込みを
受けても、ディスプレイコントローラ１０４を通るデー
タストリームが相対的には確実に一定のままとすること
が特に挙げられる。
出し（ＦＩＦＯ）メモリすなわちレジスタ２０１を介し
てフレームバッファ１０８から受け取られる。ＦＩＦＯ
２０１の機能としては、たとえフレームバッファ１０８
からの入力データストリームが、フレームバッファ１０
８でその他のメモリ動作がおこなわれる間に割り込みを
受けても、ディスプレイコントローラ１０４を通るデー
タストリームが相対的には確実に一定のままとすること
が特に挙げられる。
【００５６】ＦＩＦＯ２０１からパイプラインされた表
示データは、次に、従来の属性コントローラ２０２を通
される。属性コントローラ２０２は、概略的にいうと、
テキストモードにおけるブリンキングやアンダーライニ
ングのような動作をおこなう。属性コントローラ２０２
の出力は、図示されている実施の形態では、従来のカラ
ールックアップテーブル２０３のインデックスとなる。
示データは、次に、従来の属性コントローラ２０２を通
される。属性コントローラ２０２は、概略的にいうと、
テキストモードにおけるブリンキングやアンダーライニ
ングのような動作をおこなう。属性コントローラ２０２
の出力は、図示されている実施の形態では、従来のカラ
ールックアップテーブル２０３のインデックスとなる。
【００５７】ディジタル／アナログ変換器（ＤＡＣ）１
０６は、カラールックアップテーブル２０３に結合され
ており、例えばＣＲＴディスプレイのような第２のディ
スプレイを駆動する。図示されている実施の形態では、
ＤＡＣ１０６は、第２のディスプレイには接続されてい
ない。
０６は、カラールックアップテーブル２０３に結合され
ており、例えばＣＲＴディスプレイのような第２のディ
スプレイを駆動する。図示されている実施の形態では、
ＤＡＣ１０６は、第２のディスプレイには接続されてい
ない。
【００５８】カラールックアップテーブル２０３からの
インデックスの付けられたカラーデータは、また、従来
のディザ／シェーダ回路にも送られる。概略的にいう
と、ディザ／シェーダ回路２０４は、表示データの各ワ
ードのビット数を（典型的には、入力ワード幅のわずか
４０％にまで）低減（圧縮）する。例えば、ここで、シ
ステムがフレームバッファ１０８からパイプラインされ
た、１画素当たり８ビットの表示データを処理している
ものとすると、ディザ／シェーダ回路は、この技術では
公知のアルゴリズムを用いて、これらのワードのそれぞ
れを３ビットワードにまで圧縮することができる。
インデックスの付けられたカラーデータは、また、従来
のディザ／シェーダ回路にも送られる。概略的にいう
と、ディザ／シェーダ回路２０４は、表示データの各ワ
ードのビット数を（典型的には、入力ワード幅のわずか
４０％にまで）低減（圧縮）する。例えば、ここで、シ
ステムがフレームバッファ１０８からパイプラインされ
た、１画素当たり８ビットの表示データを処理している
ものとすると、ディザ／シェーダ回路は、この技術では
公知のアルゴリズムを用いて、これらのワードのそれぞ
れを３ビットワードにまで圧縮することができる。
【００５９】ＤＳＳＴＮディスプレイ１０７のディスプ
レイスクリーン上のエリアのうちの選択されたあるエリ
アをリフレッシュするためのデータが、ディザ／シェー
ダ回路２０４から従来のドライバ／バッファ２１０を介
してディスプレイ１０７に供給される。同じデータは、
フォーマッタ２０５にも入力され、その後、集積化され
たハーフフレームバッファサブシステム２０６に格納さ
れる。フォーマッタ２０５は、ハーフフレームバッファ
サブシステム２０６との間でやりとりされている各ワー
ドにおける各ビットのビット重みを変化させる機能など
の機能を実行することによって、ハーフフレームバッフ
ァサブシステム２０６の必要とされる容量をさらに最適
化することを可能にする。ある与えられたディスプレイ
エリアの以前のスキャンからリサイクルされているデー
タは、ハーフフレームバッファサブシステム２０６から
リードされ、ＤＳＳＴＮディスプレイユニット１０７に
供給される以前にフォーマッタ２０５により処理され
る。
レイスクリーン上のエリアのうちの選択されたあるエリ
アをリフレッシュするためのデータが、ディザ／シェー
ダ回路２０４から従来のドライバ／バッファ２１０を介
してディスプレイ１０７に供給される。同じデータは、
フォーマッタ２０５にも入力され、その後、集積化され
たハーフフレームバッファサブシステム２０６に格納さ
れる。フォーマッタ２０５は、ハーフフレームバッファ
サブシステム２０６との間でやりとりされている各ワー
ドにおける各ビットのビット重みを変化させる機能など
の機能を実行することによって、ハーフフレームバッフ
ァサブシステム２０６の必要とされる容量をさらに最適
化することを可能にする。ある与えられたディスプレイ
エリアの以前のスキャンからリサイクルされているデー
タは、ハーフフレームバッファサブシステム２０６から
リードされ、ＤＳＳＴＮディスプレイユニット１０７に
供給される以前にフォーマッタ２０５により処理され
る。
【００６０】ディスプレイコントローラ１０４はまた、
従来のメモリ制御２０９も備えている。メモリ制御は、
アドレス発生器、メモリ制御信号（例えば、／ＲＡＳ、
／ＣＡＳ、ＤＥおよびＲ／Ｗ）を発生する信号発生器、
ならびにフレームバッファ１０８およびハーフフレーム
バッファ２０６へのアクセスに優先順位をつけたり、そ
のアクセスを実行したりする調停および／またはシーケ
ンサ回路を特に備えている。
従来のメモリ制御２０９も備えている。メモリ制御は、
アドレス発生器、メモリ制御信号（例えば、／ＲＡＳ、
／ＣＡＳ、ＤＥおよびＲ／Ｗ）を発生する信号発生器、
ならびにフレームバッファ１０８およびハーフフレーム
バッファ２０６へのアクセスに優先順位をつけたり、そ
のアクセスを実行したりする調停および／またはシーケ
ンサ回路を特に備えている。
【００６１】集積化されたハーフフレームバッファサブ
システム２０６は、好ましくは、例えば図３に示すよう
な典型的な半導体メモリアーキテクチャ内に構成されう
る。
システム２０６は、好ましくは、例えば図３に示すよう
な典型的な半導体メモリアーキテクチャ内に構成されう
る。
【００６２】図３のアーキテクチャでは、ハーフフレー
ムバッファサブシステム２０６は、Ｍ本のロウとＮ本の
カラムとをなして配置された複数のメモリセルから構成
されるアレイ３０１を備えている。それぞれのロウは、
ロウデコーダ３０２に結合された少なくとも１つの導電
性ワードラインに関連づけられており、それぞれの物理
セルカラムは、複数のセンスアンプ３０３のうちの対応
する１つに結合されている少なくとも１つのビットライ
ンに関連づけられている。データは、センスアンプ３０
３との間でやりとりされる。その結果、データは、カラ
ムデコーダ３０４を介して関連づけられたセルカラムと
の間でやりとりされる。好ましい実施の形態では、ロウ
デコーダ３０２、センスアンプ３０３およびカラムデコ
ーダ３０４は、ダイナミック回路から構成される。ただ
し、代わりに実施可能な形態では、スタティックな回路
を用いてもよい。
ムバッファサブシステム２０６は、Ｍ本のロウとＮ本の
カラムとをなして配置された複数のメモリセルから構成
されるアレイ３０１を備えている。それぞれのロウは、
ロウデコーダ３０２に結合された少なくとも１つの導電
性ワードラインに関連づけられており、それぞれの物理
セルカラムは、複数のセンスアンプ３０３のうちの対応
する１つに結合されている少なくとも１つのビットライ
ンに関連づけられている。データは、センスアンプ３０
３との間でやりとりされる。その結果、データは、カラ
ムデコーダ３０４を介して関連づけられたセルカラムと
の間でやりとりされる。好ましい実施の形態では、ロウ
デコーダ３０２、センスアンプ３０３およびカラムデコ
ーダ３０４は、ダイナミック回路から構成される。ただ
し、代わりに実施可能な形態では、スタティックな回路
を用いてもよい。
【００６３】本発明の原理によれば、アレイ３０１の製
造にあたっては、現在利用可能な多数のメモリセル設計
のどれでも用いることができる。例えば、もしセルのサ
イズを小さくすること、および／またはアレイの密度を
高くすることが要求されるのなら、Ｐチャネル型または
Ｎチャネル型の、単一トランジスタ・単一キャパシタダ
イナミックランダムアクセスメモリ（１Ｔ１Ｃ ＤＲＡ
Ｍ）セルを用いることができる。あるいは、好ましくは
ＡＳＩＣプロセスを用いて構成された（３Ｔ）ＤＲＡＭ
セルを用いてもよい。もしより高速なメモリアレイが望
ましいのなら、スタティックランダムアクセスメモリ
（ＳＲＡＭ）セルを用いてもよい。例えば、アレイ３０
１に含まれるセルは、４トランジスタ・２レジスタ（４
Ｔ２Ｒ）ＳＲＡＭセルまたは６トランジスタ（６Ｔ）Ｓ
ＲＡＭセルでありうる。
造にあたっては、現在利用可能な多数のメモリセル設計
のどれでも用いることができる。例えば、もしセルのサ
イズを小さくすること、および／またはアレイの密度を
高くすることが要求されるのなら、Ｐチャネル型または
Ｎチャネル型の、単一トランジスタ・単一キャパシタダ
イナミックランダムアクセスメモリ（１Ｔ１Ｃ ＤＲＡ
Ｍ）セルを用いることができる。あるいは、好ましくは
ＡＳＩＣプロセスを用いて構成された（３Ｔ）ＤＲＡＭ
セルを用いてもよい。もしより高速なメモリアレイが望
ましいのなら、スタティックランダムアクセスメモリ
（ＳＲＡＭ）セルを用いてもよい。例えば、アレイ３０
１に含まれるセルは、４トランジスタ・２レジスタ（４
Ｔ２Ｒ）ＳＲＡＭセルまたは６トランジスタ（６Ｔ）Ｓ
ＲＡＭセルでありうる。
【００６４】ロウデコーダ３０２およびカラムデコーダ
３０４に対するアドレスは、メモリ制御２０９内の従来
のアドレス発生回路からアドレスラッチを介してパイプ
ラインされる。データは、アレイ３０１からリードアン
プ３１０、出力ラッチ３１１および出力アンプ／バッフ
ァ３１２を介して出力（リード）される。データは、デ
ータラッチ３０８を介してアレイ３０１内に入力（ライ
ト）される。
３０４に対するアドレスは、メモリ制御２０９内の従来
のアドレス発生回路からアドレスラッチを介してパイプ
ラインされる。データは、アレイ３０１からリードアン
プ３１０、出力ラッチ３１１および出力アンプ／バッフ
ァ３１２を介して出力（リード）される。データは、デ
ータラッチ３０８を介してアレイ３０１内に入力（ライ
ト）される。
【００６５】本発明の原理に基づき代わりに実施可能な
形態では、ハーフフレームバッファサブシステム２０６
は、デュアルポートメモリとして構成されてもよい。デ
ュアルポート型アーキテクチャの一例を、図４に示す。
この場合、データは、フォーマッタ２０５から従来のＩ
／Ｏ（双方向）ポートを通してセルアレイへとライトさ
れる。いっぽう、データは、第２の（リード用）独立し
たポートを通してフォーマッタ２０５へとリードアウト
される。このデュアルポートを用いた実施の形態は、好
ましくはＳＲＡＭセルを用いて構成される。ただし、Ｄ
ＲＡＭセルを代わりに用いてもよい。
形態では、ハーフフレームバッファサブシステム２０６
は、デュアルポートメモリとして構成されてもよい。デ
ュアルポート型アーキテクチャの一例を、図４に示す。
この場合、データは、フォーマッタ２０５から従来のＩ
／Ｏ（双方向）ポートを通してセルアレイへとライトさ
れる。いっぽう、データは、第２の（リード用）独立し
たポートを通してフォーマッタ２０５へとリードアウト
される。このデュアルポートを用いた実施の形態は、好
ましくはＳＲＡＭセルを用いて構成される。ただし、Ｄ
ＲＡＭセルを代わりに用いてもよい。
【００６６】
【表１】
【００６７】表１は、選択された表示サイズおよび画素
の深さに対して要求されるフレームバッファおよびハー
フフレームバッファの容量をまとめている。本発明によ
る集積化されたハーフフレームバッファでは、相当量の
メモリが無駄にされる事例の数を減らすことができると
いう効果が得られている。例えば、画素の深さが１６ビ
ット／画素である８００×６００画素のディスプレイ
は、リサイクルをおこなうにあたって、９４０キロバイ
トの従来のフレームバッファと、８８キロバイトのハー
フフレームバッファとを必要とする。本発明では、８８
キロバイトのハーフフレームバッファをオンチップで設
けたフレームバッファ１０８を構成するには、標準的な
１メガバイトのメモリインクリメントを用いることがで
きる。外部フレームバッファのみを用いるＤＳＳＴＮデ
ィスプレイシステムをサポートするためには、バッファ
リングをおこなうのに必要な最小の容量は（アイコンお
よびオフスクリーンメモリ用に必要とされる空間を考慮
に入れなくても）９４０キロバイト＋８８キロバイト、
すなわち合計１０２８キロバイトとなる。従来のメモリ
装置を用いるものとすると、次のメモリインクリメント
としては、２メガバイトを選択せざるをえないので、メ
モリ空間が大量に無駄にされる結果となる。本発明の原
理を適用することによって同様の効果が得られる例とし
ては、例えば、６４０×４８０×２４の場合が挙げられ
る。ビデオデータの場合は必要な記憶容量が増大するこ
とを考慮にいれれば、このようにメモリの容量を節約で
きることの重要度はさらに高くなる。
の深さに対して要求されるフレームバッファおよびハー
フフレームバッファの容量をまとめている。本発明によ
る集積化されたハーフフレームバッファでは、相当量の
メモリが無駄にされる事例の数を減らすことができると
いう効果が得られている。例えば、画素の深さが１６ビ
ット／画素である８００×６００画素のディスプレイ
は、リサイクルをおこなうにあたって、９４０キロバイ
トの従来のフレームバッファと、８８キロバイトのハー
フフレームバッファとを必要とする。本発明では、８８
キロバイトのハーフフレームバッファをオンチップで設
けたフレームバッファ１０８を構成するには、標準的な
１メガバイトのメモリインクリメントを用いることがで
きる。外部フレームバッファのみを用いるＤＳＳＴＮデ
ィスプレイシステムをサポートするためには、バッファ
リングをおこなうのに必要な最小の容量は（アイコンお
よびオフスクリーンメモリ用に必要とされる空間を考慮
に入れなくても）９４０キロバイト＋８８キロバイト、
すなわち合計１０２８キロバイトとなる。従来のメモリ
装置を用いるものとすると、次のメモリインクリメント
としては、２メガバイトを選択せざるをえないので、メ
モリ空間が大量に無駄にされる結果となる。本発明の原
理を適用することによって同様の効果が得られる例とし
ては、例えば、６４０×４８０×２４の場合が挙げられ
る。ビデオデータの場合は必要な記憶容量が増大するこ
とを考慮にいれれば、このようにメモリの容量を節約で
きることの重要度はさらに高くなる。
【００６８】以下に図５を参照して、システム１００の
表示制御動作を説明する。図５は、ディスプレイデバイ
ス１０７のスクリーン５０１の模式図である。図示され
ている実施の形態では、スクリーン５０１は、２つの独
立してスキャンされるエリアすなわち領域に仕切られ
た、スーパーツイステッドネマティックＬＣＤ表示エレ
メント（画素）から構成される複数のロウを含んでい
る。ここで、ロウ０〜ロウ（Ｎ／２−１）がエリア０を
構成しており、ロウＮ／２〜ロウ（Ｎ−１）がエリア１
を構成している。
表示制御動作を説明する。図５は、ディスプレイデバイ
ス１０７のスクリーン５０１の模式図である。図示され
ている実施の形態では、スクリーン５０１は、２つの独
立してスキャンされるエリアすなわち領域に仕切られ
た、スーパーツイステッドネマティックＬＣＤ表示エレ
メント（画素）から構成される複数のロウを含んでい
る。ここで、ロウ０〜ロウ（Ｎ／２−１）がエリア０を
構成しており、ロウＮ／２〜ロウ（Ｎ−１）がエリア１
を構成している。
【００６９】エリア０に対するラスタスキャンは、ロウ
０における第１の画素（すなわち、左上隅の画素）から
始まる。同時に、エリア１に対するラスタスキャンも、
ロウＮ／２における第１の画素から始まる。ここでは、
議論を目的として、第１のリフレッシュ（スキャン）サ
イクルのあいだ、エリア０は外部フレームバッファから
のデータでリフレッシュされるものとし、エリア１は、
集積化されたハーフフレームバッファ２０６からのデー
タでリフレッシュされるものとする。
０における第１の画素（すなわち、左上隅の画素）から
始まる。同時に、エリア１に対するラスタスキャンも、
ロウＮ／２における第１の画素から始まる。ここでは、
議論を目的として、第１のリフレッシュ（スキャン）サ
イクルのあいだ、エリア０は外部フレームバッファから
のデータでリフレッシュされるものとし、エリア１は、
集積化されたハーフフレームバッファ２０６からのデー
タでリフレッシュされるものとする。
【００７０】フレームバッファ１０８からのそれぞれの
データワードが、ディザ／シェーダ回路２０４から出力
され、ディスプレイ１０７に送られることによって、エ
リア０の現在のラスタスキャンをサポートする時、この
ワードはフォーマッタ２０５にも送られる。従来の調停
およびパイプライン技術を用いて、フォーマットされた
データは、ディザ／シェーダ２０４から、メモリへとラ
イトされ、エリア１の以前のリフレッシュの間に格納さ
れたリサイクルされたデータは、エリア１のラスタスキ
ャンをサポートするためにリードされる。
データワードが、ディザ／シェーダ回路２０４から出力
され、ディスプレイ１０７に送られることによって、エ
リア０の現在のラスタスキャンをサポートする時、この
ワードはフォーマッタ２０５にも送られる。従来の調停
およびパイプライン技術を用いて、フォーマットされた
データは、ディザ／シェーダ２０４から、メモリへとラ
イトされ、エリア１の以前のリフレッシュの間に格納さ
れたリサイクルされたデータは、エリア１のラスタスキ
ャンをサポートするためにリードされる。
【００７１】後続するリフレッシュ（スキャン）サイク
ルのあいだ、フレームバッファ１０８からのデータは、
エリア１のラスタスキャンをサポートし、ハーフフレー
ムバッファサブシステム２０６内にライトされる。以前
のサイクルの間にハーフフレームバッファサブシステム
２０６に格納されていたデータが、このときリードされ
ることによって、エリア０のラスタスキャンをサポート
する。
ルのあいだ、フレームバッファ１０８からのデータは、
エリア１のラスタスキャンをサポートし、ハーフフレー
ムバッファサブシステム２０６内にライトされる。以前
のサイクルの間にハーフフレームバッファサブシステム
２０６に格納されていたデータが、このときリードされ
ることによって、エリア０のラスタスキャンをサポート
する。
【００７２】この２段階プロセスは、ディスプレイ１０
７のディスプレイスクリーン５０１がアクティブである
間は反復される。要約すると、ＤＳＳＴＮディスプレイ
のようなデュアルスキャンディスプレイの場合、外部フ
レームバッファ１０８からのデータは、ある与えられた
スクリーンエリアについて２回用いられる。すなわち、
このデータは、最初のラスタスキャンのあいだは、フレ
ームバッファ１０８から直接、取り出されて処理され、
バッファリングの後に続くラスタスキャンでは、ハーフ
フレームバッファシステム２０６から取り出され、処理
される。さらには、あるリフレッシュサイクルのあい
だ、第１のパネルは、フレームバッファ１０８からのデ
ータを用いてリフレッシュされ、第２のパネルは、ハー
フフレームバッファサブシステム２０６からのデータを
用いてリフレッシュされる。次のリフレッシュサイクル
では、第１のパネルはハーフフレームバッファサブシス
テム２０６からリフレッシュされ、第２のパネルは、フ
レームバッファ１０８からリフレッシュされる。
７のディスプレイスクリーン５０１がアクティブである
間は反復される。要約すると、ＤＳＳＴＮディスプレイ
のようなデュアルスキャンディスプレイの場合、外部フ
レームバッファ１０８からのデータは、ある与えられた
スクリーンエリアについて２回用いられる。すなわち、
このデータは、最初のラスタスキャンのあいだは、フレ
ームバッファ１０８から直接、取り出されて処理され、
バッファリングの後に続くラスタスキャンでは、ハーフ
フレームバッファシステム２０６から取り出され、処理
される。さらには、あるリフレッシュサイクルのあい
だ、第１のパネルは、フレームバッファ１０８からのデ
ータを用いてリフレッシュされ、第２のパネルは、ハー
フフレームバッファサブシステム２０６からのデータを
用いてリフレッシュされる。次のリフレッシュサイクル
では、第１のパネルはハーフフレームバッファサブシス
テム２０６からリフレッシュされ、第２のパネルは、フ
レームバッファ１０８からリフレッシュされる。
【００７３】ディスプレイプロセッサは、本発明の原理
による集積化されたハーフフレームバッファを有してい
る。特に、従来の（外部）フレームバッファ１０８に課
せられる要求が大幅に緩和されている。さらには、ハー
フフレームバッファをディスプレイコントローラと一体
化することによって、外部フレームバッファの容量を低
減し、および／またはその使用法を最適化することがで
きる。
による集積化されたハーフフレームバッファを有してい
る。特に、従来の（外部）フレームバッファ１０８に課
せられる要求が大幅に緩和されている。さらには、ハー
フフレームバッファをディスプレイコントローラと一体
化することによって、外部フレームバッファの容量を低
減し、および／またはその使用法を最適化することがで
きる。
【００７４】以上に本発明およびその長所を詳細に説明
したが、添付の請求の範囲によって規定される発明の精
神および範囲から離れることなく、さまざまな変更、置
き換えおよび改良がここでなされてもよいことは理解さ
れたい。
したが、添付の請求の範囲によって規定される発明の精
神および範囲から離れることなく、さまざまな変更、置
き換えおよび改良がここでなされてもよいことは理解さ
れたい。
【００７５】
【発明の効果】本発明によれば、デュアルスキャンディ
スプレイを実現するための回路、システムおよび方法を
提供することができる。具体的には、そのような回路、
システムおよび方法は、フレームバッファサブシステム
のオーバーヘッドを低減することができ、かつ、無駄に
されるメモリ空間および関連するコストを削減できる、
デュアルスキャンディスプレイを実現するための回路、
システムおよび方法を提供することができる。
スプレイを実現するための回路、システムおよび方法を
提供することができる。具体的には、そのような回路、
システムおよび方法は、フレームバッファサブシステム
のオーバーヘッドを低減することができ、かつ、無駄に
されるメモリ空間および関連するコストを削減できる、
デュアルスキャンディスプレイを実現するための回路、
システムおよび方法を提供することができる。
【図１】本発明の原理を実施する処理システムの高レベ
ル機能ブロック図である。
ル機能ブロック図である。
【図２】図１のディスプレイコントローラの一部と、そ
れに関連づけられたディスプレイデバイスおよびフレー
ムバッファのインタフェースとを示すより詳細な機能ブ
ロック図である。
れに関連づけられたディスプレイデバイスおよびフレー
ムバッファのインタフェースとを示すより詳細な機能ブ
ロック図である。
【図３】図２に示されている集積化されたハーフフレー
ムバッファを示すより詳細な機能ブロック図である。
ムバッファを示すより詳細な機能ブロック図である。
【図４】本発明の原理を実施する第２のディスプレイコ
ントローラの機能ブロック図である。
ントローラの機能ブロック図である。
【図５】本発明の原理に基づくディスプレイコントロー
ラにより制御されるディスプレイスクリーンを概略的に
示す図である。
ラにより制御されるディスプレイスクリーンを概略的に
示す図である。
１０４ ディスプレイコントローラ １０７ ディスプレイ １０８ フレームバッファ ２０１ ＦＩＦＯ ２０２ 属性コントローラ ２０３ カラーＬＵＴ ２０４ ディザ／シェーダ ２０５ フォーマッタ ２０６ ハーフフレームバッファ ２０９ メモリ制御 ２１０ ディスプレイドライバ
フロントページの続き (71)出願人 595158337 3100 Ｗｅｓｔ Ｗａｒｒｅｎ Ａｖｅｎ ｕｅ，Ｆｒｅｍｏｎｔ，Ｃａｌｉｆｏｒｎ ｉａ 94538，Ｕ．Ｓ．Ａ. (72)発明者 ジー．アール．モハン ラオ アメリカ合衆国 テキサス 75252， ダ ラス， コベハーベン 5723 (72)発明者 マイケル イー． ルナス アメリカ合衆国 テキサス， マックキン ニー， ウィロウ レーン 1604
Claims (26)
- 【請求項１】 スクリーン上にイメージを表示するよう
に動作可能なディスプレイデバイスと共に用いられるデ
ィスプレイコントローラであって、 第１のデータを該ディスプレイデバイスに供給すること
によって、該スクリーンの第１のエリアにイメージを生
成する回路であって、該第１のデータが、外部フレーム
バッファから取り出される、回路と、 第２のデータを該ディスプレイデバイスに供給すること
によって、該スクリーンの第２のエリアにイメージを生
成する回路であって、該第２のデータが、内部フレーム
バッファから取り出される、回路と、を備えているディ
スプレイコントローラ。 - 【請求項２】 前記ディスプレイデバイスが、前記コン
トローラにより供給された前記第１および第２のデータ
を用いて前記第１および第２のエリアを実質的に同時に
リフレッシュするように動作可能であるデュアルスキャ
ンディスプレイデバイスを備えている、請求項１に記載
のディスプレイコントローラ。 - 【請求項３】 前記ディスプレイデバイスが、スーパー
ツイステッドネマティックディスプレイを備えている、
請求項１に記載のディスプレイコントローラ。 - 【請求項４】 前記内部フレームバッファが、ダイナミ
ックランダムアクセスメモリセルのアレイを備えてい
る、請求項１に記載のディスプレイコントローラ。 - 【請求項５】 前記内部フレームバッファが、スタティ
ックランダムアクセスメモリセルのアレイを備えてい
る、請求項１に記載のディスプレイコントローラ。 - 【請求項６】 前記第１のデータを前記内部フレームバ
ッファへとライトする回路をさらに備えている、請求項
１に記載のディスプレイコントローラ。 - 【請求項７】 前記内部フレームバッファが、デュアル
ポート型メモリを備えている、請求項１に記載のディス
プレイコントローラ。 - 【請求項８】 パーシャルフレームバッファと、 第１のリフレッシュサイクルの間に第１のデータを処理
することによって、マルチプルスキャンディスプレイの
第１のスクリーンエリアにイメージを生成するように動
作可能である第１の回路であって、該第１のデータが外
部ソースから受け取られる、第１の回路と、 該第１のリフレッシュサイクルの間に第２のデータを処
理することによって、該マルチプルスキャンディスプレ
イの第２のスクリーンエリアにイメージを生成するよう
に動作可能である第２の回路であって、該第２のデータ
が該パーシャルフレームバッファから取り出される、第
２の回路と、 該第１のリフレッシュサイクルの間に該フレームバッフ
ァに該第１のデータを格納するように該第１のリフレッ
シュサイクルの間に動作可能である第３の回路と、を備
えている集積回路。 - 【請求項９】 前記第１の処理回路が、第２のリフレッ
シュサイクルの間に、前記外部ソースから受け取られた
第３のデータを処理することによって、前記第２のスク
リーンエリアにイメージを生成するように動作可能であ
り、 前記第２の処理回路が、該第２のリフレッシュサイクル
の間に、前記パーシャルフレームバッファから受け取ら
れた前記第１のデータを処理するように動作可能であ
り、かつ前記第３の回路が、該第２のリフレッシュサイ
クルの間に、該パーシャルフレームバッファに該第３の
データを格納するように動作可能である、請求項８に記
載の集積回路。 - 【請求項１０】 前記ディスプレイが、前記２つのエリ
アを有するスクリーン上にイメージを表示するデュアル
スキャンディスプレイを備えている、請求項８に記載の
集積回路。 - 【請求項１１】 前記ディスプレイが、デュアルスキャ
ンスーパーツイステッドネマティックディスプレイを備
えている、請求項１０に記載の集積回路。 - 【請求項１２】 前記第１、第２および第３の回路が、
ディスプレイコントローラの一部をなしている、請求項
１０に記載の集積回路。 - 【請求項１３】 前記第１の回路が、ディザ／シェーダ
回路を備えている、請求項８に記載の集積回路。 - 【請求項１４】 前記第２の回路が、ディザ／シェーダ
およびフォーマッタを備えている、請求項８に記載の集
積回路。 - 【請求項１５】 前記パーシャルフレームバッファが、
データを該パーシャルフレームバッファに格納する第１
のポートと、データを該パーシャルフレームバッファか
ら取り出す第２のポートとを有するデュアルポート型メ
モリを備えている、請求項８に記載の集積回路。 - 【請求項１６】 前記外部ソースが、外部フレームバッ
ファを備えている、請求項８に記載の集積回路。 - 【請求項１７】 ディスプレイコントローラと、 ハーフフレームバッファと、 を備え、単一チップ上に製造された集積回路。
- 【請求項１８】 前記フレームバッファが、ダイナミッ
クランダムアクセスメモリセルのアレイを備えている、
請求項１７に記載の集積回路。 - 【請求項１９】 前記フレームバッファが、スタティッ
クランダムアクセスメモリセルのアレイを備えている、
請求項１７に記載の集積回路。 - 【請求項２０】 前記フレームバッファが、データを格
納する第１のポートと、データを取り出す第２のポート
とを有するデュアルポート型メモリを備えている、請求
項１７に記載の集積回路。 - 【請求項２１】 少なくとも２つの独立してスキャンさ
れたスクリーンエリア上にイメージを表示するディスプ
レイデバイスと、 フレームバッファと、 ディスプレイコントローラおよび内部ハーフフレームバ
ッファを有する集積回路と、を備えているシステム。 - 【請求項２２】 前記ディスプレイデバイスが、デュア
ルスキャンＬＣＤディスプレイを備えている、請求項２
１に記載のシステム。 - 【請求項２３】 前記ディスプレイデバイスが、スーパ
ーツイステッドネマティックＬＣＤディスプレイを備え
ている、請求項２１に記載のシステム。 - 【請求項２４】 データをディスプレイデバイスのスク
リーン上に表示する方法であって、 スクリーンリフレッシュサイクルのあいだに、第１のデ
ータを該ディスプレイデバイスに供給することによっ
て、該スクリーンの第１のエリアにイメージを生成する
ステップであって、該第１のデータが、外部フレームバ
ッファから取り出される、ステップと、 スクリーンリフレッシュサイクルのあいだに、第２のデ
ータを該ディスプレイデバイスに供給することによっ
て、該スクリーンの第２のエリアにイメージを生成する
ステップであって、該第２のデータが、内部フレームバ
ッファから取り出される、ステップと、を含む方法。 - 【請求項２５】 前記スクリーンリフレッシュサイクル
のあいだに、前記第１のデータを前記外部フレームバッ
ファから取り出した後、前記内部フレームバッファに格
納するステップをさらに含む、請求項２４に記載の方
法。 - 【請求項２６】 第２のスクリーンリフレッシュサイク
ルのあいだに、前記第１のデータを前記内部フレームバ
ッファから取り出すことによって、前記第１のスクリー
ンエリア内の前記イメージをリフレッシュするステップ
と、 該第２のスクリーンリフレッシュサイクルのあいだに、
前記外部フレームバッファから取り出された第３のデー
タを供給することによって、前記第２のスクリーンエリ
アにイメージを生成するステップと、をさらに含む、請
求項２５に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/645,021 US5945974A (en) | 1996-05-15 | 1996-05-15 | Display controller with integrated half frame buffer and systems and methods using the same |
| US08/645,021 | 1996-05-15 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1055156A true JPH1055156A (ja) | 1998-02-24 |
Family
ID=24587334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9121139A Withdrawn JPH1055156A (ja) | 1996-05-15 | 1997-05-12 | ディスプレイコントローラ、集積回路、システムおよびディスプレイデバイスのスクリーン上にデータを表示する方法 |
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| Country | Link |
|---|---|
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| JP (1) | JPH1055156A (ja) |
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-
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- 1997-03-04 KR KR1019970007014A patent/KR970076465A/ko not_active Withdrawn
- 1997-05-12 JP JP9121139A patent/JPH1055156A/ja not_active Withdrawn
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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