JPH07193679A

JPH07193679A - 複数ライン同時駆動液晶表示装置

Info

Publication number: JPH07193679A
Application number: JP33236493A
Authority: JP
Inventors: Sadahiko Higami; 貞彦樋上; Tetsuya Taki; 哲也滝; Masako Nakanishi; 雅子仲西; Hiroyoshi Toda; 浩義戸田; Masashi Hirozawa; 昌司広沢; Toyoji Horikawa; 豊史堀川
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-12-27
Filing date: 1993-12-27
Publication date: 1995-07-28

Abstract

(57)【要約】【目的】部品点数を少なくして消費電力を低減し、コ
ストも安価にでき、小型化が図れるような複数ライン同
時駆動液晶表示装置を提供する。【構成】制御部１５によってＤＲＡＭ１６ａに１６画
素のピクセルデータを書込み、７ライン分の１６画素の
ピクセルデータを順次読出してレジスタ１７ａのメモリ
保持部Ａで保持し、演算処理部９ａによって各ラインの
ピクセルデータと直交関数発生器６ａから出力された直
交関数との排他的論理和演算および合計演算をして、上
画面用カラムドライバ１２ａによって上画面１４ａのカ
ラム電極を駆動し、行データ生成回路１０ａにより直交
関数から行データを生成し、上画面用ロウドライバ１３
ａによって上画面１４ａのロウ電極を駆動する。このと
き、制御部１５は次の７ライン分のピクセルデータをレ
ジスタ１７ａのメモリ保持部Ｂにストアする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は複数ライン同時駆動液
晶表示装置に関し、特に、単純マトリクス液晶表示装置
の複数ラインを同時に選択するアクティブアドレッシン
グ方式を用いて情報を表示するような複数ライン同時駆
動液晶表示装置に関する。

【０００２】

【従来の技術】従来の単純マトリクス液晶表示装置で
は、ロウ（行）電極に、１行分のデータがカラム（列）
ドライバから出てくるごとに順次電圧をかけて１フレー
ムを構成していた。しかしながら、このような方式で
は、Ｎ行の液晶表示装置の場合、１フレームの間に電圧
がかかっているのは１／ｎの時間だけであるため、コン
トラストが低いという欠点がある。

【０００３】そこで、最近の液晶表示装置においては、
アクティブアドレッシング方式による方式が用いられて
いる。この方式は、液晶表示装置のピクセルの濃度はピ
クセルにかかる電位差の√Ｖｒｍｓ²に比例するため、
１フレームでのＶｒｍｓが表示したいピクセルに比例し
ていればよい。アクティブアドレッシング方式では、ロ
ウ電極には直交関数の一種であるＷａｌｓｈ関数が用い
られ、カラム電極には表示したいピクセルデータとＷａ
ｌｓｈ関数の積和が用いられる。

【０００４】図１２は従来のアクティブアドレッシング
方式を用いた液晶表示装置を示すブロック図であり、以
下に同時走査ラインを７ラインとして説明する。図１２
において、表示コントローラ１はバス２を介して図示し
ないＣＰＵに接続されており、ＣＰＵから与えられるデ
ータを液晶表示装置１４に表示するための制御を行な
う。表示コントローラ１にはビデオＲＡＭ３が接続され
ており、表示コントローラ１はＣＰＵから与えられるデ
ータをビデオＲＡＭ３に一時記憶させる。メモリ管理部
４は液晶表示装置１４にデータを表示させるために必要
なクロック信号およびアドレス信号を発生する。

【０００５】液晶表示装置１４は６４０×４８０のドッ
トマトリクスからなり、６４０×２４０ドットの上画面
１４ａと６４０×２４０ドットの下画面１４ｂとに分割
されている。そして、これらの上画面１４ａと下画面１
４ｂが以下に述べる構成によって個別的に表示制御され
る。上画面１４ａの表示制御部は、直交関数発生器６ａ
を含み、直交関数発生器６ａはメモリ管理部４から与え
られるクロック信号に応じて、直交関数として、前述の
Ｗａｌｓｈ関数を発生してレジスタ８ａにストアする。
フレームバッファ５ａはピクセルデータを記憶するもの
であり、７個のＳＲＡＭによって構成されている。フレ
ームバッファ５ａに記憶されたピクセルデータはレジス
タ７ａにストアされる。演算処理部９ａは排他的論理和
演算と合計演算する機能を有しており、レジスタ８ａに
ストアされている直交関数と、レジスタ７ａにストアさ
れているピクセルデータとの排他的論理和を求めた後、
そのビットの和をとり、Ｄ／Ａコンバータ１１ａに与え
る。Ｄ／Ａコンバータ１１ａは入力されたディジタル信
号をアナログ信号に変換し、上画面用カラムドライバ１
２ａに与える。上画面用カラムドライバ１２ａは上画面
１４ａのカラム電極を駆動する。また、レジスタ８ａに
ストアされている直交関数は行データ生成回路１０ａに
与えられて行データが生成され、上画面用ロウドライバ
１３ａによって上画面１４ａのロウ電極が駆動される。

【０００６】下画面１４ｂの表示制御部も同様にして構
成され、フレームバッファ５ｂと直交関数発生器６ｂと
レジスタ７ｂ，８ｂと演算処理部９ｂと行データ生成回
路１０ｂとＤ／Ａコンバータ１１ｂと下画面用カラムド
ライバ１２ｂと下画面用ロウドライバ１３ｂとを含む。

【０００７】次に、動作について説明する。ＣＰＵから
バスを介してシリアルデータが表示コントローラ１に入
力されると、表示コントローラ１はそのシリアルデータ
をビデオＲＡＭ３に記憶させる。メモリ管理部４はビデ
オＲＡＭ３からのデータをピクセルデータとしてフレー
ムバッファ５ａ，５ｂに書込む。図１２に示した例で
は、複数の走査ライン、たとえば７ラインを１ブロック
として同時に駆動される。この場合の７ラインの画素の
データ処理に許される時間を計算すると、次のようにな
る。すなわち、フレーム周波数６０Ｈｚ，直交関数の周
期を８周期とすると、１／｛６０［Ｈｚ］×（ＩＮＴ（２４０／７）＋１）
［ブロック数］×８［周期］×６４０（列）｝≒９３
［ｎｓｅｃ］となる。この９３ｎｓｅｃの間に１ブロック分のデータ
を読出して演算しなければならないことになる。フレー
ムバッファ５ａ，５ｂは上述の条件を満たすために、同
一アドレスの違うビットに７ラインを配置しており、高
速に読出すことを実現している。この場合、上画面用だ
けでＳＲＡＭを７個用いている。

【０００８】メモリ管理部４は所定の表示サイクルでフ
レームバッファ５ａから７ビット分のピクセルデータと
直交関数発生器６ａから直交関数を読出し、それぞれレ
ジスタ７ａと８ａに格納する。演算処理部９ａはレジス
タ７ａ，８ａから出力される各データを排他的論理和演
算し、そのビットの和をとってＤ／Ａコンバータ１１ａ
に与える。Ｄ／Ａコンバータ１１ａはそのディジタル信
号をアナログ信号に変換し、上画面用カラムドライバ１
２ａは上画面１４ａのカラム電極を駆動する。一方、行
データ生成回路１０ａはレジスタ８ａから出力された直
交関数により行データを生成して上画面用ロウドライバ
１３ａに与え、上画面用ロウドライバ１３ａはロウ電極
を駆動する。この動作が表示サイクル期間中に順次行な
われる。

【０００９】

【発明が解決しようとする課題】図１２に示した従来の
アクティブアドレッシング方式では、上画面１４ａと下
画面１４ｂのそれぞれに対応してそれぞれ７個のＳＲＡ
Ｍからなるフレームバッファ５ａ，５ｂを用いているた
め、コストが高くなり、消費電力も大きいという欠点が
ある。また、液晶表示装置１４で多値を表示しようとす
ると、その部分のフレームバッファ５ａ，５ｂのメモリ
容量を並列に増加する必要があり、より消費電力が多く
なるとともに、コストも高くなってしまう。さらに部品
点数が多いために、携帯型や小型機器への展開が難しい
という問題点も生じる。

【００１０】それゆえに、この発明の主たる目的は、部
品点数を少なくして消費電力を低減し、コストも安価に
でき、小型化に適した複数ライン同時駆動液晶表示装置
を提供することである。

【００１１】

【課題を解決するための手段】請求項１に係る発明は、
複数行，複数列に電極が配置された単純マトリクス液晶
表示器において、複数の行の電極を同時に選択して駆動
する複数ライン同時駆動液晶表示装置であって、単純マ
トリクス表示器に表示すべき１画面分の画素データを記
憶するためのダイナミックランダムアクセスメモリと、
ダイナミックランダムアクセスメモリから読出された複
数ライン分の画素データを記憶する第１の記憶保持部お
よびこの第１の記憶保持部に記憶している画素データを
表示している間に、次の複数ライン分の画素データを記
憶する第２の記憶保持部を有するレジスタ手段と、直交
関数を発生する直交関数発生手段と、発生された直交関
数とレジスタ手段の第１または第２の記憶保持部から出
力される複数ライン分の画素データとの排他的論理和お
よびその合計演算を行なう演算手段と、その演算結果に
応じて単純マトリクス液晶表示器の列電極を同時に駆動
する列駆動手段と、直交関数に基づいて単純マトリクス
液晶表示器の複数ラインの行電極を同時に駆動する行駆
動手段とを備えて構成される。

【００１２】請求項２に係る発明では、請求項１のダイ
ナミックランダムアクセスメモリの行アドレスと列アド
レスを変換するためのアドレス変換手段を含む。

【００１３】請求項３に係る発明では、請求項１のダイ
ナミックランダムアクセスメモリはデュアルポートダイ
ナミックランダムアクセスメモリを含む。

【００１４】請求項４に係る発明では、請求項３のデュ
アルポートダイナミックランダムアクセスメモリは画素
データを時分割的にシリアルに出力する。

【００１５】請求項５に係る発明では、請求項１のダイ
ナミックランダムアクセスメモリに、階調がコントロー
ルされた複数値の画素データを書込むための書込手段を
含む。

【００１６】請求項６に係る発明では、請求項５のダイ
ナミックランダムアクセスメモリはデュアルポートダイ
ナミックランダムアクセスメモリを含む。

【００１７】

【作用】この発明に係る複数ライン同時駆動液晶表示装
置は、表示すべき１画面分の画素データを記憶している
ダイナミックランダムアクセスメモリが、複数ライン分
の画素データを読出してレジスタ手段の第１の記憶保持
部に記憶し、その画素データと直交関数との排他的論理
和およびその合計演算を行ない、その結果に応じて単純
マトリクス液晶表示器の列電極を同時に駆動するととも
に、直交関数に基づいて複数ラインの行電極を同時に駆
動し、その間にレジスタ手段の第２の記憶保持部に次の
複数ライン分の画素データを記憶する。

【００１８】

【実施例】図１はこの発明の一実施例のブロック図であ
る。この図１に示した実施例は、以下の点を除いて図１
２に示した従来例と同様にして構成される。すなわち、
制御部１５は図１２に示した表示コントローラ１とビデ
オＲＡＭ３とメモリ管理部４とを含む。そして、フレー
ムバッファ５ａ，５ｂに代えてビデオＲＡＭ１６ａ，１
６ｂが設けられ、レジスタ７ａ，７ｂに代えてレジスタ
１７ａ，１７ｂが設けられる。ビデオＲＡＭ１６ａ，１
６ｂとしては、６４ｋ×１６ビットのＤＲＡＭが用いら
れ、レジスタ１７ａ，１７ｂとして２つのメモリ保持部
Ａ，Ｂを有するレジスタが用いられる。

【００１９】図２は図１に示したレジスタのエリアを示
す図である。図１に示したレジスタ１７ａ，１７ｂは図
２（ａ），（ｂ）に示すように、７ラインのそれぞれに
対応して１６ビットのピクセルデータをストアできるよ
うになっており、図２（ｃ）に示すように、各ラインご
とに１６ビットのピクセルデータがストアされ、１６ビ
ットのピクセルデータがパラレルに一括的に読出され
る。

【００２０】図３は図１に示した実施例におけるアドレ
ス変換を説明するための図であり、図４はページモード
と通常アクセスを説明するためのタイムチャートであ
る。

【００２１】次に、図１〜図４を参照して、この発明の
一実施例の動作について説明する。制御部１５はＣＰＵ
からバス２を介して入力されるシリアルデータをビデオ
ＲＡＭ１６ａに順次記憶させる。そして、制御部１５は
１回の表示サイクルでビデオＲＡＭ１６ａから１ビット
ずつピクセルデータを読出す。１回の表示サイクルがフ
レーム周波数６０Ｈｚであり、直交関数の周期が８周期
とし、複数同時走査できるライン数を７ラインとする
と、１／｛６０［Ｈｚ］×（ＩＮＴ（２４０）／７＋１）
［ブロック］×７［ライン］×８［周期］×（６４０／
１６）［列］｝≒２１２［ｎｓｅｃ］となる。通常、ＤＲＡＭのサイクルタイムは１５０ｎｓ
ｅｃであるため使用可能となる。

【００２２】次に、表示サイクルの動作について説明す
る。なお、上画面と下画面は同じタイミングで動作す
る。制御部１５は１ライン目の最初の１６ピクセルのデ
ータをビデオＲＡＭ１６ａから読出してレジスタ１７ａ
のメモリ保持部Ａに蓄える。次に、制御部１５はビデオ
ＲＡＭ１６から２ライン目の最初の１６ピクセルデータ
を読出して、レジスタ１７ａのメモリ保持部Ａに蓄え
る。同様にして、制御部１５は順次７ライン目までのピ
クセルデータを読出してメモリ保持部に蓄える。レジス
タ１７ａのメモリ保持部Ａに７ライン分のデータが蓄え
られると、各ラインより１ビットずつのピクセルデータ
が演算処理部９ａにシリアルに出力される。このとき、
演算処理部９ａにはレジスタ８ａに蓄えられている直交
関数が与えられている。演算処理部９ａはピクセルデー
タと直交関数との演算を行なってＤ／Ａコンバータ１１
ａに出力する。

【００２３】したがって、メモリ保持部Ａからピクセル
データを演算処理部９ａに出力している間に、次の１６
ピクセルデータの１ライン目から７ライン目までが順次
ビデオＲＡＭ１６ａから読出され、メモリ保持部Ｂに蓄
えられる。メモリ保持部Ａからのピクセルデータのシリ
アル出力が終了すると、メモリ保持部Ｂからのシリアル
データが出力され、今度は次の１６ピクセルのデータを
メモリ保持部Ａに蓄える。この動作を繰返す。これによ
り、２１２ｎｓｅｃ×７＝１４８４ｎｓｅｃ間に７回の
メモリリードサイクルを行ない、空いている時間にＣＰ
Ｕからのアクセスが許可される。この際、ＣＰＵからの
アクセスの時間を長くするためには、表示サイクルの７
ライン分を高速にアクセスする必要がある。これに関す
る解決策として、コラムアドレスとロウアドレスを変換
し、７ライン分のアクセスにページモードを用いる方法
がある。制御部１５によって図３に示すように、ロウア
ドレスとカラムアドレスとを変換することにより、表示
サイクルにページモードを用い、高速にＤＲＡＭをアク
セスする。この変換により、１ライン目から７ライン目
までのデータのアクセスにページモードを用いることが
でき、サイクルタイムが短くなる。

【００２４】ここで、図４を参照して、ページモードに
ついて説明する。通常サイクルでは、図４（ａ）に示す
ように、−ＲＡＳが「Ｌ」レベルに立下がった後、図４
（ｂ）に示すように−ＣＡＳが「Ｌ」レベルに立下が
る。ページモードサイクルにおいては、図４（ｃ）に示
すように、−ＲＡＳを「Ｌ」レベルにしておき、図４
（ｄ）に示すように、−ＣＡＳを複数回「Ｈ」レベルと
「Ｌ」レベルを繰返すことにより、同一のロウアドレス
に対してカラムアドレスを複数回アクセスすることがで
きる。

【００２５】ここで、１５０ｎｓｅｃのアクセスタイム
ＤＲＡＭで７ライン分のメモリリードサイクルを比較す
ると、１５０×７＝１０５０ｎｓｅｃと１５０＋５０×
６＝４５０ｎｓｅｃで半分くらいのアクセスタイムにな
る。なお、アドレス変換は、表示ＲＡＭのアドレスの上
位８ビットと下位８ビットとを制御部１５で入れ替える
ことにより行なわれる。

【００２６】上述のごとく、Ｄ／Ａコンバータ１１ａは
与えられたディジタル信号をアナログ信号に変換し、上
画面用カラムドライバ１２ａによって上画面１４ａのカ
ラム電極が駆動され、行データ生成回路１０ａはレジス
タ８ａに格納されている直交関数に基づいた行データを
生成し、上画面用ロウドライバ１３ａによって上画面１
４ａのロウ電極が駆動される。

【００２７】なお、上画面用カラムドライバ１２ａ，１
２ｂがそれぞれディジタル信号に対応している場合に
は、Ｄ／Ａコンバータ１１ａ，１１ｂを省略し、演算処
理部９ａ，９ｂから３ビットのディジタル信号をそれぞ
れ直接上画面用カラムドライバ１２ａと下画面用カラム
ドライバ１２ｂに出力するようにしてもよい。

【００２８】なお、上述の説明では、１ブロック７ライ
ンで説明したが、ライン数が変化しても対応は可能であ
る。

【００２９】図５はこの発明の他の実施例を示すブロッ
ク図である。この図５に示した実施例は、図１のビデオ
ＲＡＭ１６ａ，１６ｂに代えて、特殊なデュアルポート
ＤＲＡＭ２０ａ，２０ｂを用いて、図１に示した実施例
における表示サイクル中のＣＰＵからのアクセスが許可
されなかった部分を改良したものである。

【００３０】図６は図１に示した特殊なデュアルポート
ＤＲＡＭの構成を示すブロック図である。図６におい
て、デュアルポートＤＲＡＭは、内部タイミング発生回
路２０１とリフレッシュカウンタ２０２とロウアドレス
バッファ２０３とロウデコーダ２０４とメモリアレイ２
０５とシリアルアドレスポインタ２０６とシリアルレジ
スタ２０７と転送ゲート２０８とカラムアドレスバッフ
ァ２０９とカラムデコーダ２１０とＩ／Ｏゲート２１１
とセンスアンプ２１２とライトパービット制御部２１３
とデータ入出力バッファ２１４とシリアル入出力バッフ
ァ２１５とを含む。このデュアルポートＤＲＡＭ２０は
既に知られたものであるため、その動作については説明
を省略する。

【００３１】この実施例では、デュアルポートＤＲＡＭ
２０ａ，２０ｂを用いることにより、液晶の多値表示や
カラー表示も少ないメモリ個数で可能となる。制御部１
５はデュアルポートＤＲＡＭ２０ａ，２０ｂを制御し、
ＣＰＵからのリード／ライトサイクルを行なう。また、
表示サイクルは、１ブロックの先頭のロウアドレスとカ
ラムアドレスを転送サイクルにてデュアルポートＤＲＡ
Ｍ２０ａ，２０ｂに知らせることにより行なう。ＣＰＵ
からのアクセスを受け付けないのは、この表示サイクル
のための転送サイクルのときと、リフレッシュサイクル
のときのみである。ここで、表示サイクルについて説明
する。デュアルポートＤＲＡＭ２０ａは転送サイクルで
シリアル出力のアドレスを知らされると、図６に示した
ロウアドレスバッファ２０３からロウデコーダ２０４を
介して指定されたメモリアレイ２０５のロウアドレスの
データをシリアルレジスタ２０７に転送して格納する。
通常のデュアルポートＲＡＭは、１つのロウアドレスの
データを格納するが、図５に示したデュアルポートＤＲ
ＡＭ２０では、１ブロックのサイズに適合したロウアド
レス分のデータをシリアルレジスタ２０７に格納する。
デュアルポートＤＲＡＭ２０は、モノクロ２値に対応さ
せるときには、２５６ビット×２５６ビット×８ビット
のメモリ構成となり、モノクロ多値（４ビット）に対応
させるためには、２５６ビット×５１２ビット×８ビッ
トのメモリ構成となり、カラー（８ビット）に対応させ
るためには、２５６ビット×１０２４ビット×８ビット
のメモリ構成となる。図６では、モノクロ２値に対応さ
せた場合を示しているが、１アドレスあたりの画素数が
変化し、カラムアドレスのビット数が増えれば、モノク
ロ多値，カラーにも対応できる。

【００３２】次に、図５に示した実施例の具体的な動作
について説明する。表示サイクルにおいて、デュアルポ
ートＤＲＡＭ２０ａのシリアル入出力ピンより７ライン
分のデータが出力される。このデータはレジスタ１７ａ
にストアされ、各ビットごとに演算処理部９ａに与えら
れる。演算処理部９ａはレジスタ１７ａにストアされて
いるピクセルデータと、レジスタ８ａにストアされてい
る直交関数との排他的論理和とその合計を演算し、Ｄ／
Ａコンバータ１１ａに与える。一方、行データ生成回路
１０ａはレジスタ８ａにストアされている直交関数に基
づいて行データを生成し、上画面用ロウドライバ１３ａ
に与える。

【００３３】前述の説明と同様にして、上画面用カラム
ドライバ１２ａはＤ／Ａコンバータの出力により上画面
１４ａのカラム電極を駆動し、上画面用ロウドライバ１
３ａはロウ電極を駆動する。

【００３４】ここで、図５に示した実施例では、デュア
ルポートＤＲＡＭ２０ａ，２０ｂとレジスタ１７ａ，１
７ｂのピン数が非常に多くなるため、ピン数を減らすこ
とを考える。このために、デュアルポートＤＲＡＭから
のデータを時分割で出力するようにする。

【００３５】図７はそのようなデュアルポートＤＲＡＭ
のブロック図である。この図７に示したデュアルポート
ＤＲＡＭは、図６に示したシリアルアドレスポインタ２
０６とシリアルレジスタ２０７との間に時分割シリアル
データセレクタ２１６を挿入し、さらにシリアルクロッ
クＳＣ１によってシリアルレジスタ２０７の転送を行な
い、シリアルクロックＳＣ２によって時分割シリアルデ
ータセレクタ２１６によるデータのセレクトを行なうよ
うにしたものである。デュアルポートＤＲＡＭ２１は、
時分割シリアルデータセレクタ２１６によってデータを
時分割でシリアルに出力することにより、モノクロ２値
の場合、１ブロック分のあるデータビットの転送時間は
前述のように９３ｎｓｅｃとなるが、モノクロ多値（４
ビット）の場合、１画素４ビットで構成されているた
め、９３／４で約２３ｎｓｅｃとなる。また、カラー８
ビットの場合、１画素８ビットで構成されているため、
約１１ｎｓｅｃの転送時間となる。カラーの場合は、転
送速度とピン数の兼ね合いを考え、シリアル出力をもう
少し増やし、転送速度を見掛け上遅くすることにより、
実用化の目処がたつ。その際の時分割部は、図５のレジ
スタ１７ａ，1 ７ｂに内蔵されることになる。

【００３６】図８はこの発明のさらに他の実施例を示す
ブロック図であり、図９は図８に示した演算処理／メモ
リコントロール部の具体的なブロック図である。

【００３７】図８において、ＶＧＡコントローラ２３が
設けられる。このＶＧＡコントローラ２３は、階調がコ
ントロールされた２値の液晶表示信号を演算処理／メモ
リコントロール部２５に与えるものである。この演算処
理／メモリコントロール部２５は図９に示すように構成
されているが、その構成は図５とほぼ同じである。すな
わち、制御部２２は２値の液晶表示信号を上画面および
下画面用のデュアルポートＤＲＡＭ２１ａ，２１ｂに書
込む。このとき、デュアルポートＤＲＡＭ２１ａ，２１
ｂは制御部２２によって同じアドレスが指定される。そ
して、デュアルポートＤＲＡＭ２１ａ，２１ｂから上下
画面用のピクセルデータが７ライン分シリアルに出力さ
れてレジスタ１７ａ，１７ｂに与えられる。以下、図５
の実施例と同様にして、演算処理部９ａはレジスタ８ａ
から与えられる直交関数とピクセルデータとの排他的論
理和演算とその合計演算を行ない、上画面用カラムドラ
イバ１２ａに与え、演算処理部９ｂはレジスタ８ｂから
与えられる直交関数とレジスタ１７ｂから与えられるピ
クセルデータとの排他的論理和演算とその合計演算を行
ない、下画面用カラムドライバ１２ｂに出力する。行デ
ータ生成回路１０ａはレジスタ８ａから与えられる直交
関数に基づいて行データを生成し、上画面用ロウドライ
バ１３ａに出力し、行データ生成回路１０ｂはレジスタ
８ｂからの直交関数に基づいて行データを生成し、下画
面用ロウドライバ１３ｂに出力する。

【００３８】図１０はこの発明のさらにその他の実施例
を示すブロック図である。この図１０に示した実施例
は、図８に示した特殊なデュアルポートＤＲＡＭ２１
ａ，２１ｃに代えて、通常のデュアルポートＤＲＡＭ１
６ａ，１６ｂを用いたものであり、それ以外の構成は図
８と同じである。

【００３９】図１１は図１０に示した通常のデュアルポ
ートＤＲＡＭにデータを書込む方法を説明するための図
である。デュアルポートＤＲＡＭ１６ａ，１６ｂとし
て、モノクロ２値で１２８ｋ×８ビットの容量のものが
用いられ、演算処理／メモリコントロール部２５によっ
てピクセルデータがシリアルにデュアルポートＤＲＡＭ
１６ａ，１６ｂに出力され、シリアルデータが同一ロウ
アドレスのビットごとに書込まれる。これによって、図
１１に示すように、あるアドレスに対しての８ビットの
データは、Ｄ７が１ライン目，Ｄ６が２ライン目，…，
Ｄ１が７ライン目，Ｄ０は使用しないようにマッピング
される。

【００４０】

【発明の効果】以上のように、この発明によれば、ダイ
ナミックＲＡＭとレジスタ内に多少のＲＡＭ部を設ける
ことにより、モノクロ２値の場合、半画面分にＤＲＡＭ
１個で済むので消費電力が少なくて済みかつコストも下
がり、部品点数を少なくでき、小型化が容易になる。ま
た、モノクロ多値（４ビット）でもデュアルポートＲＡ
Ｍの機能を追加することにより、半画面分１個のＲＡＭ
で済み、消費電力も少なくでき、部品点数を少なくして
小型化が容易になる。さらに、既存の液晶コントローラ
の出力を用い、回路を追加するだけで、アクティブアド
レッシング方式による駆動が可能になる。したがって、
液晶ユニットに追加の回路を挿入するだけで、既存のシ
ステムとの互換性を容易にとることができる。

【図面の簡単な説明】

【図１】この発明の一実施例のブロック図である。

【図２】図１に示したレジスタのエリアを示す図であ
る。

【図３】図１に示した実施例におけるアドレス変換を説
明するための図である。

【図４】ページモードと通常アクセスモードとを説明す
るためのタイムチャートである。

【図５】この発明の他の実施例を示すブロック図であ
る。

【図６】図１に示した特殊なデュアルポートＤＲＡＭの
構成を示すブロック図である。

【図７】時分割でデータをシリアルに出力するデュアル
ポートＤＲＡＭのブロック図である。

【図８】この発明のさらに他の実施例を示すブロック図
である。

【図９】図８に示した演算処理／メモリコントロール部
の具体的なブロック図である。

【図１０】この発明のさらにその他の実施例を示すブロ
ック図である。

【図１１】図１０に示した通常のデュアルポートＤＲＡ
Ｍにデータを書込む方法を説明するための図である。

【図１２】従来のアクティブアドレッシング方式を用い
た液晶表示装置のブロック図である。

【符号の説明】

６ａ，６ｂ直交関数発生器８ａ，８ｂ，１７ａ，１７ｂレジスタ９ａ，９ｂ演算処理部１０ａ，１０ｂ行データ生成回路１１ａ，１１ｂＤ／Ａコンバータ１２ａ上画面用カラムドライバ１２ｂ下画面用カラムドライバ１３ａ上画面用ロウドライバ１３ｂ下画面用ロウドライバ１４ａ上画面１４ｂ下画面１４液晶表示装置１５制御部１６ａ，１６ｂビデオＲＡＭ２０ａ，２０ｂデュアルポートＤＲＡＭ

フロントページの続き (72)発明者戸田浩義大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者広沢昌司大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内 (72)発明者堀川豊史大阪府大阪市阿倍野区長池町22番22号シャープ株式会社内

Claims

【特許請求の範囲】

【請求項１】複数行，複数列に電極が配置された単純
マトリクス液晶表示器において、複数の行の電極を同時
に選択して駆動する複数ライン同時駆動液晶表示装置で
あって、前記単純マトリクス表示器に表示すべき１画面分の画素
データを記憶するためのダイナミックランダムアクセス
メモリ、前記ダイナミックランダムアクセスメモリから読出され
た複数ライン分の画素データを記憶する第１の記憶保持
部と、該第１の記憶保持部に記憶している画素データを
表示している間に次の複数ライン分の画素データを記憶
する第２の記憶保持部を有するレジスタ手段、直交関数を発生する直交関数発生手段、前記直交関数発生手段から発生された直交関数と前記レ
ジスタ手段の第１または第２の記憶保持部から出力され
る複数ライン分の画素データとの排他的論理和およびそ
の合計演算を行なう演算手段、前記演算手段の演算結果に応じて、前記単純マトリクス
液晶表示器の列電極を同時に駆動する列駆動手段、およ
び前記直交関数発生手段から出力された直交関数に基づ
いて、前記単純マトリクス液晶表示器の複数ラインの行
電極を同時に駆動する行駆動手段を備えた、複数ライン
同時駆動液晶表示装置。
【請求項２】さらに、前記ダイナミックランダムアク
セスメモリの行アドレスと列アドレスとを変換するため
のアドレス変換手段を含む、請求項１の複数ライン同時
駆動液晶表示装置。
【請求項３】前記ダイナミックランダムアクセスメモ
リはデュアルポートダイナミックランダムアクセスメモ
リを含む、請求項１の複数ライン同時駆動液晶表示装
置。
【請求項４】前記デュアルポートダイナミックランダ
ムアクセスメモリは、前記画素データを時分割的にシリ
アルに出力する、請求項３の複数ライン同時駆動液晶表
示装置。
【請求項５】さらに、前記ダイナミックランダムアク
セスメモリに階調がコントロールされた複数値の画素デ
ータを書込むための書込手段を含む、請求項１の複数ラ
イン同時駆動液晶表示装置。
【請求項６】前記ダイナミックランダムアクセスメモ
リは、デュアルポートダイナミックランダムアクセスメ
モリを含む、請求項５の複数ライン同時駆動液晶表示装
置。