JPH1055262A - シフト回路 - Google Patents
シフト回路Info
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- JPH1055262A JPH1055262A JP8210045A JP21004596A JPH1055262A JP H1055262 A JPH1055262 A JP H1055262A JP 8210045 A JP8210045 A JP 8210045A JP 21004596 A JP21004596 A JP 21004596A JP H1055262 A JPH1055262 A JP H1055262A
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- shift circuit
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/015—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising having at least two separately controlled shifting levels, e.g. using shifting matrices
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/76—Arrangements for rearranging, permuting or selecting data according to predetermined rules, independently of the content of the data
- G06F7/768—Data position reversal, e.g. bit reversal, byte swapping
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 この発明は、入力データに対してシフト操作
を多様化し、様々なデータ操作を可能にしたシフト回路
を提供することを課題とする。 【解決手段】 この発明は、３２ビットからなる入力デ
ータを受ける第１段目のシフト回路１に続いて第２段目
のシフト回路２、第３段目のシフト回路３が縦続接続さ
れ、第１段目のシフト回路１は入力データを上位又は下
位方向に０〜７ビットシフトして３２ビットのシフト結
果を第２段目のシフト回路２に与え、第２段目及び第３
段目のシフト回路は前段のシフト回路の３２ビットのシ
フト結果を受けて、該シフト結果をバイト単位でそれぞ
れ独立して上位又は下位方向に８ビット又は１６ビット
シフトして構成される。
を多様化し、様々なデータ操作を可能にしたシフト回路
を提供することを課題とする。 【解決手段】 この発明は、３２ビットからなる入力デ
ータを受ける第１段目のシフト回路１に続いて第２段目
のシフト回路２、第３段目のシフト回路３が縦続接続さ
れ、第１段目のシフト回路１は入力データを上位又は下
位方向に０〜７ビットシフトして３２ビットのシフト結
果を第２段目のシフト回路２に与え、第２段目及び第３
段目のシフト回路は前段のシフト回路の３２ビットのシ
フト結果を受けて、該シフト結果をバイト単位でそれぞ
れ独立して上位又は下位方向に８ビット又は１６ビット
シフトして構成される。
Description
【０００１】
【発明の属する技術分野】この発明は、２n ビットから
なる入力データを上位又は下位方向に所定量シフトする
シフト回路に関し、特にマイクロプロセッサやＤＳＰ
（ディジタル・シグナル・プロセッサ）等に使用される
シフト回路に関する。
なる入力データを上位又は下位方向に所定量シフトする
シフト回路に関し、特にマイクロプロセッサやＤＳＰ
（ディジタル・シグナル・プロセッサ）等に使用される
シフト回路に関する。
【０００２】
【従来の技術】従来、この種のシフト回路としては、例
えば図９に示すものが知られている。
えば図９に示すものが知られている。
【０００３】図９において、シフト回路１００は、３２
ビットの入力データａ［３１：０］を受けて上位（図面
左）又は下位（図面右）方向に所定のビット数シフトし
て、３２ビットの出力データｂ［３１：０］を得る。
ビットの入力データａ［３１：０］を受けて上位（図面
左）又は下位（図面右）方向に所定のビット数シフトし
て、３２ビットの出力データｂ［３１：０］を得る。
【０００４】シフト回路１００は、入力データを受けて
０〜７ビットのシフトを行う第１のシフト回路１０１
と、この第１のシフト回路１０１のシフト結果を受けて
８ビットのシフトを行う第２のシフト回路１０２と、こ
の第２のシフト回路１０２のシフト結果を受けて１６ビ
ットのシフトを行う第３のシフト回路１０３が縦続接続
されて構成されている。それぞれのシフト回路１０１、
１０２、１０３にはシフト方向を示すシフトレフト信号
が共通に与えられ、シフトレフト信号がアクティブ（例
えば“１”レベル）ならば上位方向にシフトされ、非ア
クティブ（“０”レベル）ならば下位方向にシフトされ
る。シフトされるビット数は、２進数としてエンコード
されたシフト量信号（Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ０）
で指示され、３ビットのシフト量信号Ｓ０，Ｓ１，Ｓ２
が第１のシフト回路１０１に与えられ、１ビットのシフ
ト量信号Ｓ３が第２のシフト回路１０２に与えられ、１
ビットのシフト量信号Ｓ４が第３のシフト回路１０３に
与えられている。
０〜７ビットのシフトを行う第１のシフト回路１０１
と、この第１のシフト回路１０１のシフト結果を受けて
８ビットのシフトを行う第２のシフト回路１０２と、こ
の第２のシフト回路１０２のシフト結果を受けて１６ビ
ットのシフトを行う第３のシフト回路１０３が縦続接続
されて構成されている。それぞれのシフト回路１０１、
１０２、１０３にはシフト方向を示すシフトレフト信号
が共通に与えられ、シフトレフト信号がアクティブ（例
えば“１”レベル）ならば上位方向にシフトされ、非ア
クティブ（“０”レベル）ならば下位方向にシフトされ
る。シフトされるビット数は、２進数としてエンコード
されたシフト量信号（Ｓ４，Ｓ３，Ｓ２，Ｓ１，Ｓ０）
で指示され、３ビットのシフト量信号Ｓ０，Ｓ１，Ｓ２
が第１のシフト回路１０１に与えられ、１ビットのシフ
ト量信号Ｓ３が第２のシフト回路１０２に与えられ、１
ビットのシフト量信号Ｓ４が第３のシフト回路１０３に
与えられている。
【０００５】８ビットのシフトを行う第２のシフト回路
１０２は、４つのセレクタ１０２ａ，１０２ｂ，１０２
ｃ，１０２ｄからなり、それぞれのセレクタは図１０に
示すように３入力（Ａ［７：０］，Ｂ［７：０］，Ｃ
［７：０］）１出力（Ｙ［７：０］）のセレクタから構
成され、それぞれのセレクタ１０２ａ〜１０２ｄにはシ
フトレフト信号と８ビットのシフトを示すシフト量信号
Ｓ３が共通に与えられている。それぞれのセレクタ１０
２ａ〜１０２ｄは、シフト量信号が“１”レベルにおい
てシフトレフト信号が“１”レベルであれば入力Ａを選
択し、シフトレフト信号が“０”レベルであれば入力Ｃ
を選択し、シフト量信号が“０”レベルであるならばシ
フトレフト信号にかかわらず入力Ｂを選択し、出力Ｙと
している。
１０２は、４つのセレクタ１０２ａ，１０２ｂ，１０２
ｃ，１０２ｄからなり、それぞれのセレクタは図１０に
示すように３入力（Ａ［７：０］，Ｂ［７：０］，Ｃ
［７：０］）１出力（Ｙ［７：０］）のセレクタから構
成され、それぞれのセレクタ１０２ａ〜１０２ｄにはシ
フトレフト信号と８ビットのシフトを示すシフト量信号
Ｓ３が共通に与えられている。それぞれのセレクタ１０
２ａ〜１０２ｄは、シフト量信号が“１”レベルにおい
てシフトレフト信号が“１”レベルであれば入力Ａを選
択し、シフトレフト信号が“０”レベルであれば入力Ｃ
を選択し、シフト量信号が“０”レベルであるならばシ
フトレフト信号にかかわらず入力Ｂを選択し、出力Ｙと
している。
【０００６】セレクタ１０２ａは、入力Ａ［７：０］を
第１のシフト回路１０１の出力［２３：１６］とし、入
力Ｂ［７：０］を第１のシフト回路１０１の出力［３
１：２４］とし、入力Ｃ［７：０］を“０”とし、セレ
クタ１０２ｂは、入力Ａ［７：０］を第１のシフト回路
１０１の出力［１５：８］とし、入力Ｂ［７：０］を第
１のシフト回路１０１の出力［２３：１６］とし、入力
Ｃ［７：０］を第１のシフト回路１０１の出力［３１：
２４］とし、セレクタ１０２ｃは、入力Ａ［７：０］を
第１のシフト回路１０１の出力［７：０］とし、入力Ｂ
［７：０］を第１のシフト回路１０１の出力［１５：
８］とし、入力Ｃ［７：０］を第１のシフト回路１０１
の出力［２３：１６］とし、セレクタ１０２ｄは、入力
Ａ［７：０］を“０”とし、入力Ｂ［７：０］を第１の
シフト回路１０１の出力［７：０］とし、入力Ｃ［７：
０］を第１のシフト回路１０１の出力［１５：８］とし
ている。
第１のシフト回路１０１の出力［２３：１６］とし、入
力Ｂ［７：０］を第１のシフト回路１０１の出力［３
１：２４］とし、入力Ｃ［７：０］を“０”とし、セレ
クタ１０２ｂは、入力Ａ［７：０］を第１のシフト回路
１０１の出力［１５：８］とし、入力Ｂ［７：０］を第
１のシフト回路１０１の出力［２３：１６］とし、入力
Ｃ［７：０］を第１のシフト回路１０１の出力［３１：
２４］とし、セレクタ１０２ｃは、入力Ａ［７：０］を
第１のシフト回路１０１の出力［７：０］とし、入力Ｂ
［７：０］を第１のシフト回路１０１の出力［１５：
８］とし、入力Ｃ［７：０］を第１のシフト回路１０１
の出力［２３：１６］とし、セレクタ１０２ｄは、入力
Ａ［７：０］を“０”とし、入力Ｂ［７：０］を第１の
シフト回路１０１の出力［７：０］とし、入力Ｃ［７：
０］を第１のシフト回路１０１の出力［１５：８］とし
ている。
【０００７】１６ビットのシフトを行う第３のシフト回
路１０３は、４つのセレクタ１０３ａ，１０３ｂ，１０
３ｃ，１０３ｄからなり、それぞれのセレクタ１０３ａ
〜１０３ｄにはシフトレフト信号と１６ビットのシフト
を示すシフト量信号Ｓ４が共通に与えられている。それ
ぞれのセレクタ１０３ａ〜１０３ｄは、シフト量信号が
“１”レベルにおいてシフトレフト信号が“１”レベル
であれば入力Ａを選択し、シフトレフト信号が“０”レ
ベルであれば入力Ｃを選択し、シフト量信号が“０”レ
ベルであるならばシフトレフト信号にかかわらず入力Ｂ
を選択し、出力Ｙとしている。
路１０３は、４つのセレクタ１０３ａ，１０３ｂ，１０
３ｃ，１０３ｄからなり、それぞれのセレクタ１０３ａ
〜１０３ｄにはシフトレフト信号と１６ビットのシフト
を示すシフト量信号Ｓ４が共通に与えられている。それ
ぞれのセレクタ１０３ａ〜１０３ｄは、シフト量信号が
“１”レベルにおいてシフトレフト信号が“１”レベル
であれば入力Ａを選択し、シフトレフト信号が“０”レ
ベルであれば入力Ｃを選択し、シフト量信号が“０”レ
ベルであるならばシフトレフト信号にかかわらず入力Ｂ
を選択し、出力Ｙとしている。
【０００８】セレクタ１０３ａは、入力Ａ［７：０］を
第２のシフト回路１０２のセレクタ１０２ｃの出力［１
５：８］とし、入力Ｂ［７：０］を第２のシフト回路１
０２のセレクタ１０２ａの出力［３１：２４］とし、入
力Ｃ［７：０］を“０”とし、セレクタ１０３ｂは、入
力Ａ［７：０］を第２のシフト回路１０２のセレクタ１
２ｄの出力［７：０］とし、入力Ｂ［７：０］を第２の
シフト回路１０２のセレクタ１０２ｂの出力［２３：１
６］とし、入力Ｃ［７：０］を“０”とし、セレクタ１
０３ｃは、入力Ａ［７：０］を“０”とし、入力Ｂ
［７：０］を第２のシフト回路１０２のセレクタ１０２
ｃの出力［１５：８］とし、入力Ｃ［７：０］を第２の
シフト回路１０２のセレクタ１０２ａの出力［３１：２
４］とし、セレクタ１０３ｄは、入力Ａ［７：０］を
“０”とし、入力Ｂ［７：０］を第２のシフト回路１０
２のセレクタ１０２ｄの出力［７：０］とし、入力Ｃ
［７：０］を第２のシフト回路１０２のセレクタ１０２
ｂの出力［２３：１６］としている。
第２のシフト回路１０２のセレクタ１０２ｃの出力［１
５：８］とし、入力Ｂ［７：０］を第２のシフト回路１
０２のセレクタ１０２ａの出力［３１：２４］とし、入
力Ｃ［７：０］を“０”とし、セレクタ１０３ｂは、入
力Ａ［７：０］を第２のシフト回路１０２のセレクタ１
２ｄの出力［７：０］とし、入力Ｂ［７：０］を第２の
シフト回路１０２のセレクタ１０２ｂの出力［２３：１
６］とし、入力Ｃ［７：０］を“０”とし、セレクタ１
０３ｃは、入力Ａ［７：０］を“０”とし、入力Ｂ
［７：０］を第２のシフト回路１０２のセレクタ１０２
ｃの出力［１５：８］とし、入力Ｃ［７：０］を第２の
シフト回路１０２のセレクタ１０２ａの出力［３１：２
４］とし、セレクタ１０３ｄは、入力Ａ［７：０］を
“０”とし、入力Ｂ［７：０］を第２のシフト回路１０
２のセレクタ１０２ｄの出力［７：０］とし、入力Ｃ
［７：０］を第２のシフト回路１０２のセレクタ１０２
ｂの出力［２３：１６］としている。
【０００９】このような構成において、シフトレフト信
号が“１”レベルであれば、出力データｂは、ａ［31-
(S4,S3,S2,S1,S0):0]‖0 (S4,S3,S2,S1,S0)と表され、
シフトレフト信号が“０”レベルであれば、出力データ
ｂは、0 (S4,S3,S2,S1,S0)‖ａ［31:(S4,S3,S2,S1,S0)]
と表されるように動作する。なお、‖はビットの連結を
示し、0 (S4,S3,S2,S1,S0)は(S4,S3,S2,S1,S0)ビット分
の“０”を示すものとする。
号が“１”レベルであれば、出力データｂは、ａ［31-
(S4,S3,S2,S1,S0):0]‖0 (S4,S3,S2,S1,S0)と表され、
シフトレフト信号が“０”レベルであれば、出力データ
ｂは、0 (S4,S3,S2,S1,S0)‖ａ［31:(S4,S3,S2,S1,S0)]
と表されるように動作する。なお、‖はビットの連結を
示し、0 (S4,S3,S2,S1,S0)は(S4,S3,S2,S1,S0)ビット分
の“０”を示すものとする。
【００１０】このような従来のシフト回路１００におい
ては、シフト方向を示す信号がそれぞれのシフト回路１
０１，１０２，１０３に共通に入力されていた。すなわ
ち、３つのシフト回路１０１，１０２，１０３は同時に
同一方向のシフトしかできなかった。また、第２のシフ
ト回路１０２及び第３のシフト回路１０３は、それぞれ
のシフト回路を構成するセレクタにシフト量信号が共通
に入力されていた。すなわち、それぞれのセレクタはす
べて同時にシフト量信号で示されるビット数のシフトを
行うか否かであって、それぞれセレクタ毎に個別にシフ
トを行うことができなかった。
ては、シフト方向を示す信号がそれぞれのシフト回路１
０１，１０２，１０３に共通に入力されていた。すなわ
ち、３つのシフト回路１０１，１０２，１０３は同時に
同一方向のシフトしかできなかった。また、第２のシフ
ト回路１０２及び第３のシフト回路１０３は、それぞれ
のシフト回路を構成するセレクタにシフト量信号が共通
に入力されていた。すなわち、それぞれのセレクタはす
べて同時にシフト量信号で示されるビット数のシフトを
行うか否かであって、それぞれセレクタ毎に個別にシフ
トを行うことができなかった。
【００１１】これらにより、図９に示す従来のシフト回
路１００にあっては、入力データの全ビットを一括して
単に上位又は下位方向に所定のビット数シフトすること
しかできず、例えば入力データａ［３１：０］（Ａ［３
１：２４］，Ｂ［２３：１６］，Ｃ［１５：８］，Ｄ
［７：０］）のそれぞれのバイトデータＡ，Ｂ，Ｃ，Ｄ
の順序を操作して出力データｂ［３１：０］（Ｄ［３
１：２４］，Ｃ［２３：１６］，Ｂ［１５：８］，Ａ
［７：０］）とするバイトリバース操作等の様々なシフ
ト操作を容易に行うことができなかった。このため、こ
れらのシフト操作を行うためには、専用の回路が必要に
なっていた。
路１００にあっては、入力データの全ビットを一括して
単に上位又は下位方向に所定のビット数シフトすること
しかできず、例えば入力データａ［３１：０］（Ａ［３
１：２４］，Ｂ［２３：１６］，Ｃ［１５：８］，Ｄ
［７：０］）のそれぞれのバイトデータＡ，Ｂ，Ｃ，Ｄ
の順序を操作して出力データｂ［３１：０］（Ｄ［３
１：２４］，Ｃ［２３：１６］，Ｂ［１５：８］，Ａ
［７：０］）とするバイトリバース操作等の様々なシフ
ト操作を容易に行うことができなかった。このため、こ
れらのシフト操作を行うためには、専用の回路が必要に
なっていた。
【００１２】
【発明が解決しようとする課題】以上説明したように、
従来のシフト回路にあって、入力データに対してすべて
同一方向かつ全ビットが一括してシフトされていたの
で、一部のビットだけを独立してシフトしたり、入力デ
ータの部分毎にシフトする方向やシフト量を変えるとい
った様々なシフト操作を行うことができなかった。この
ため、プロセッサ等で要求される様々なデータ操作を行
うことができず、データ操作の面で汎用性を欠いてい
た。
従来のシフト回路にあって、入力データに対してすべて
同一方向かつ全ビットが一括してシフトされていたの
で、一部のビットだけを独立してシフトしたり、入力デ
ータの部分毎にシフトする方向やシフト量を変えるとい
った様々なシフト操作を行うことができなかった。この
ため、プロセッサ等で要求される様々なデータ操作を行
うことができず、データ操作の面で汎用性を欠いてい
た。
【００１３】したがって、従来では、これらのシフト操
作を行う場合には専用のハードウェアを用意する必要が
あり、構成の複雑化や大型化を招いていた。
作を行う場合には専用のハードウェアを用意する必要が
あり、構成の複雑化や大型化を招いていた。
【００１４】そこで、この発明は、上記に鑑みてなされ
たものであり、その目的とするところは、入力データに
対してシフト操作を多様化し、様々なデータ操作を可能
にしたシフト回路を提供することにある。
たものであり、その目的とするところは、入力データに
対してシフト操作を多様化し、様々なデータ操作を可能
にしたシフト回路を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、請求項１記載の発明は、２n （ｎ≧５）ビットから
なる入力データを受ける第１段目のシフト回路に続いて
第２段目のシフト回路、……、第（ｎ−３）段目のシフ
ト回路、第（ｎ−２）段目のシフト回路が（ｎ−２）段
縦続接続され、前記第１段目のシフト回路は前記入力デ
ータを上位又は下位方向に０〜７ビットシフトして２n
ビットのシフト結果を前記第２段目のシフト回路に与
え、第２段目以降の第ｍ｛２≦ｍ≦（ｎ−２）｝段目の
シフト回路は前段のシフト回路の２n ビットのシフト結
果を受けて、該シフト結果をバイト単位でそれぞれ独立
して上位又は下位方向に２(m+1) ビットシフトして構成
される。
に、請求項１記載の発明は、２n （ｎ≧５）ビットから
なる入力データを受ける第１段目のシフト回路に続いて
第２段目のシフト回路、……、第（ｎ−３）段目のシフ
ト回路、第（ｎ−２）段目のシフト回路が（ｎ−２）段
縦続接続され、前記第１段目のシフト回路は前記入力デ
ータを上位又は下位方向に０〜７ビットシフトして２n
ビットのシフト結果を前記第２段目のシフト回路に与
え、第２段目以降の第ｍ｛２≦ｍ≦（ｎ−２）｝段目の
シフト回路は前段のシフト回路の２n ビットのシフト結
果を受けて、該シフト結果をバイト単位でそれぞれ独立
して上位又は下位方向に２(m+1) ビットシフトして構成
される。
【００１６】請求項２記載の発明は、１６ビットからな
る入力データを受ける第１段目のシフト回路に続いて第
２段目のシフト回路、第３段目のシフト回路が縦続接続
され、前記第１段目のシフト回路は前記入力データを上
位又は下位方向に０〜３ビットシフトして１６ビットの
シフト結果を前記第２段目のシフト回路に与え、第２段
目のシフト回路は前記第１段目のシフト回路のシフト結
果を受け、該シフト結果を４ビット単位でそれぞれ独立
して上位又は下位方向に４ビットシフトしてなり、第３
段目のシフト回路は前記第２段目のシフト回路のシフト
結果を受け、該シフト結果を４ビット単位でそれぞれ独
立して上位又は下位方向に８ビットシフトして構成され
る。
る入力データを受ける第１段目のシフト回路に続いて第
２段目のシフト回路、第３段目のシフト回路が縦続接続
され、前記第１段目のシフト回路は前記入力データを上
位又は下位方向に０〜３ビットシフトして１６ビットの
シフト結果を前記第２段目のシフト回路に与え、第２段
目のシフト回路は前記第１段目のシフト回路のシフト結
果を受け、該シフト結果を４ビット単位でそれぞれ独立
して上位又は下位方向に４ビットシフトしてなり、第３
段目のシフト回路は前記第２段目のシフト回路のシフト
結果を受け、該シフト結果を４ビット単位でそれぞれ独
立して上位又は下位方向に８ビットシフトして構成され
る。
【００１７】請求項３記載の発明は、請求項１又は２記
載のシフト回路において、前記第２段目以降のシフト回
路は、４ビット又は８ビット単位で選択的に“０”を出
力して構成される。
載のシフト回路において、前記第２段目以降のシフト回
路は、４ビット又は８ビット単位で選択的に“０”を出
力して構成される。
【００１８】
【発明の実施の形態】以下、図面を用いてこの発明の実
施の形態を説明する。
施の形態を説明する。
【００１９】図１は請求項１又は３記載の発明の一実施
形態に係わるシフト回路の構成を示す図である。
形態に係わるシフト回路の構成を示す図である。
【００２０】図１において、シフト回路０は、３２ビッ
トの入力データａ［３１：０］を受けて上位（図面左）
又は下位（図面右）方向に所定のビット数シフトして、
３２ビットの出力データｂ［３１：０］として出力す
る。
トの入力データａ［３１：０］を受けて上位（図面左）
又は下位（図面右）方向に所定のビット数シフトして、
３２ビットの出力データｂ［３１：０］として出力す
る。
【００２１】シフト回路０は、入力データを受けて０〜
７ビットのシフトを行う第１のシフト回路１と、この第
１のシフト回路１の３２ビットのシフト結果を受けてバ
イト単位で８ビットのシフトを行う第２のシフト回路２
と、この第２のシフト回路２の３２ビットのシフト結果
を受けてバイト単位で１６ビットのシフトを行う第３の
シフト回路３が縦続接続されて構成されている。
７ビットのシフトを行う第１のシフト回路１と、この第
１のシフト回路１の３２ビットのシフト結果を受けてバ
イト単位で８ビットのシフトを行う第２のシフト回路２
と、この第２のシフト回路２の３２ビットのシフト結果
を受けてバイト単位で１６ビットのシフトを行う第３の
シフト回路３が縦続接続されて構成されている。
【００２２】第１のシフト回路１は、図９に示す第１の
シフト回路１０１と同様であり、シフト方向を示すシフ
トレフト信号がアクティブ（例えば“１”レベル）なら
ば入力データを上位方向にシフトし、非アクティブ
（“０”レベル）ならば下位方向にシフトする。シフト
するビット数は、２進数としてエンコードされた３ビッ
トのシフト量信号（Ｓ２，Ｓ１，Ｓ０）で指示され、０
〜７ビットの範囲で入力データをシフトする。
シフト回路１０１と同様であり、シフト方向を示すシフ
トレフト信号がアクティブ（例えば“１”レベル）なら
ば入力データを上位方向にシフトし、非アクティブ
（“０”レベル）ならば下位方向にシフトする。シフト
するビット数は、２進数としてエンコードされた３ビッ
トのシフト量信号（Ｓ２，Ｓ１，Ｓ０）で指示され、０
〜７ビットの範囲で入力データをシフトする。
【００２３】第２のシフト回路２は、４つのセレクタ２
ａ，２ｂ，２ｃ，２ｄからなり、それぞれのセレクタは
図１０に示すものと同様の３入力１出力のセレクタから
構成され、第１のシフト回路１と第２のシフト回路２の
入出力関係は図９と同様である。
ａ，２ｂ，２ｃ，２ｄからなり、それぞれのセレクタは
図１０に示すものと同様の３入力１出力のセレクタから
構成され、第１のシフト回路１と第２のシフト回路２の
入出力関係は図９と同様である。
【００２４】一方、図１に示すセレクタ２ａ，２ｂ，２
ｃ，２ｄは、図１０に示すセレクタに比べて、シフト方
向を示す１ビットのシフトレフト信号ＳＬ２ａ，ＳＬ２
ｂ，ＳＬ２ｃ，ＳＬ２ｄがそれぞれ独立して個別に与え
られており、セレクタ２ａにはシフトレフト信号ＳＬ２
ａが与えられ、セレクタ２ｂにはシフトレフト信号ＳＬ
２ｂが与えられ、セレクタ２ｃにはシフトレフト信号Ｓ
Ｌ２ｃが与えられ、セレクタ２ｄにはシフトレフト信号
ＳＬ２ｄが与えられている。
ｃ，２ｄは、図１０に示すセレクタに比べて、シフト方
向を示す１ビットのシフトレフト信号ＳＬ２ａ，ＳＬ２
ｂ，ＳＬ２ｃ，ＳＬ２ｄがそれぞれ独立して個別に与え
られており、セレクタ２ａにはシフトレフト信号ＳＬ２
ａが与えられ、セレクタ２ｂにはシフトレフト信号ＳＬ
２ｂが与えられ、セレクタ２ｃにはシフトレフト信号Ｓ
Ｌ２ｃが与えられ、セレクタ２ｄにはシフトレフト信号
ＳＬ２ｄが与えられている。
【００２５】また、第２のシフト回路２は、シフトする
ビット数（８ビット）を示すシフト量信号Ｓ３−２ａ，
Ｓ３−２ｂ，Ｓ３−２ｃ，Ｓ３−２ｄがそれぞれのセレ
クタ２ａ，２ｂ，２ｃ，２ｄに独立して個別に与えられ
ており、セレクタ２ａにはシフト量信号Ｓ３−２ａが与
えられ、セレクタ２ｂにはシフト量信号Ｓ３−２ｂが与
えられ、セレクタ２ｃにはシフト量信号Ｓ３−２ｃが与
えられ、セレクタ２ｄにはシフト量信号Ｓ３−２ｄが与
えられている。
ビット数（８ビット）を示すシフト量信号Ｓ３−２ａ，
Ｓ３−２ｂ，Ｓ３−２ｃ，Ｓ３−２ｄがそれぞれのセレ
クタ２ａ，２ｂ，２ｃ，２ｄに独立して個別に与えられ
ており、セレクタ２ａにはシフト量信号Ｓ３−２ａが与
えられ、セレクタ２ｂにはシフト量信号Ｓ３−２ｂが与
えられ、セレクタ２ｃにはシフト量信号Ｓ３−２ｃが与
えられ、セレクタ２ｄにはシフト量信号Ｓ３−２ｄが与
えられている。
【００２６】このような構成において、セレクタ２ａは
シフト量信号Ｓ３−２ａが“１”レベル（８ビットのシ
フトを行う）でシフトレフト信号ＳＬ２ａがアクティブ
（例えば“１”レベル）ならば、第１のシフト回路１の
シフト出力［２３：１６］を選択して上位方向のシフト
を行い、非アクティブ（“０”レベル）ならば８ビット
の“０”入力を選択し、シフト量信号Ｓ３−２ａが
“０”レベルであるならばシフトレフト信号ＳＬ２ａに
かかわらず第１のシフト回路１のシフト出力［３１：２
４］を選択する。
シフト量信号Ｓ３−２ａが“１”レベル（８ビットのシ
フトを行う）でシフトレフト信号ＳＬ２ａがアクティブ
（例えば“１”レベル）ならば、第１のシフト回路１の
シフト出力［２３：１６］を選択して上位方向のシフト
を行い、非アクティブ（“０”レベル）ならば８ビット
の“０”入力を選択し、シフト量信号Ｓ３−２ａが
“０”レベルであるならばシフトレフト信号ＳＬ２ａに
かかわらず第１のシフト回路１のシフト出力［３１：２
４］を選択する。
【００２７】セレクタ２ｂはシフト量信号Ｓ３−２ｂが
“１”レベル（８ビットのシフトを行う）でシフトレフ
ト信号ＳＬ２ｂがアクティブ（例えば“１”レベル）な
らば、第１のシフト回路１のシフト出力［１５：８］を
選択して上位方向のシフトを行い、非アクティブ
（“０”レベル）ならば第１のシフト回路１のシフト出
力［３１：２４］を選択して下位方向のシフトを行い、
シフト量信号Ｓ３−２ｂが“０”レベルであるならばシ
フトレフト信号ＳＬ２ｂにかかわらず第１のシフト回路
１のシフト出力［２３：１６］を選択する。
“１”レベル（８ビットのシフトを行う）でシフトレフ
ト信号ＳＬ２ｂがアクティブ（例えば“１”レベル）な
らば、第１のシフト回路１のシフト出力［１５：８］を
選択して上位方向のシフトを行い、非アクティブ
（“０”レベル）ならば第１のシフト回路１のシフト出
力［３１：２４］を選択して下位方向のシフトを行い、
シフト量信号Ｓ３−２ｂが“０”レベルであるならばシ
フトレフト信号ＳＬ２ｂにかかわらず第１のシフト回路
１のシフト出力［２３：１６］を選択する。
【００２８】セレクタ２ｃはシフト量信号Ｓ３−２ｃが
“１”レベル（８ビットのシフトを行う）でシフトレフ
ト信号ＳＬ２ｃがアクティブ（例えば“１”レベル）な
らば、第１のシフト回路１のシフト出力［７：０］を選
択して上位方向のシフトを行い、非アクティブ（“０”
レベル）ならば第１のシフト回路１のシフト出力［２
３：１６］を選択して下位方向のシフトを行い、シフト
量信号Ｓ３−２ｃが“０”レベルであるならばシフトレ
フト信号ＳＬ２ｃにかかわらず第１のシフト回路１のシ
フト出力［１５：８］を選択する。
“１”レベル（８ビットのシフトを行う）でシフトレフ
ト信号ＳＬ２ｃがアクティブ（例えば“１”レベル）な
らば、第１のシフト回路１のシフト出力［７：０］を選
択して上位方向のシフトを行い、非アクティブ（“０”
レベル）ならば第１のシフト回路１のシフト出力［２
３：１６］を選択して下位方向のシフトを行い、シフト
量信号Ｓ３−２ｃが“０”レベルであるならばシフトレ
フト信号ＳＬ２ｃにかかわらず第１のシフト回路１のシ
フト出力［１５：８］を選択する。
【００２９】セレクタ２ｄはシフト量信号Ｓ３−２ｄが
“１”レベル（８ビットのシフトを行う）でシフトレフ
ト信号ＳＬ２ｄがアクティブ（例えば“１”レベル）な
らば、８ビットの“０”入力を選択し、非アクティブ
（“０”レベル）ならば第１のシフト回路１のシフト出
力［１５：８］を選択して下位方向のシフトを行い、シ
フト量信号Ｓ３−２ｄが“０”レベルであるならばシフ
トレフト信号ＳＬ２ｄにかかわらず第１のシフト回路１
のシフト出力［７：０］を選択する。
“１”レベル（８ビットのシフトを行う）でシフトレフ
ト信号ＳＬ２ｄがアクティブ（例えば“１”レベル）な
らば、８ビットの“０”入力を選択し、非アクティブ
（“０”レベル）ならば第１のシフト回路１のシフト出
力［１５：８］を選択して下位方向のシフトを行い、シ
フト量信号Ｓ３−２ｄが“０”レベルであるならばシフ
トレフト信号ＳＬ２ｄにかかわらず第１のシフト回路１
のシフト出力［７：０］を選択する。
【００３０】第３のシフト回路３は、４つのセレクタ３
ａ，３ｂ，３ｃ，３ｄからなり、それぞれのセレクタは
図１０に示すものと同様の３入力１出力のセレクタから
構成され、第２のシフト回路２と第３のシフト回路３の
入出力関係は図９と同様である。
ａ，３ｂ，３ｃ，３ｄからなり、それぞれのセレクタは
図１０に示すものと同様の３入力１出力のセレクタから
構成され、第２のシフト回路２と第３のシフト回路３の
入出力関係は図９と同様である。
【００３１】一方、図１に示すセレクタ３ａ，３ｂ，３
ｃ，３ｄは、図１０に示すセレクタに比べて、シフト方
向を示す１ビットのシフトレフト信号ＳＬ３ａ，ＳＬ３
ｂ，ＳＬ３ｃ，ＳＬ３ｄがそれぞれ独立して個別に与え
られており、セレクタ３ａにはシフトレフト信号ＳＬ３
ａが与えられ、セレクタ３ｂにはシフトレフト信号ＳＬ
３ｂが与えられ、セレクタ３ｃにはシフトレフト信号Ｓ
Ｌ３ｃが与えられ、セレクタ３ｄにはシフトレフト信号
ＳＬ３ｄが与えられている。
ｃ，３ｄは、図１０に示すセレクタに比べて、シフト方
向を示す１ビットのシフトレフト信号ＳＬ３ａ，ＳＬ３
ｂ，ＳＬ３ｃ，ＳＬ３ｄがそれぞれ独立して個別に与え
られており、セレクタ３ａにはシフトレフト信号ＳＬ３
ａが与えられ、セレクタ３ｂにはシフトレフト信号ＳＬ
３ｂが与えられ、セレクタ３ｃにはシフトレフト信号Ｓ
Ｌ３ｃが与えられ、セレクタ３ｄにはシフトレフト信号
ＳＬ３ｄが与えられている。
【００３２】また、第３のシフト回路３は、シフトする
ビット数（１６ビット）を示すシフト量信号Ｓ４−３
ａ，Ｓ４−３ｂ，Ｓ４−３ｃ，Ｓ４−３ｄがそれぞれの
セレクタ３ａ，３ｂ，３ｃ，３ｄに独立して個別に与え
られており、セレクタ３ａにはシフト量信号Ｓ４−３ａ
が与えられ、セレクタ３ｂにはシフト量信号Ｓ４−３ｂ
が与えられ、セレクタ３ｃにはシフト量信号Ｓ４−３ｃ
が与えられ、セレクタ３ｄにはシフト量信号Ｓ４−３ｄ
が与えられている。
ビット数（１６ビット）を示すシフト量信号Ｓ４−３
ａ，Ｓ４−３ｂ，Ｓ４−３ｃ，Ｓ４−３ｄがそれぞれの
セレクタ３ａ，３ｂ，３ｃ，３ｄに独立して個別に与え
られており、セレクタ３ａにはシフト量信号Ｓ４−３ａ
が与えられ、セレクタ３ｂにはシフト量信号Ｓ４−３ｂ
が与えられ、セレクタ３ｃにはシフト量信号Ｓ４−３ｃ
が与えられ、セレクタ３ｄにはシフト量信号Ｓ４−３ｄ
が与えられている。
【００３３】このような構成において、セレクタ３ａは
シフト量信号Ｓ４−３ａが“１”レベル（１６ビットの
シフトを行う）でシフトレフト信号ＳＬ３ａがアクティ
ブ（例えば“１”レベル）ならば、第２のシフト回路２
のセレクタ２ｃのシフト出力［１５：８］を選択して上
位方向のシフトを行い、非アクティブ（“０”レベル）
ならば８ビットの“０”入力を選択し、シフト量信号Ｓ
４−３ａが“０”レベルであるならばシフトレフト信号
ＳＬ３ａにかかわらず第２のシフト回路２のセレクタ２
ａのシフト出力［３１：２４］を選択し、シフト回路０
のシフト出力ｂ［３１：２４］を得る。
シフト量信号Ｓ４−３ａが“１”レベル（１６ビットの
シフトを行う）でシフトレフト信号ＳＬ３ａがアクティ
ブ（例えば“１”レベル）ならば、第２のシフト回路２
のセレクタ２ｃのシフト出力［１５：８］を選択して上
位方向のシフトを行い、非アクティブ（“０”レベル）
ならば８ビットの“０”入力を選択し、シフト量信号Ｓ
４−３ａが“０”レベルであるならばシフトレフト信号
ＳＬ３ａにかかわらず第２のシフト回路２のセレクタ２
ａのシフト出力［３１：２４］を選択し、シフト回路０
のシフト出力ｂ［３１：２４］を得る。
【００３４】セレクタ３ｂはシフト量信号Ｓ４−３ｂが
“１”レベル（１６ビットのシフトを行う）でシフトレ
フト信号ＳＬ３ｂがアクティブ（例えば“１”レベル）
ならば、第２のシフト回路２のセレクタ２ｄのシフト出
力［７：０］を選択して上位方向のシフトを行い、非ア
クティブ（“０”レベル）ならば８ビットの“０”入力
を選択し、シフト量信号Ｓ４−３ｂが“０”レベルであ
るならばシフトレフト信号ＳＬ３ｂにかかわらず第２の
シフト回路２のセレクタ２ｂのシフト出力［２３：１
６］を選択し、シフト回路０のシフト出力ｂ［２３：１
６］を得る。
“１”レベル（１６ビットのシフトを行う）でシフトレ
フト信号ＳＬ３ｂがアクティブ（例えば“１”レベル）
ならば、第２のシフト回路２のセレクタ２ｄのシフト出
力［７：０］を選択して上位方向のシフトを行い、非ア
クティブ（“０”レベル）ならば８ビットの“０”入力
を選択し、シフト量信号Ｓ４−３ｂが“０”レベルであ
るならばシフトレフト信号ＳＬ３ｂにかかわらず第２の
シフト回路２のセレクタ２ｂのシフト出力［２３：１
６］を選択し、シフト回路０のシフト出力ｂ［２３：１
６］を得る。
【００３５】セレクタ３ｃはシフト量信号Ｓ４−３ｃが
“１”レベル（１６ビットのシフトを行う）でシフトレ
フト信号ＳＬ３ｃがアクティブ（例えば“１”レベル）
ならば、８ビットの“０”入力を選択し、非アクティブ
（“０”レベル）ならば第２のシフト回路２のセレクタ
２ａのシフト出力［３１：２４］を選択して下位方向の
シフトを行い、シフト量信号Ｓ４−３ｃが“０”レベル
であるならばシフトレフト信号ＳＬ３ｃにかかわらず第
２のシフト回路２のセレクタ２ｃのシフト出力［１５：
８］を選択し、シフト回路０のシフト出力ｂ［１５：
８］を得る。
“１”レベル（１６ビットのシフトを行う）でシフトレ
フト信号ＳＬ３ｃがアクティブ（例えば“１”レベル）
ならば、８ビットの“０”入力を選択し、非アクティブ
（“０”レベル）ならば第２のシフト回路２のセレクタ
２ａのシフト出力［３１：２４］を選択して下位方向の
シフトを行い、シフト量信号Ｓ４−３ｃが“０”レベル
であるならばシフトレフト信号ＳＬ３ｃにかかわらず第
２のシフト回路２のセレクタ２ｃのシフト出力［１５：
８］を選択し、シフト回路０のシフト出力ｂ［１５：
８］を得る。
【００３６】セレクタ３ｄはシフト量信号Ｓ４−３ｄが
“１”レベル（１６ビットのシフトを行う）でシフトレ
フト信号ＳＬ３ｄがアクティブ（例えば“１”レベル）
ならば、８ビットの“０”入力を選択し、非アクティブ
（“０”レベル）ならば第２のシフト回路２のセレクタ
２ｂのシフト出力［２３：１６］を選択して下位方向の
シフトを行い、シフト量信号Ｓ４−３ｄが“０”レベル
であるならばシフトレフト信号ＳＬ３ｄにかかわらず第
２のシフト回路２のシフト出力［７：０］を選択し、シ
フト回路０のシフト出力ｂ［７：０］を得る。
“１”レベル（１６ビットのシフトを行う）でシフトレ
フト信号ＳＬ３ｄがアクティブ（例えば“１”レベル）
ならば、８ビットの“０”入力を選択し、非アクティブ
（“０”レベル）ならば第２のシフト回路２のセレクタ
２ｂのシフト出力［２３：１６］を選択して下位方向の
シフトを行い、シフト量信号Ｓ４−３ｄが“０”レベル
であるならばシフトレフト信号ＳＬ３ｄにかかわらず第
２のシフト回路２のシフト出力［７：０］を選択し、シ
フト回路０のシフト出力ｂ［７：０］を得る。
【００３７】このような構成において、第２のシフト回
路２及び第３のシフト回路３に与えられるシフトレフト
信号ＳＬ２ａ〜ＳＬ２ｄ、ＳＬ３ａ〜ＳＬ３ｄを第１の
シフト回路１に与えられるシフトレフト信号と同様と
し、第２のシフト回路２に与えられるシフト量信号Ｓ３
−２ａ〜Ｓ３−２ｄをすべて同一とし、第３のシフト回
路３に与えられるシフト量信号Ｓ４−３ａ〜Ｓ４−３ｄ
をすべて同一とすることにより、図９に示す従来のシフ
ト回路と同様のシフト操作を行うことができる。
路２及び第３のシフト回路３に与えられるシフトレフト
信号ＳＬ２ａ〜ＳＬ２ｄ、ＳＬ３ａ〜ＳＬ３ｄを第１の
シフト回路１に与えられるシフトレフト信号と同様と
し、第２のシフト回路２に与えられるシフト量信号Ｓ３
−２ａ〜Ｓ３−２ｄをすべて同一とし、第３のシフト回
路３に与えられるシフト量信号Ｓ４−３ａ〜Ｓ４−３ｄ
をすべて同一とすることにより、図９に示す従来のシフ
ト回路と同様のシフト操作を行うことができる。
【００３８】さらに、シフトレフト信号ならびにシフト
量信号の制御信号を様々に与えることにより、図９に示
す従来のシフト回路では不可能であった様々なシフト操
作を実現することが可能となり、以下にそのデータ操作
例を図２〜図６を参照して説明する。
量信号の制御信号を様々に与えることにより、図９に示
す従来のシフト回路では不可能であった様々なシフト操
作を実現することが可能となり、以下にそのデータ操作
例を図２〜図６を参照して説明する。
【００３９】まず、シフトレフト信号ならびにシフト量
信号を、
信号を、
【表１】 シフトレフト信号＝×(don't care) シフト量信号Ｓ０＝Ｓ１＝Ｓ２＝０ シフトレフト信号Ｓ２ａ＝１ シフト量信号Ｓ３−２ａ＝１ シフトレフト信号Ｓ２ｂ＝０ シフト量信号Ｓ３−２ｂ＝１ シフトレフト信号Ｓ２ｃ＝１ シフト量信号Ｓ３−２ｃ＝１ シフトレフト信号Ｓ２ｄ＝０ シフト量信号Ｓ３−２ｄ＝１ シフトレフト信号Ｓ３ａ＝１ シフト量信号Ｓ４−３ａ＝１ シフトレフト信号Ｓ３ｂ＝１ シフト量信号Ｓ４−３ｂ＝１ シフトレフト信号Ｓ３ｃ＝０ シフト量信号Ｓ４−３ｃ＝１ シフトレフト信号Ｓ３ｄ＝０ シフト量信号Ｓ４−３ｄ＝１ に設定すると、図２に示すように、入力データａ［３
１：０］（ＡＢＣＤ）のバイトリバース操作が行われ、
出力データｂ［３１：０］（ＤＣＢＡ）が得られる。
１：０］（ＡＢＣＤ）のバイトリバース操作が行われ、
出力データｂ［３１：０］（ＤＣＢＡ）が得られる。
【００４０】次に、シフトレフト信号ならびにシフト量
信号を、
信号を、
【表２】 シフトレフト信号＝×(don't care) シフト量信号Ｓ０＝Ｓ１＝Ｓ２＝０ シフトレフト信号Ｓ２ａ＝× シフト量信号Ｓ３−２ａ＝０ シフトレフト信号Ｓ２ｂ＝× シフト量信号Ｓ３−２ｂ＝０ シフトレフト信号Ｓ２ｃ＝× シフト量信号Ｓ３−２ｃ＝０ シフトレフト信号Ｓ２ｄ＝× シフト量信号Ｓ３−２ｄ＝０ シフトレフト信号Ｓ３ａ＝１ シフト量信号Ｓ４−３ａ＝１ シフトレフト信号Ｓ３ｂ＝１ シフト量信号Ｓ４−３ｂ＝１ シフトレフト信号Ｓ３ｃ＝０ シフト量信号Ｓ４−３ｃ＝１ シフトレフト信号Ｓ３ｄ＝０ シフト量信号Ｓ４−３ｄ＝１ に設定すると、図３に示すように、入力データａ［３
１：０］（ＡＢＣＤ）のハーフワードリバース操作が行
われ、出力データｂ［３１：０］（ＣＤＡＢ）が得られ
る。
１：０］（ＡＢＣＤ）のハーフワードリバース操作が行
われ、出力データｂ［３１：０］（ＣＤＡＢ）が得られ
る。
【００４１】次に、シフトレフト信号ならびにシフト量
信号を、
信号を、
【表３】 シフトレフト信号＝×(don't care) シフト量信号Ｓ０＝Ｓ１＝Ｓ２＝０ シフトレフト信号Ｓ２ａ＝× シフト量信号Ｓ３−２ａ＝０ シフトレフト信号Ｓ２ｂ＝１ シフト量信号Ｓ３−２ｂ＝１ シフトレフト信号Ｓ２ｃ＝０ シフト量信号Ｓ３−２ｃ＝１ シフトレフト信号Ｓ２ｄ＝× シフト量信号Ｓ３−２ｄ＝０ シフトレフト信号Ｓ３ａ＝× シフト量信号Ｓ４−３ａ＝０ シフトレフト信号Ｓ３ｂ＝× シフト量信号Ｓ４−３ｂ＝０ シフトレフト信号Ｓ３ｃ＝× シフト量信号Ｓ４−３ｃ＝０ シフトレフト信号Ｓ３ｄ＝× シフト量信号Ｓ４−３ｄ＝０ に設定すると、図４に示すように、入力データａ［３
１：０］（ＡＢＣＤ）のバイトシャフル操作が行われ、
出力データｂ［３１：０］（ＡＣＢＤ）が得られる。
１：０］（ＡＢＣＤ）のバイトシャフル操作が行われ、
出力データｂ［３１：０］（ＡＣＢＤ）が得られる。
【００４２】次に、シフトレフト信号ならびにシフト量
信号を、
信号を、
【表４】 シフトレフト信号＝×(don't care) シフト量信号Ｓ０＝Ｓ１＝Ｓ２＝０ シフトレフト信号Ｓ２ａ＝× シフト量信号Ｓ３−２ａ＝０ シフトレフト信号Ｓ２ｂ＝× シフト量信号Ｓ３−２ｂ＝０ シフトレフト信号Ｓ２ｃ＝０ シフト量信号Ｓ３−２ｃ＝１ シフトレフト信号Ｓ２ｄ＝× シフト量信号Ｓ３−２ｄ＝０ シフトレフト信号Ｓ３ａ＝０ シフト量信号Ｓ４−３ａ＝１ シフトレフト信号Ｓ３ｂ＝０ シフト量信号Ｓ４−３ｂ＝１ シフトレフト信号Ｓ３ｃ＝× シフト量信号Ｓ４−３ｃ＝０ シフトレフト信号Ｓ３ｄ＝× シフト量信号Ｓ４−３ｄ＝０ に設定すると、図５に示すように、入力データａ［３
１：０］（ＡＢＣＤ）のパック操作（ハーフワード→バ
イト）が行われ、出力データｂ［３１：０］（００Ｂ
Ｄ）が得られる。
１：０］（ＡＢＣＤ）のパック操作（ハーフワード→バ
イト）が行われ、出力データｂ［３１：０］（００Ｂ
Ｄ）が得られる。
【００４３】最後に、シフトレフト信号ならびにシフト
量信号を、
量信号を、
【表５】 シフトレフト信号＝×(don't care) シフト量信号Ｓ０＝Ｓ１＝Ｓ２＝０ シフトレフト信号Ｓ２ａ＝× シフト量信号Ｓ３−２ａ＝０ シフトレフト信号Ｓ２ｂ＝１ シフト量信号Ｓ３−２ｂ＝１ シフトレフト信号Ｓ２ｃ＝× シフト量信号Ｓ３−２ｃ＝０ シフトレフト信号Ｓ２ｄ＝× シフト量信号Ｓ３−２ｄ＝０ シフトレフト信号Ｓ３ａ＝０ シフト量信号Ｓ４−３ａ＝１ シフトレフト信号Ｓ３ｂ＝× シフト量信号Ｓ４−３ｂ＝０ シフトレフト信号Ｓ３ｃ＝１ シフト量信号Ｓ４−３ｃ＝１ シフトレフト信号Ｓ３ｄ＝× シフト量信号Ｓ４−３ｄ＝０ に設定すると、図６に示すように、入力データａ［３
１：０］（ＡＢＣＤ）のアンパック操作（バイト→ハー
フワード）が行われ、出力データｂ［３１：０］（０Ｃ
０Ｄ）が得られる。
１：０］（ＡＢＣＤ）のアンパック操作（バイト→ハー
フワード）が行われ、出力データｂ［３１：０］（０Ｃ
０Ｄ）が得られる。
【００４４】以上説明した動作以外にも、それぞれのセ
レクタの制御信号を変更することにより、様々なシフト
操作を行うことが可能である。
レクタの制御信号を変更することにより、様々なシフト
操作を行うことが可能である。
【００４５】このように、制御信号を様々に与えること
により、入力データの一部のビットだけをシフトした
り、入力データの部分毎にシフトするビット数や方向を
変えることができるようになり、様々なデータ操作を行
うことが可能となる。このようなデータ操作は、エンデ
ィアンの変更やマルチメディア命令を実行する際に極め
て有効となり、高機能なマイクロプロセッサのシフト回
路として有用である。
により、入力データの一部のビットだけをシフトした
り、入力データの部分毎にシフトするビット数や方向を
変えることができるようになり、様々なデータ操作を行
うことが可能となる。このようなデータ操作は、エンデ
ィアンの変更やマルチメディア命令を実行する際に極め
て有効となり、高機能なマイクロプロセッサのシフト回
路として有用である。
【００４６】図７は請求項１又は３記載の発明の他の実
施形態に係るシフト回路の構成を示す図である。
施形態に係るシフト回路の構成を示す図である。
【００４７】図７に示す実施形態は入力データを６４ビ
ットとしたものであり、その特徴とするところは、図１
に示す第１のシフト回路１と同様に６４ビットの入力デ
ータを０〜７ビットシフトする第１段目のシフト回路１
１と、図１に示すセレクタと同様にそれぞれにシフトレ
フト信号とシフト量信号が独立して個別に与えられてバ
イト単位で入力データを選択するセレクタで構成される
８ビットの第２段目のシフト回路１２、１６ビットの第
３段目のシフト回路１３、３２ビットの第４段目のシフ
ト回路１４を備えたことにある。
ットとしたものであり、その特徴とするところは、図１
に示す第１のシフト回路１と同様に６４ビットの入力デ
ータを０〜７ビットシフトする第１段目のシフト回路１
１と、図１に示すセレクタと同様にそれぞれにシフトレ
フト信号とシフト量信号が独立して個別に与えられてバ
イト単位で入力データを選択するセレクタで構成される
８ビットの第２段目のシフト回路１２、１６ビットの第
３段目のシフト回路１３、３２ビットの第４段目のシフ
ト回路１４を備えたことにある。
【００４８】このような構成においては、シフトレフト
信号ならびにシフト量信号を適宜与えることにより、例
えば図７に示すように入力データａ［６３：０］がバイ
ト単位でシフトされて出力データｂ［３１：０］が得ら
れ、図８に示すように、入力データ（ＡＢＣＤＥＦＧ
Ｈ）として６４ビットのソースレジスタに格納されてい
る４つの１６ビットのデータのそれぞれ下位８ビットの
データを取り出して連結し（ＢＤＦＨ）、６４ビットの
デスティネーションレジスタの下位３２ビットに格納す
るパック操作を容易に行うことができる。
信号ならびにシフト量信号を適宜与えることにより、例
えば図７に示すように入力データａ［６３：０］がバイ
ト単位でシフトされて出力データｂ［３１：０］が得ら
れ、図８に示すように、入力データ（ＡＢＣＤＥＦＧ
Ｈ）として６４ビットのソースレジスタに格納されてい
る４つの１６ビットのデータのそれぞれ下位８ビットの
データを取り出して連結し（ＢＤＦＨ）、６４ビットの
デスティネーションレジスタの下位３２ビットに格納す
るパック操作を容易に行うことができる。
【００４９】このように、上記実施形態では３２ビット
及び６４ビットの例を説明したが、この発明は、１６ビ
ットや１２８ビットならびにそれ以上の２n ビットの入
力データを取り扱うシフト回路であっても同様に適用で
きる。なお、１６ビットの場合には、０〜３ビットのシ
フト回路を初段に用い、４ビット単位で４ビットのシフ
トを行うシフト回路を第２段目に用い、４ビット単位で
８ビットのシフトを行うシフト回路を第３段目に用いる
ようにすればよい。
及び６４ビットの例を説明したが、この発明は、１６ビ
ットや１２８ビットならびにそれ以上の２n ビットの入
力データを取り扱うシフト回路であっても同様に適用で
きる。なお、１６ビットの場合には、０〜３ビットのシ
フト回路を初段に用い、４ビット単位で４ビットのシフ
トを行うシフト回路を第２段目に用い、４ビット単位で
８ビットのシフトを行うシフト回路を第３段目に用いる
ようにすればよい。
【００５０】また、上記実施形態において、０〜７ビッ
トのシフトを行うシフト回路は図９に示す従来と同様の
シフト回路を用いるようにしているが、８ビット、１６
ビットのシフト回路と同様にセレクタ毎にそれぞれ独立
して個別に制御信号を与えるようにしてもよい。
トのシフトを行うシフト回路は図９に示す従来と同様の
シフト回路を用いるようにしているが、８ビット、１６
ビットのシフト回路と同様にセレクタ毎にそれぞれ独立
して個別に制御信号を与えるようにしてもよい。
【００５１】
【発明の効果】以上説明したように、この発明によれ
ば、シフトしようとする２n ビットのデータに対して、
所定のビット数単位でシフト方向ならびにシフトビット
数を設定するようにしたので、入力データの一部ビット
だけをシフトすることや部分毎にシフトするビット数や
方向を変えることが可能となる。これにより、入力デー
タに対するシフト操作が多様化し、専用のハードウェア
を用意することなく様々なデータ操作を行うことができ
る。
ば、シフトしようとする２n ビットのデータに対して、
所定のビット数単位でシフト方向ならびにシフトビット
数を設定するようにしたので、入力データの一部ビット
だけをシフトすることや部分毎にシフトするビット数や
方向を変えることが可能となる。これにより、入力デー
タに対するシフト操作が多様化し、専用のハードウェア
を用意することなく様々なデータ操作を行うことができ
る。
【図１】請求項１又は３記載の発明の一実施形態に係わ
るシフト回路の構成を示す図である。
るシフト回路の構成を示す図である。
【図２】図１に示すシフト回路におけるシフト動作の一
例を示す図である。
例を示す図である。
【図３】図１に示すシフト回路におけるシフト動作の一
例を示す図である。
例を示す図である。
【図４】図１に示すシフト回路におけるシフト動作の一
例を示す図である。
例を示す図である。
【図５】図１に示すシフト回路におけるシフト動作の一
例を示す図である。
例を示す図である。
【図６】図１に示すシフト回路におけるシフト動作の一
例を示す図である。
例を示す図である。
【図７】請求項１又は３記載の発明の他の実施形態に係
わるシフト回路の構成を示す図である。
わるシフト回路の構成を示す図である。
【図８】図７に示すシフト回路におけるシフト動作の一
例を示す図である。
例を示す図である。
【図９】従来のシフト回路の構成を示す図である。
【図１０】図９に示すシフト回路に用いられるセレクタ
の構成を示す図である。
の構成を示す図である。
０ シフト回路 １，１１ ０〜７ビットのシフト回路 ２，１２ ８ビットのシフト回路 ３，１３ １６ビットのシフト回路 １４ ３２ビットのシフト回路 ２ａ〜２ｄ，３ａ〜３ｄ セレクタ
Claims (3)
- 【請求項１】 ２n （ｎ≧５）ビットからなる入力デー
タを受ける第１段目のシフト回路に続いて第２段目のシ
フト回路、……、第（ｎ−３）段目のシフト回路、第
（ｎ−２）段目のシフト回路が（ｎ−２）段縦続接続さ
れ、前記第１段目のシフト回路は前記入力データを上位
又は下位方向に０〜７ビットシフトして２n ビットのシ
フト結果を前記第２段目のシフト回路に与え、第２段目
以降の第ｍ｛２≦ｍ≦（ｎ−２）｝段目のシフト回路は
前段のシフト回路の２n ビットのシフト結果を受けて、
該シフト結果をバイト単位でそれぞれ独立して上位又は
下位方向に２(m+1) ビットシフトしてなることを特徴と
するシフト回路。 - 【請求項２】 １６ビットからなる入力データを受ける
第１段目のシフト回路に続いて第２段目のシフト回路、
第３段目のシフト回路が縦続接続され、前記第１段目の
シフト回路は前記入力データを上位又は下位方向に０〜
３ビットシフトして１６ビットのシフト結果を前記第２
段目のシフト回路に与え、第２段目のシフト回路は前記
第１段目のシフト回路のシフト結果を受け、該シフト結
果を４ビット単位でそれぞれ独立して上位又は下位方向
に４ビットシフトしてなり、第３段目のシフト回路は前
記第２段目のシフト回路のシフト結果を受け、該シフト
結果を４ビット単位でそれぞれ独立して上位又は下位方
向に８ビットシフトしてなることを特徴とするシフト回
路。 - 【請求項３】 前記第２段目以降のシフト回路は、４ビ
ット又は８ビット単位で選択的に“０”を出力してなる
ことを特徴とする請求項１又は２記載のシフト回路。
Priority Applications (2)
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|---|---|---|---|
| JP21004596A JP3378444B2 (ja) | 1996-08-08 | 1996-08-08 | シフト回路 |
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1997
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