JPH1055672A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】ビット線を、例えば、増幅時の最大電圧と最小
電圧との間の電圧にプリチャージするＤＲＡＭに関し、
センスアンプを構成する対をなすＭＯＳトランジスタの
スレッショルド電圧の不平衡によるセンスアンプの誤動
作を防止し、微細化に対応できるようにする。 【解決手段】センスアンプ４５に増幅動作を行わせる前
に、ｎＭＯＳトランジスタ４６、４７のゲートにセンス
アンプ４５のオフセット電圧を補償するだけの電荷を蓄
積させ、ｎＭＯＳトランジスタ４６、４７のスレッショ
ルド電圧Ｖth４６、Ｖth４７の不平衡ΔＶthを見かけ上
なくすようにし、かつ、増幅動作時には、ｎＭＯＳトラ
ンジスタ４６、４７をｐＭＯＳトランジスタ４８、４９
よりも先に活性化する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のメモリセル
が接続された対をなすビット線と、データ読出し時、選
択されたメモリセルによって生じる対をなすビット線間
の差電圧を増幅するフリップフロップ回路からなるセン
スアンプとを備え、ビット線を増幅時の最大電圧と最小
電圧との間の電圧にプリチャージするビット線プリチャ
ージ方式を採用する半導体記憶装置に関する。

【０００２】ここに、ＭＯＳトランジスタのスレッショ
ルド電圧Ｖthはゲート長に依存し、ゲート長が短くなる
ほど、短チャネル効果によって低下の度合が大きくなる
ので、フリップフロップ回路からなるセンスアンプを構
成する対をなすＭＯＳトランジスタの加工ばらつきによ
るスレッショルド電圧Ｖthの不平衡（差）ΔＶthは、ゲ
ート長が短くなるほど大きくなる。

【０００３】このスレッショルド電圧Ｖthの不平衡ΔＶ
thは、センスアンプのオフセット電圧となることから、
微細化に伴い、データ読出し時に生じるビット線間の差
電圧が、この不平衡ΔＶthと同程度か、あるいは、それ
以下になると、センスアンプは誤動作をしてしまう。そ
こで、その対策が必要となる。

【０００４】

【従来の技術】図２０はフリップフロップ回路からなる
センスアンプを構成する対をなすＭＯＳトランジスタの
スレッショルド電圧Ｖthの不平衡ΔＶthによるセンスア
ンプの誤動作を防止するようにした従来のダイナミック
・ランダム・アクセス・メモリ（以下、ＤＲＡＭとい
う）の一例の要部を示す回路図である。

【０００５】図２０中、ＷＬ−Ａはメモリセルの選択を
行うワード線、ＢＬ−Ａ、／ＢＬ−Ａはそれぞれ複数の
メモリセルが接続された対をなすビット線、１はビット
線ＢＬ−Ａに接続されているメモリセルの１個を示して
おり、２はセルキャパシタ、３はセルトランジスタであ
る。

【０００６】また、４はビット線ＢＬ−Ａ、／ＢＬ−Ａ
のプリチャージを行うビット線プリチャージ回路であ
り、５〜７はビット線プリチャージ信号φＰＲにより導
通（以下、ＯＮという）、非導通（以下、ＯＦＦとい
う）が制御されるｎＭＯＳトランジスタ、ＶＣＣは電源
電圧である。

【０００７】また、８はフリップフロップ回路からなる
センスアンプであり、９、１０は増幅動作を行う対をな
すｎＭＯＳトランジスタ、１１〜１３は制御信号φ１に
よりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、
１４、１５は制御信号φ２によりＯＮ、ＯＦＦが制御さ
れるｎＭＯＳトランジスタ、１６は制御信号φ３により
ＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、ＶＥ
はＶＣＣよりも低い電圧である。

【０００８】図２１は、このＤＲＡＭのビット線プリチ
ャージ時及びデータ読出し時の動作を示す波形図であ
り、ビット線プリチャージ信号φＰＲ、制御信号φ１〜
φ３を示している。

【０００９】即ち、このＤＲＡＭにおいては、ビット線
プリチャージ時には、ビット線プリチャージ信号φＰＲ
＝ＶＰ、制御信号φ１〜φ３＝０［Ｖ］、ｎＭＯＳトラ
ンジスタ５〜７＝ＯＮ、ｎＭＯＳトランジスタ１１〜１
６＝ＯＦＦとされ、ビット線ＢＬ−Ａ、／ＢＬ−Ａが電
源電圧ＶＣＣにプリチャージされる。但し、ＶＰ≧ＶＣ
Ｃ＋Ｖth（ｎＭＯＳトランジスタのスレッショルド電
圧）である。

【００１０】その後、ビット線プリチャージ信号φＰＲ
＝０［Ｖ］、制御信号φ１＝ＶＰ、ｎＭＯＳトランジス
タ５〜７＝ＯＦＦ、ｎＭＯＳトランジスタ１１〜１３＝
ＯＮとされる。

【００１１】この結果、ｎＭＯＳトランジスタ９、１０
は、ダイオード接続とされ、ノードＮ１の電圧＝ビット
線／ＢＬ−Ａの電圧＝ＶＥ＋Ｖth９（ｎＭＯＳトランジ
スタ９のスレッショルド電圧）、ノードＮ２の電圧＝ビ
ット線ＢＬ−Ａの電圧＝ＶＥ＋Ｖth１０（ｎＭＯＳトラ
ンジスタ１０のスレッショルド電圧）となる。

【００１２】その後、制御信号φ１＝０［Ｖ］、制御信
号φ２＝ＶＰ、ｎＭＯＳトランジスタ１１〜１３＝ＯＦ
Ｆ、ｎＭＯＳトランジスタ１４、１５＝ＯＮとされる
が、この場合、ノードＮ１、Ｎ２の容量はビット線ＢＬ
−Ａ、／ＢＬ−Ａの容量よりも十分に小さいので、ノー
ドＮ１の電圧＝ビット線ＢＬ−Ａの電圧＝ＶＥ＋Ｖth１
０、ノードＮ２の電圧＝ビット線／ＢＬ−Ａの電圧＝Ｖ
Ｅ＋Ｖth９となる。

【００１３】ここに、例えば、Ｖth９＝Ｖth１０＋ΔＶ
thとすると、図２２に示すように、スレッショルド電圧
がＶth９＝Ｖth１０＋ΔＶthのｎＭＯＳトランジスタ９
は、ゲート電圧＝ビット線／ＢＬ−Ａの電圧＝ＶＥ＋Ｖ
th１０＋ΔＶthとなり、スレッショルド電圧がＶth１０
のｎＭＯＳトランジスタ１０は、ゲート電圧＝ビット線
ＢＬ−Ａの電圧＝ＶＥ＋Ｖth１０となる。

【００１４】即ち、ｎＭＯＳトランジスタ９のスレッシ
ョルド電圧Ｖth９−ｎＭＯＳトランジスタ１０のスレッ
ショルド電圧Ｖth１０＝ｎＭＯＳトランジスタ９のゲー
ト電圧−ｎＭＯＳトランジスタ１０のゲート電圧＝ΔＶ
thとなり、ｎＭＯＳトランジスタ９、１０のスレッショ
ルド電圧Ｖth９、Ｖth１０の不平衡ΔＶthは、見かけ上
なくなった状態となる。

【００１５】その後、選択されたメモリセルのデータが
ビット線ＢＬ−Ａ又はビット線／ＢＬ−Ａに読み出され
ると、制御信号φ３＝ＶＣＣ、ｎＭＯＳトランジスタ１
６＝ＯＮとされ、ｎＭＯＳトランジスタ９、１０は、活
性状態とされて、増幅動作を行い、選択されたメモリセ
ルにより生じるビット線ＢＬ−Ａ、／ＢＬ−Ａ間の差電
圧を増幅することになる。

【００１６】このように、このＤＲＡＭにおいては、ｎ
ＭＯＳトランジスタ９、１０に増幅動作を行わせる前
に、ｎＭＯＳトランジスタ９、１０のゲートにセンスア
ンプ８のオフセット電圧を補償するだけの電荷を蓄積さ
せ、ｎＭＯＳトランジスタ９、１０のスレッショルド電
圧Ｖth９、Ｖth１０の不平衡ΔＶthを見かけ上なくすよ
うにし、センスアンプ８の誤動作を防止するようにして
いる。

【００１７】また、図２３はフリップフロップ回路から
なるセンスアンプを構成する対をなすＭＯＳトランジス
タのスレッショルド電圧Ｖthの不平衡ΔＶthによるセン
スアンプの誤動作を防止するようにした従来のＤＲＡＭ
の他の例の要部を示す回路図である。

【００１８】図２３中、ＷＬ−Ｂはメモリセルの選択を
行うワード線、ＢＬ−Ｂ、／ＢＬ−Ｂはそれぞれ複数の
メモリセルが接続された対をなすビット線、１８はビッ
ト線ＢＬ−Ｂに接続されているメモリセルの１個を示し
ており、１９はセルキャパシタ、２０はセルトランジス
タである。

【００１９】また、２１はビット線ＢＬ−Ｂ、／ＢＬ−
Ｂのプリチャージを行うビット線プリチャージ回路であ
り、２２〜２４はビット線プリチャージ信号φＰＲによ
りＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタであ
る。

【００２０】また、２５はフリップフロップ回路からな
るセンスアンプであり、２６、２７は増幅動作を行う対
をなすｎＭＯＳトランジスタ、２８はビット線プリチャ
ージ信号φＰＲによりＯＮ、ＯＦＦが制御されるｎＭＯ
Ｓトランジスタ、２９、３０は制御信号φ４によりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタ、３１は
制御信号φ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳ
トランジスタである。

【００２１】図２４は、このＤＲＡＭのビット線プリチ
ャージ時及びデータ読出し時の動作を示す波形図であ
り、ビット線プリチャージ信号φＰＲ、制御信号φ４、
φ５を示している。

【００２２】即ち、このＤＲＡＭにおいては、ビット線
プリチャージ時には、ビット線プリチャージ信号φＰＲ
＝ＶＰ、制御信号φ４、φ５＝０［Ｖ］、ｎＭＯＳトラ
ンジスタ２２〜２４、２６〜２８＝ＯＮ、ｎＭＯＳトラ
ンジスタ２９〜３１＝ＯＦＦとされる。

【００２３】この結果、ノードＮ３、Ｎ４＝ＶＣＣ、ビ
ット線ＢＬ−Ｂの電圧＝ＶＣＣ−Ｖth２６（ｎＭＯＳト
ランジスタ２６のスレッショルド電圧）、ビット線／Ｂ
Ｌ−Ｂの電圧＝ＶＣＣ−Ｖth２７（ｎＭＯＳトランジス
タ２７のスレッショルド電圧）にプリチャージされる。

【００２４】その後、ビット線プリチャージ信号φＰＲ
＝０［Ｖ］、制御信号φ４＝ＶＰ、ｎＭＯＳトランジス
タ２２〜２４、２８＝ＯＦＦ、ｎＭＯＳトランジスタ２
９、３０＝ＯＮとされる。

【００２５】この場合、ノードＮ３、Ｎ４の容量は、ビ
ット線ＢＬ−Ｂ、／ＢＬ−Ｂの容量よりも十分に小さい
ので、ノードＮ３の電圧＝ビット線ＢＬ−Ｂの電圧＝Ｖ
ＣＣ−Ｖth２６、ノードＮ４の電圧＝ビット線／ＢＬ−
Ｂの電圧＝ＶＣＣ−Ｖth２７となる。

【００２６】ここに、例えば、Ｖth２６＝Ｖth２７＋Δ
Ｖthとすると、図２５に示すように、スレッショルド電
圧がＶth２６＝Ｖth２７＋ΔＶthのｎＭＯＳトランジス
タ２６は、ゲート電圧＝ノードＮ４の電圧＝ＶＣＣ−Ｖ
th２７となり、スレッショルド電圧がＶth２７のｎＭＯ
Ｓトランジスタ２７は、ゲート電圧＝ノードＮ３の電圧
＝ＶＣＣ−Ｖth２７−ΔＶthとなる。

【００２７】即ち、ｎＭＯＳトランジスタ２６のスレッ
ショルド電圧Ｖth２６−ｎＭＯＳトランジスタ２７のス
レッショルド電圧Ｖth２７＝ｎＭＯＳトランジスタ２６
のゲート電圧−ｎＭＯＳトランジスタ２７のゲート電圧
＝ΔＶthとなり、ｎＭＯＳトランジスタ２６、２７のス
レッショルド電圧Ｖth２６、Ｖth２７の不平衡ΔＶth
は、見かけ上なくなった状態となる。

【００２８】その後、選択されたメモリセルのデータが
ビット線ＢＬ−Ｂ又はビット線／ＢＬ−Ｂに読み出され
ると、制御信号φ４＝ＶＰ、ｎＭＯＳトランジスタ３１
＝ＯＮとされ、ｎＭＯＳトランジスタ２６、２７は、活
性状態とされ、増幅動作を行い、選択されたメモリセル
により生じるビット線ＢＬ−Ｂ、／ＢＬ−Ｂ間の差電圧
を増幅することになる。

【００２９】このように、このＤＲＡＭにおいても、ｎ
ＭＯＳトランジスタ２６、２７に増幅動作を行わせる前
に、ｎＭＯＳトランジスタ２６、２７のゲートにセンス
アンプ２５のオフセット電圧を補償するだけの電荷を蓄
積させ、ｎＭＯＳトランジスタ２６、２７のスレッショ
ルド電圧Ｖth２６、Ｖth２７の不平衡ΔＶthを見かけ上
なくすようにし、センスアンプ２５の誤動作を防止する
ようにしている。

【００３０】

【発明が解決しようとする課題】しかし、図２０、図２
３に示す従来のＤＲＡＭは、ビット線プリチャージ方式
について、現在では使用されることの少ないＶＣＣプリ
チャージ方式を採用するものであり、ビット線を増幅時
の最大電圧と最小電圧との中間ないし中間付近にプリチ
ャージするビット線プリチャージ方式を採用する半導体
記憶装置には適用することができない。

【００３１】本発明は、かかる点に鑑み、ビット線を増
幅時の最大電圧と最小電圧との間の電圧にプリチャージ
するビット線プリチャージ方式を採用する半導体記憶装
置であって、フリップフロップ回路からなるセンスアン
プを構成する対をなす電界効果トランジスタのスレッシ
ョルド電圧の不平衡によるセンスアンプの誤動作を防止
し、微細化に対応することができるようにした半導体記
憶装置を提供することを目的とする。

【００３２】

【課題を解決するための手段】本発明中、第１の発明
（請求項１記載の半導体記憶装置）は、複数のメモリセ
ルが接続された対をなす第１、第２のビット線を有し、
データ読出し時、第１、第２のビット線間に差電圧を生
じさせる半導体記憶装置であって、第１、第２のビット
線を増幅時の最大電圧と最小電圧との間の第１の電圧に
プリチャージするビット線プリチャージ回路と、第１の
電流入出力電極を第１のノードに接続し、第２の電流入
出力電極を第１のビット線に接続した一導電型の第１の
電界効果トランジスタと、第１の電流入出力電極を第１
のノードに接続し、第２の電流入出力電極を第２のビッ
ト線に接続した一導電型の第２の電界効果トランジスタ
と、第１の電流入出力電極を第２のノードに接続した他
導電型の第３、第４の電界効果トランジスタと、第１の
ノードと第１の電界効果トランジスタのゲートとの間に
接続された第１のスイッチ素子と、第１のノードと第２
の電界効果トランジスタのゲートとの間に接続された第
２のスイッチ素子とを有するセンスアンプを備えてい
る。

【００３３】このセンスアンプは、第１、第２のビット
線が第１の電圧にプリチャージされた後、データ読出し
前に、第１、第２のスイッチ素子をＯＮとされて第１、
第２の電界効果トランジスタをダイオード接続とされ、
第１のビット線の電圧と第２のビット線の電圧との差が
第２の電界効果トランジスタのスレッショルド電圧と第
１の電界効果トランジスタのスレッショルド電圧との差
と同一となるように第１のノードに第２の電圧が印加さ
れる。

【００３４】そして、また、このセンスアンプは、増幅
動作時には、第１、第２のスイッチ素子をＯＦＦとさ
れ、第１、第３の電界効果トランジスタは、第２の電流
入出力電極を第１のビット線に接続し、ゲートを第２の
ビット線に接続し、第２、第４の電界効果トランジスタ
は、第２の電流入出力電極を第２のビット線に接続し、
ゲートを第１のビット線に接続してなるフリップフロッ
プ回路を構成し、第１のノードに第１のセンスアンプ駆
動電圧が印加されて第１、第２の電界効果トランジスタ
が活性化された後、第２のノードに第２のセンスアンプ
駆動電圧が印加されて第３、第４の電界効果トランジス
タが活性化される。

【００３５】この第１の発明においては、センスアンプ
は、増幅動作時、第１〜第４の電界効果トランジスタで
フリップフロップ回路を構成し、対をなす第１、第２の
電界効果トランジスタが活性化された後、対をなす第
３、第４の電界効果トランジスタが活性化される。

【００３６】ここに、第１、第２のビット線が第１の電
圧にプリチャージされた後、データ読出し前には、第
１、第２のスイッチ素子をＯＮとされて第１、第２の電
界効果トランジスタをダイオード接続とされ、第１のビ
ット線の電圧と第２のビット線の電圧との差が第２の電
界効果トランジスタのスレッショルド電圧と第１の電界
効果トランジスタのスレッショルド電圧との差と同一と
なるようにされるので、増幅動作時、先に活性化される
第１、第２の電界効果トランジスタのスレッショルド電
圧の不平衡は、見かけ上なくなった状態とされる。

【００３７】したがって、この第１の発明によれば、ビ
ット線を増幅時の最大電圧と最小電圧との間の電圧にプ
リチャージするビット線プリチャージ方式を採用する半
導体記憶装置において、フリップフロップ回路からなる
センスアンプを構成する対をなす第１、第２の電界効果
トランジスタのスレッショルド電圧の不平衡によるセン
スアンプの誤動作を防止することができる。

【００３８】また、第２の発明（請求項２記載の半導体
記憶装置）は、第１の発明において、センスアンプは、
第１、第２の電界効果トランジスタのゲート間に接続さ
れ、第１、第２のビット線が第１の電圧にプリチャージ
された後、データ読出し前にはＯＦＦ、増幅動作時には
ＯＮとされる第３のスイッチ素子と、第２、第４の電界
効果トランジスタのゲート間に接続され、第１、第２の
ビット線が第１の電圧にプリチャージされた後、データ
読出し前にはＯＦＦ、増幅動作時にはＯＮとされる第４
のスイッチ素子とを有するようにし、かつ、第３の電界
効果トランジスタの第２の電流入出力電極を第１のビッ
ト線に接続し、第３の電界効果トランジスタのゲートを
第２のビット線に接続し、第４の電界効果トランジスタ
の第２の電流入出力電極を第２のビット線に接続し、第
４の電界効果トランジスタのゲートを第１のビット線に
接続するように構成するというものである。

【００３９】この第２の発明においては、第１、第２の
ビット線が第１の電圧にプリチャージされた後、データ
読出し前には、第１、第２のスイッチ素子をＯＮとされ
て第１、第２の電界効果トランジスタがダイオード接続
とされると共に、第３、第４のスイッチ素子をＯＦＦと
され、第１、第３の電界効果トランジスタのゲート間及
び第２、第４の電界効果トランジスタのゲート間が電気
的に非接続とされることにより、第１のビット線の電圧
と第２のビット線の電圧との差が第２の電界効果トラン
ジスタのスレッショルド電圧と第１の電界効果トランジ
スタのスレッショルド電圧との差と同一となるようにさ
れる。

【００４０】また、第３の発明（請求項３記載の半導体
記憶装置）は、第１の発明において、センスアンプは、
第１、第２の電界効果トランジスタのゲート間に接続さ
れ、第１、第２のビット線が第１の電圧にプリチャージ
された後、データ読出し前にはＯＦＦ、増幅動作時には
ＯＮとされる第３のスイッチ素子と、第２、第４の電界
効果トランジスタのゲート間に接続され、第１、第２の
ビット線が第１の電圧にプリチャージされた後、データ
読出し前にはＯＦＦ、増幅動作時にはＯＮとされる第４
のスイッチ素子と、第１のビット線と第４の電界効果ト
ランジスタのゲートとの間に接続され、第１、第２のビ
ット線が第１の電圧にプリチャージされた後、データ読
出し前にはＯＦＦ、増幅動作時にはＯＮとされる第５の
スイッチ素子と、第２のビット線と第３の電界効果トラ
ンジスタのゲートとの間に接続され、第１、第２のビッ
ト線が第１の電圧にプリチャージされた後、データ読出
し前にはＯＦＦ、増幅動作時にはＯＮとされる第６のス
イッチ素子と、第３の電界効果トランジスタの第２の電
流入出力電極と第３の電界効果トランジスタのゲートと
の間に接続され、第１、第２のビット線が第１の電圧に
プリチャージされた後、データ読出し前にはＯＮ、増幅
動作時にはＯＦＦとされる第７のスイッチ素子と、第４
の電界効果トランジスタの第２の電流入出力電極と第４
の電界効果トランジスタのゲートとの間に接続され、第
１、第２のビット線が第１の電圧にプリチャージされた
後、データ読出し前にはＯＮ、増幅動作時にはＯＦＦと
される第８のスイッチ素子とを有するようにし、かつ、
第３の電界効果トランジスタの第２の電流入出力電極を
第１のビット線に接続し、第４の電界効果トランジスタ
の第２の電流入出力電極を第２のビット線に接続するよ
うに構成するというものである。

【００４１】この第３の発明においては、第１、第２の
ビット線が第１の電圧にプリチャージされた後、データ
読出し前には、第１、第２、第７、第８のスイッチ素子
をＯＮとされて第１、第２、第３、第４の電界効果トラ
ンジスタがダイオード接続とされると共に、第３、第
４、第５、第６のスイッチ素子をＯＦＦとされ、第１、
第３の電界効果トランジスタのゲート間、第２、第４の
電界効果トランジスタのゲート間、第１のビット線と第
４の電界効果トランジスタのゲートとの間及び第２のビ
ット線と第３の電界効果トランジスタのゲートとの間が
電気的に非接続とされることにより、第１のビット線の
電圧と第２のビット線の電圧との差が第２の電界効果ト
ランジスタのスレッショルド電圧と第１の電界効果トラ
ンジスタのスレッショルド電圧との差と同一となるよう
にされる。

【００４２】このように、この第３の発明においては、
第１、第２のビット線が第１の電圧にプリチャージされ
た後、データ読出し前には、第３、第４の電界効果トラ
ンジスタがダイオード接続とされるので、第１、第２の
電界効果トランジスタのスレッショルド電圧の不平衡が
大きい場合であっても、第３、第４の電界効果トランジ
スタをＯＦＦ状態に維持し、即ち、第３、第４の電界効
果トランジスタに電流が流れないようにし、第１のビッ
ト線の電圧と第２のビット線の電圧との差が第２の電界
効果トランジスタのスレッショルド電圧と第１の電界効
果トランジスタのスレッショルド電圧との差と同一とな
るようにすることができる。

【００４３】また、第４の発明（請求項４記載の半導体
記憶装置）は、第１の発明において、センスアンプは、
第１、第２の電界効果トランジスタのゲート間に接続さ
れ、第１、第２のビット線が第１の電圧にプリチャージ
された後、データ読出し前にはＯＦＦ、増幅動作時には
ＯＮとされる第３、第４のスイッチ素子と、第２、第４
の電界効果トランジスタのゲート間に接続され、第１、
第２のビット線が第１の電圧にプリチャージされた後、
データ読出し前にはＯＦＦ、増幅動作時にはＯＮとされ
る第５、第６のスイッチ素子と、第３の電界効果トラン
ジスタの第２の電流入出力電極と第３の電界効果トラン
ジスタのゲートとの間に接続され、第１、第２のビット
線が第１の電圧にプリチャージされた後、データ読出し
前にはＯＮ、増幅動作時にはＯＦＦとされる第７のスイ
ッチ素子と、第４の電界効果トランジスタの第２の電流
入出力電極と第４の電界効果トランジスタのゲートとの
間に接続され、第１、第２のビット線が第１の電圧にプ
リチャージされた後、データ読出し前にはＯＮ、増幅動
作時にはＯＦＦとされる第８のスイッチ素子とを有する
ようにし、かつ、第３の電界効果トランジスタの第２の
電流入出力電極を第１のビット線に接続し、第４の電界
効果トランジスタの第２の電流入出力電極を第２のビッ
ト線に接続し、第３、第４のスイッチ素子の接続点を第
２のビット線に接続し、第５、第６のスイッチ素子の接
続点を第１のビット線に接続するように構成するという
ものである。

【００４４】この第４の発明においては、第１、第２の
ビット線が第１の電圧にプリチャージされた後、データ
読出し前には、第１、第２、第７、第８のスイッチ素子
をＯＮとされて第１、第２、第３、第４の電界効果トラ
ンジスタがダイオード接続とされると共に、第３、第
４、第５、第６のスイッチ素子をＯＦＦとされ、第１、
第３の電界効果トランジスタのゲート間、第２、第４の
電界効果トランジスタのゲート間、第１のビット線と第
４の電界効果トランジスタのゲートとの間及び第２のビ
ット線と第３の電界効果トランジスタのゲートとの間が
電気的に非接続とされることにより、第１のビット線の
電圧と第２のビット線の電圧との差が第２の電界効果ト
ランジスタのスレッショルド電圧と第１の電界効果トラ
ンジスタのスレッショルド電圧との差と同一となるよう
にされる。

【００４５】このように、この第４の発明においても、
第１、第２のビット線が第１の電圧にプリチャージされ
た後、データ読出し前には、第３、第４の電界効果トラ
ンジスタがダイオード接続とされるので、第１、第２の
電界効果トランジスタのスレッショルド電圧の不平衡が
大きい場合であっても、第３、第４の電界効果トランジ
スタをＯＦＦ状態に維持し、即ち、第３、第４の電界効
果トランジスタに電流が流れないようにし、第１のビッ
ト線の電圧と第２のビット線の電圧との差が第２の電界
効果トランジスタのスレッショルド電圧と第１の電界効
果トランジスタのスレッショルド電圧との差と同一とな
るようにすることができる。

【００４６】また、第５の発明（請求項５記載の半導体
記憶装置）は、第１の発明において、センスアンプは、
第１、第３の電界効果トランジスタの第２の電流入出力
電極間に接続され、第１、第２のビット線が第１の電圧
にプリチャージされた後、データ読出し前にはＯＦＦ、
増幅動作時にはＯＮとされる第３のスイッチ素子と、第
２、第４の電界効果トランジスタの第２の電流入出力電
極間に接続され、第１、第２のビット線が第１の電圧に
プリチャージされた後、データ読出し前にはＯＦＦ、増
幅動作時にはＯＮとされる第４のスイッチ素子と、第１
のビット線と第４の電界効果トランジスタのゲートとの
間に接続され、第１、第２のビット線が第１の電圧にプ
リチャージされた後、データ読出し前にはＯＦＦ、増幅
動作時にはＯＮとされる第５のスイッチ素子と、第２の
ビット線と第３の電界効果トランジスタのゲートとの間
に接続され、第１、第２のビット線が第１の電圧にプリ
チャージされた後、データ読出し前にはＯＦＦ、増幅動
作時にはＯＮとされる第６のスイッチ素子とを有するよ
うにし、かつ、第１の電界効果トランジスタのゲートを
第３の電界効果トランジスタのゲートに接続し、第２の
電界効果トランジスタのゲートを第４の電界効果トラン
ジスタのゲートに接続するように構成するというもので
ある。

【００４７】この第５の発明においては、第１、第２の
ビット線が第１の電圧にプリチャージされた後、データ
読出し前には、第１、第２のスイッチ素子をＯＮとされ
て第１、第２の電界効果トランジスタがダイオード接続
とされると共に、第３、第４、第５、第６のスイッチ素
子をＯＦＦとされ、第３の電界効果トランジスタの第２
のゲートと第２のビット線との間、第４の電界効果トラ
ンジスタのゲートと第１のビット線との間、第３の電界
効果トランジスタの第２の電流入出力電極と第１のビッ
ト線との間及び第４の電界効果トランジスタの第２の電
流入出力電極と第２のビット線との間が電気的に非接続
とされることにより、第１のビット線の電圧と第２のビ
ット線の電圧との差が第２の電界効果トランジスタのス
レッショルド電圧と第１の電界効果トランジスタのスレ
ッショルド電圧との差と同一となるようにされる。

【００４８】このように、この第５の発明においては、
第１、第２のビット線が第１の電圧にプリチャージされ
た後、データ読出し前には、第３の電界効果トランジス
タの第２の電流入出力電極と第１のビット線との間及び
第４の電界効果トランジスタの第２の電流入出力電極と
第２のビット線との間が電気的に非接続とされるので、
第１、第２の電界効果トランジスタのスレッショルド電
圧の不平衡が大きい場合であっても、第３、第４の電界
効果トランジスタに電流が流れないようにし、第１のビ
ット線の電圧と第２のビット線の電圧との差が第２の電
界効果トランジスタのスレッショルド電圧と第１の電界
効果トランジスタのスレッショルド電圧との差と同一と
なるようにすることができる。

【００４９】また、第６の発明（請求項６記載の半導体
記憶装置）は、第１の発明において、センスアンプは、
第１、第３の電界効果トランジスタの第２の電流入出力
電極間に接続され、第１、第２のビット線が第１の電圧
にプリチャージされた後、データ読出し前にはＯＦＦ、
増幅動作時にはＯＮとされる第３のスイッチ素子と、第
２、第４の電界効果トランジスタの第２の電流入出力電
極間に接続され、第１、第２のビット線が第１の電圧に
プリチャージされた後、データ読出し前にはＯＦＦ、増
幅動作時にはＯＮとされる第４のスイッチ素子とを有す
るようにし、かつ、第１の電界効果トランジスタのゲー
トを第３の電界効果トランジスタのゲート及び第４の電
界効果トランジスタの第２の電流入出力電極に接続し、
第２の電界効果トランジスタは、ゲートを第４の電界効
果トランジスタのゲート及び第３の電界効果トランジス
タの第２の電流入出力電極に接続するように構成すると
いうものである。

【００５０】この第６の発明においては、第１、第２の
ビット線が第１の電圧にプリチャージされた後、データ
読出し前には、第１、第２のスイッチ素子をＯＮとされ
て第１、第２の電界効果トランジスタがダイオード接続
とされると共に、第３、第４のスイッチ素子をＯＦＦと
され、第３の電界効果トランジスタの第２の電流入出力
電極と第１のビット線との間及び第４の電界効果トラン
ジスタの第２の電流入出力電極と第２のビット線との間
が電気的に非接続とされることにより、第１のビット線
の電圧と第２のビット線の電圧との差が第２の電界効果
トランジスタのスレッショルド電圧と第１の電界効果ト
ランジスタのスレッショルド電圧との差と同一となるよ
うにされる。

【００５１】このように、この第６の発明においては、
第１、第２のビット線が第１の電圧にプリチャージされ
た後、データ読出し前には、第３の電界効果トランジス
タの第２の電流入出力電極と第１のビット線との間及び
第４の電界効果トランジスタの第２の電流入出力電極と
第２のビット線との間が電気的に非接続とされるので、
第１、第２の電界効果トランジスタのスレッショルド電
圧の不平衡が大きい場合であっても、第３、第４の電界
効果トランジスタに電流が流れないようにし、第１のビ
ット線の電圧と第２のビット線の電圧との差が第２の電
界効果トランジスタのスレッショルド電圧と第１の電界
効果トランジスタのスレッショルド電圧との差と同一と
なるようにすることができる。

【００５２】また、第７の発明（請求項７記載の半導体
記憶装置）は、第１、第２、第３、第４、第５又は第６
の発明において、第１、第２の電界効果トランジスタ
は、ｎチャネル電界効果トランジスタ、第３、第４の電
界効果トランジスタは、ｐチャネル電界効果トランジス
タであり、第１のセンスアンプ駆動電圧は、第２のセン
スアンプ駆動電圧よりも低電圧、第１の電圧は、第１、
第２のセンスアンプ駆動電圧の中間値よりも低電圧、第
２の電圧は、第１の電圧よりも高電圧、かつ、第２のセ
ンスアンプ駆動電圧よりも低電圧、あるいは、前記第１
の電圧よりも高電圧、かつ、前記第１及び第２のビット
線のデータ読出し前の電圧のうち、高電圧のものを前記
第２のセンスアンプ駆動電圧よりも低電圧にできるよう
な電圧であるとするものである。

【００５３】また、第８の発明（請求項８記載の半導体
記憶装置）は、第１、第２、第３、第４、第５又は第６
の発明において、第１、第２の電界効果トランジスタ
は、ｐチャネル電界効果トランジスタ、第３、第４の電
界効果トランジスタは、ｎチャネル電界効果トランジス
タであり、第１のセンスアンプ駆動電圧は、第２のセン
スアンプ駆動電圧よりも高電圧、第１の電圧は、第１、
第２のセンスアンプ駆動電圧の中間値よりも高電圧、第
２の電圧は、第１の電圧よりも低電圧、かつ、第２のセ
ンスアンプ駆動電圧よりも高電圧、あるいは、前記第１
の電圧よりも低電圧、かつ、前記第１及び第２のビット
線のデータ読出し前の電圧のうち、低電圧のものを前記
第２のセンスアンプ駆動電圧よりも高電圧にできるよう
な電圧であるとするものである。

【００５４】

【発明の実施の形態】以下、図１〜図１９を参照して、
本発明の実施の第１形態〜第６形態について、本発明を
ＤＲＡＭに適用した場合を例にして説明する。

【００５５】第１形態・・図１〜図４ 図１は本発明の実施の第１形態の要部を示す回路図であ
る。図１中、ＷＬ−Ｃはメモリセルの選択を行うワード
線、ＢＬ−Ｃ、／ＢＬ−Ｃはそれぞれ複数のメモリセル
が接続された対をなすビット線、３３はビット線ＢＬ−
Ｃに接続されたメモリセルの１個を示しており、３４は
セルキャパシタ、３５はセルトランジスタである。な
お、この例では、電源電圧ＶＣＣは、１［Ｖ］とされて
いる。

【００５６】また、３６はビット線ＢＬ−Ｃ、／ＢＬ−
Ｃと後述するビット線プリチャージ回路及びセンスアン
プとの接続を図るビット線トランスファ回路であり、３
７、３８はビット線トランスファ信号ＢＴによりＯＮ、
ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトラン
ジスタである。

【００５７】また、３９はビット線ＢＬ−Ｃ、／ＢＬ−
Ｃのプリチャージを行うビット線プリチャージ回路であ
り、４０〜４２はビット線プリチャージ信号ＰＲＥＣに
よりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭ
ＯＳトランジスタである。

【００５８】また、Ｖref１は、０［Ｖ］よりも高く、
ＶＣＣ／２＝０.５［Ｖ］よりも低い基準電圧、例え
ば、０.３［Ｖ］、４３は制御信号ＲＣ１によりＯＮ、
ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトラン
ジスタ、４４はｎＭＯＳトランジスタ４３を介して供給
される基準電圧Ｖref１をビット線プリチャージ回路３
９に供給する基準電圧線である。

【００５９】また、４５はフリップフロップ回路からな
るセンスアンプであり、４６、４７は増幅動作を行う対
をなすｎＭＯＳトランジスタ、４８、４９は増幅動作を
行う対をなすｐＭＯＳトランジスタである。

【００６０】また、５０、５１は制御信号ＤＩＯにより
ＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳ
トランジスタ、５２、５３は制御信号ＣＯＮによりＯ
Ｎ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳト
ランジスタである。

【００６１】また、５４は制御信号ＮＣＮによりＯＮ、
ＯＦＦが制御されるｎＭＯＳトランジスタ、５５はｎＭ
ＯＳトランジスタ５４を介して供給されるセンスアンプ
駆動電圧ＳＮＬをセンスアンプ４５に供給するセンスア
ンプ駆動電圧線、５６はセンスアンプ駆動電圧ＳＰＬを
センスアンプ４５に供給するセンスアンプ駆動電圧線で
ある。

【００６２】この例では、センスアンプ駆動電圧ＳＮＬ
は、その電圧値として、０［Ｖ］、ＶＣＣ／２（０.５
［Ｖ］）又はＶref１をとり、センスアンプ駆動電圧Ｓ
ＰＬは、その電圧値として、ＶＣＣ、ＶＣＣ／２又はＶ
ref１をとる。

【００６３】また、Ｖref２は電源電圧ＶＣＣよりも低
く、ＶＣＣ／２よりも高い基準電圧、例えば、０.８
［Ｖ］、５７は制御信号ＲＣ２によりＯＮ、ＯＦＦが制
御されるスイッチ素子をなすｎＭＯＳトランジスタ、５
８はｎＭＯＳトランジスタ５７を介して供給される基準
電圧Ｖref２をセンスアンプ４５に供給する基準電圧線
である。

【００６４】図２及び図３はメモリセル３３からのデー
タの連続読出し動作を示す波形図であり、Ｖth４７（ｎ
ＭＯＳトランジスタ４７のスレッショルド電圧）＝Ｖth
４６（ｎＭＯＳトランジスタ４６のスレッショルド電
圧）＋ΔＶthの場合を例とし、図２はメモリセル３３に
論理「０」が記憶されている場合、即ち、メモリセル３
３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている場
合、図３はメモリセル３３に論理「１」が記憶されてい
る場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧
＝ＶＣＣとされている場合を示している。

【００６５】ここに、図２Ａ、図３ＡはノードＮ５の電
圧及びセンスアンプ駆動電圧ＳＰＬを示しており、実線
がノードＮ５の電圧、破線がセンスアンプ駆動電圧ＳＰ
Ｌである。

【００６６】また、図２Ｂ、図３Ｂはビット線プリチャ
ージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、ＲＣ２
を示しており、破線がビット線プリチャージ信号ＰＲＥ
Ｃ、実線が制御信号ＲＣ１、一点鎖線が制御信号ＮＣ
Ｎ、二点鎖線が制御信号ＲＣ２である。

【００６７】また、図２Ｃ、図３Ｃは制御信号ＣＯＮ、
ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、破線
が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実線が
ワード線ＷＬ−Ｃの電圧である。

【００６８】また、図２Ｄ、図３Ｄはビット線ＢＬ−
Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノード
Ｎ６の電圧を示しており、実線がビット線ＢＬ−Ｃの電
圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメモ
リセル３３の蓄積ノードＮ６の電圧である。

【００６９】即ち、本発明の実施の第１形態において
は、ビット線プリチャージ時には、ビット線トランスフ
ァ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３
８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮ
Ｌ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリ
チャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジス
タ４０〜４２＝ＯＮとされる。

【００７０】続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭ
ＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−
Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージさ
れる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、
ＳＰＬ＝Ｖref１とされる。

【００７１】また、制御信号ＤＩＯ＝Ｌレベル、制御信
号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち
上がりタイミングと同じタイミングで、制御信号ＤＩＯ
＝Ｈレベルとされ、ｎＭＯＳトランジスタ５０、５１＝
ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭ
ＯＳトランジスタ５０、５１＝ＯＮとした後、制御信号
ＲＣ１＝Ｈレベルとしても良い。

【００７２】その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯ
Ｎ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ４０〜４３、５２、５３＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳト
ランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ４
６、４７は、それぞれ、ダイオード接続とされると共
に、ノードＮ５の電圧＝基準電圧Ｖref２とされる。

【００７３】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
は、それぞれ、ノードＮ５からｎＭＯＳトランジスタ４
６、４７を介して電荷を供給され、ビット線ＢＬ−Ｃの
電圧は基準電圧Ｖref１から（Ｖref２−Ｖth４６）に向
かって上昇し、ビット線／ＢＬ−Ｃの電圧は基準電圧Ｖ
ref１から（Ｖref２−Ｖth４７）＝（Ｖref２−Ｖth４
６−ΔＶth）に向かって上昇する。

【００７４】ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref
２−Ｖth４６、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−
Ｖth４６−ΔＶthに到達するのを待つと時間がかかるた
め、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２
の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ
−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線
ＢＬ−Ｃの電圧＝Ｖref２−Ｖth４６−α（但し、α＞
０である）、ビット線／ＢＬ−Ｃ＝Ｖref２−Ｖth４６
−ΔＶth−αとなった段階で、制御信号ＤＩＯ、ＲＣ２
＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルとされ、ｎＭＯ
Ｓトランジスタ５０、５１、５７＝ＯＦＦ、ｎＭＯＳト
ランジスタ５２、５３＝ＯＮとされると共に、制御信号
ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、
センスアンプ駆動電圧ＳＮＬ＝ＶＣＣ／２、センスアン
プ駆動電圧ＳＰＬ＝ＶＣＣ／２とされる。

【００７５】この状態においては、図４に示すように、
スレッショルド電圧をＶth４６とするｎＭＯＳトランジ
スタ４６は、そのゲート電圧＝ノードＮ８の電圧＝ビッ
ト線／ＢＬ−Ｃの電圧≒Ｖref２−Ｖth４６−ΔＶth−
αとなり、スレッショルド電圧をＶth４７＝Ｖth４６＋
ΔＶthとするｎＭＯＳトランジスタ４７は、そのゲート
電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧≒Ｖ
ref２−Ｖth４６−αとなる。

【００７６】即ち、ｎＭＯＳトランジスタ４７のスレッ
ショルド電圧Ｖth４７−ｎＭＯＳトランジスタ４６のス
レッショルド電圧Ｖth４６＝ｎＭＯＳトランジスタ４７
のゲート電圧−ｎＭＯＳトランジスタ４６のゲート電圧
＝ΔＶthとなり、ｎＭＯＳトランジスタ４６のスレッシ
ョルド電圧Ｖth４６とｎＭＯＳトランジスタ４７のスレ
ッショルド電圧Ｖth４７の不平衡ΔＶthは見かけ上なく
なり、ｎＭＯＳトランジスタ４６、４７のゲートにはセ
ンスアンプ４５のオフセット電圧を補償するだけの電荷
が蓄積されていることになる。

【００７７】その後、ワード線ＷＬ−Ｃ＝Ｈレベルとさ
れ、メモリセル３３からのデータがビット線ＢＬ−Ｃに
読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０
［Ｖ］とされ、ｎＭＯＳトランジスタ４６、４７が活性
化されて増幅動作を開始し、続いて、センスアンプ駆動
電圧ＳＰＬ＝ＶＣＣにされてｐＭＯＳトランジスタ４
８、４９が活性化されて、増幅動作を開始する。

【００７８】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
間の差電圧は増幅され、図２に示すように、メモリセル
３３が「０」を記憶している場合には、ビット線ＢＬ−
Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビット
線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモリ
セル３３から読み出されたデータがセンスアンプ４５に
ラッチされる。

【００７９】これに対して、図３に示すように、メモリ
セル３３が「１」を記憶している場合には、ビット線Ｂ
Ｌ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビッ
ト線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、メ
モリセル３３から読み出されたデータがセンスアンプ４
５にラッチされる。

【００８０】このように、本発明の実施の第１形態によ
れば、センスアンプ４５に増幅動作を行わせる前に、ｎ
ＭＯＳトランジスタ４６、４７のゲートにセンスアンプ
４５のオフセット電圧を補償するだけの電荷を蓄積さ
せ、ｎＭＯＳトランジスタ４６、４７のスレッショルド
電圧Ｖth４６、Ｖth４７の不平衡ΔＶthを見かけ上なく
すようにし、かつ、増幅動作時には、ｎＭＯＳトランジ
スタ４６、４７をｐＭＯＳトランジスタ４８、４９より
も先に活性化するようにしているので、微細化に伴い、
ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳト
ランジスタ４６、４７のスレッショルド電圧Ｖth４６、
Ｖth４７の不平衡ΔＶth以下になったとしても、センス
アンプ４５の正常動作を確保することができ、微細化に
対応することができる。

【００８１】第２形態・・図５〜図８ 図５は本発明の実施の第２形態の要部を示す回路図であ
り、本発明の実施の第２形態は、図１に示す本発明の実
施の第１形態が備えるセンスアンプ４５と回路構成の異
なるセンスアンプ６０を設け、その他については、本発
明の実施の第１形態と同様に構成したものである。

【００８２】このセンスアンプ６０において、６１、６
２は増幅動作を行う対をなすｎＭＯＳトランジスタ、６
３、６４は増幅動作を行う対をなすｐＭＯＳトランジス
タである。

【００８３】また、６５、６６は制御信号ＤＩＯにより
ＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳ
トランジスタ、６７〜７０は制御信号ＣＯＮによりＯ
Ｎ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳト
ランジスタ、７１、７２は制御信号ＤＩＯによりＯＮ、
ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトラン
ジスタである。

【００８４】図６及び図７はメモリセル３３からのデー
タの連続読出し動作を示す波形図であり、Ｖth６２（ｎ
ＭＯＳトランジスタ６２のスレッショルド電圧）＝Ｖth
６１（ｎＭＯＳトランジスタ６１のスレッショルド電
圧）＋ΔＶthの場合を例とし、図６はメモリセル３３に
論理「０」が記憶されている場合、即ち、メモリセル３
３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている場
合、図７はメモリセル３３に論理「１」が記憶されてい
る場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧
＝ＶＣＣとされている場合を示している。

【００８５】ここに、図６Ａ、図７ＡはノードＮ５の電
圧及びセンスアンプ駆動電圧ＳＰＬを示しており、実線
がノードＮ５の電圧、破線がセンスアンプ駆動電圧ＳＰ
Ｌである。

【００８６】また、図６Ｂ、図７Ｂはビット線プリチャ
ージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、ＲＣ２
を示しており、破線がビット線プリチャージ信号ＰＲＥ
Ｃ、実線が制御信号ＲＣ１、一点鎖線が制御信号ＮＣ
Ｎ、二点鎖線が制御信号ＲＣ２である。

【００８７】また、図６Ｃ、図７Ｃは制御信号ＣＯＮ、
ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、破線
が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実線が
ワード線ＷＬ−Ｃの電圧である。

【００８８】また、図６Ｄ、図７Ｄはビット線ＢＬ−
Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノード
Ｎ６の電圧を示しており、実線がビット線ＢＬ−Ｃの電
圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメモ
リセル３３の蓄積ノードＮ６の電圧である。

【００８９】即ち、本発明の実施の第２形態において
は、ビット線プリチャージ時には、ビット線トランスフ
ァ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３
８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮ
Ｌ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリ
チャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジス
タ４０〜４２＝ＯＮとされる。なお、この場合、センス
アンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とするように
しても良い。

【００９０】続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭ
ＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−
Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージさ
れる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、
ＳＰＬ＝Ｖref１とされる。

【００９１】また、制御信号ＤＩＯ＝Ｌレベル、制御信
号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち
上がりタイミングと同じタイミングで、制御信号ＤＩＯ
＝Ｈレベルとされ、ｎＭＯＳトランジスタ６５、６６、
７１、７２＝ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈ
レベル、ｎＭＯＳトランジスタ６５、６６、７１、７２
＝ＯＮとした後、制御信号ＲＣ１＝Ｈレベルとしても良
い。

【００９２】その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯ
Ｎ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ４０〜４３、６７〜７０＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳト
ランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ６
１、６２及びｐＭＯＳトランジスタ６３、６４は、それ
ぞれ、ダイオード接続とされると共に、ノードＮ５の電
圧＝基準電圧Ｖref２とされる。

【００９３】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
は、それぞれ、ノードＮ５からｎＭＯＳトランジスタ６
１、６２を介して電荷を供給され、ビット線ＢＬ−Ｃの
電圧は、基準電圧Ｖref１から（Ｖref２−Ｖth６１）に
向かって上昇し、ビット線／ＢＬ−Ｃの電圧は、基準電
圧Ｖref１から（Ｖref２−Ｖth６２）＝（Ｖref２−Ｖt
h６１−ΔＶth）に向かって上昇する。

【００９４】ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref
２−Ｖth６１、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−
Ｖth６１−ΔＶthに到達するのを待つと時間がかかるた
め、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２
の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ
−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線
ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１−α、ビット線／
ＢＬ−Ｃ＝Ｖref２−Ｖth６１−ΔＶth−αとなった段
階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号Ｃ
ＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ６５、６
６、７１、７２＝ＯＦＦ、ｎＭＯＳトランジスタ６７〜
７０＝ＯＮとされると共に、制御信号ＮＣＮ＝Ｈレベ
ル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆
動電圧ＳＮＬ＝ＶＣＣ／２、センスアンプ駆動電圧ＳＰ
Ｌ＝ＶＣＣ／２とされる。

【００９５】この状態においては、図８に示すように、
スレッショルド電圧をＶth６１とするｎＭＯＳトランジ
スタ６１は、そのゲート電圧＝ノードＮ８の電圧＝ビッ
ト線／ＢＬ−Ｃの電圧≒Ｖref２−Ｖth６１−ΔＶth−
αとなり、スレッショルド電圧をＶth６２＝Ｖth６１＋
ΔＶthとするｎＭＯＳトランジスタ６２は、そのゲート
電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧≒Ｖ
ref２−Ｖth６１−αとなる。

【００９６】即ち、ｎＭＯＳトランジスタ６２のスレッ
ショルド電圧Ｖth６２−ｎＭＯＳトランジスタ６１のス
レッショルド電圧Ｖth６１＝ｎＭＯＳトランジスタ６２
のゲート電圧−ｎＭＯＳトランジスタ６１のゲート電圧
＝ΔＶthとなり、ｎＭＯＳトランジスタ６１のスレッシ
ョルド電圧Ｖth６１とｎＭＯＳトランジスタ６２のスレ
ッショルド電圧Ｖth６２の不平衡ΔＶthは見かけ上なく
なり、ｎＭＯＳトランジスタ６１、６２のゲートにはセ
ンスアンプ６０のオフセット電圧を補償するだけの電荷
が蓄積されていることになる。

【００９７】その後、ワード線ＷＬ−Ｃ＝Ｈレベルとさ
れ、メモリセル３３からのデータがビット線ＢＬ−Ｃに
読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０
［Ｖ］とされ、ｎＭＯＳトランジスタ６１、６２が活性
化されて増幅動作を開始し、続いて、センスアンプ駆動
電圧ＳＰＬ＝ＶＣＣにされ、ｐＭＯＳトランジスタ６
３、６４が活性化されて増幅動作を開始する。

【００９８】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
間の差電圧は増幅され、図６に示すように、メモリセル
３３が「０」を記憶している場合には、ビット線ＢＬ−
Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビット
線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモリ
セル３３から読み出されたデータがセンスアンプ６０に
ラッチされる。

【００９９】これに対して、図７に示すように、メモリ
セル３３が「１」を記憶している場合には、ビット線Ｂ
Ｌ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビッ
ト線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、メ
モリセル３３から読み出されたデータがセンスアンプ６
０にラッチされる。

【０１００】このように、本発明の実施の第２形態によ
れば、センスアンプ６０に増幅動作を行わせる前に、ｎ
ＭＯＳトランジスタ６１、６２のゲートにセンスアンプ
６０のオフセット電圧を補償するだけの電荷を蓄積さ
せ、ｎＭＯＳトランジスタ６１、６２のスレッショルド
電圧Ｖth６１、Ｖth６２の不平衡ΔＶthを見かけ上なく
すようにし、かつ、増幅動作時には、ｎＭＯＳトランジ
スタ６１、６２をｐＭＯＳトランジスタ６１、６２より
も先に活性化するようにしているので、微細化に伴い、
ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳト
ランジスタ６１、６２のスレッショルド電圧Ｖth６１、
Ｖth６２の不平衡ΔＶth以下になったとしても、センス
アンプ６０の正常動作を確保することができ、微細化に
対応することができる。

【０１０１】また、ｎＭＯＳトランジスタ６１、６２を
それぞれダイオード接続とし、ビット線ＢＬ−Ｃの電圧
を基準電圧Ｖref１から（Ｖref２−Ｖth６１）に向かっ
て上昇させると共に、ビット線／ＢＬ−Ｃの電圧を基準
電圧Ｖref１から（Ｖref２ーＶth６２）＝（Ｖref２−
Ｖth６１−ΔＶth）に向かって上昇させる場合に、ｎＭ
ＯＳトランジスタ７１、７２＝ＯＮとし、ｐＭＯＳトラ
ンジスタ６３、６４をダイオード接続としているので、
ｎＭＯＳトランジスタ６１、６２のスレッショルド電圧
Ｖth６１、６２の不平衡ΔＶthが大きい場合であって
も、ｐＭＯＳトランジスタ６３、６４がＯＦＦ状態を維
持し、即ち、ｐＭＯＳトランジスタ６３、６４に電流が
流れないようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２
−Ｖth６１−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２
−Ｖth６１−ΔＶth−αとすることができる。

【０１０２】第３形態・・図９ 図９は本発明の実施の第３形態の要部を示す回路図であ
り、本発明の実施の第３形態は、図５に示す本発明の実
施の第２形態が備えるセンスアンプ６０と回路構成の異
なるセンスアンプ７４を設け、その他については、本発
明の実施の第１形態と同様に構成したものである。

【０１０３】センスアンプ７４は、ｎＭＯＳトランジス
タ６１のゲートとｐＭＯＳトランジスタ６３のゲートと
の間にｎＭＯＳトランジスタ６７、６９を直列に接続す
ると共に、ｎＭＯＳトランジスタ６２のゲートとｐＭＯ
Ｓトランジスタ６４のゲートとの間にｎＭＯＳトランジ
スタ６８、７０を直列に接続し、ｎＭＯＳトランジスタ
６７、６９の接続点をノードＮ８に接続すると共に、ｎ
ＭＯＳトランジスタ６８、７０の接続点をノードＮ７に
接続し、その他については、センスアンプ６０と同様に
構成したものである。

【０１０４】本発明の実施の第３形態においても、本発
明の実施の第２形態と同様に動作させる場合には、セン
スアンプ７４に増幅動作を行わせる前に、ｎＭＯＳトラ
ンジスタ６１、６２のゲートにセンスアンプ７４のオフ
セット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳ
トランジスタ６１、６２のスレッショルド電圧Ｖth６
１、Ｖth６２の不平衡ΔＶthを見かけ上なくすように
し、かつ、増幅動作時には、ｎＭＯＳトランジスタ６
１、６２をｐＭＯＳトランジスタ６３、６４よりも先に
活性化することができるので、微細化に伴いビット線Ｂ
Ｌ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳトランジスタ
６１、６２のスレッショルド電圧Ｖth６１、Ｖth６２の
不平衡ΔＶth以下になったとしても、センスアンプ７４
の正常動作を確保することができ、微細化に対応するこ
とができる。

【０１０５】また、ｎＭＯＳトランジスタ６１、６２を
ダイオード接続とし、ビット線ＢＬ−Ｃの電圧を基準電
圧Ｖref１から（Ｖref２−Ｖth６１）に向かって上昇さ
せると共に、ビット線／ＢＬ−Ｃの電圧を基準電圧Ｖre
f１から（Ｖref２ーＶth６２）＝（Ｖref２−Ｖth６１
−ΔＶth）に向かって上昇させる場合に、ｎＭＯＳトラ
ンジスタ７１、７２＝ＯＮとし、ｐＭＯＳトランジスタ
６３、６４をダイオード接続とすることができるので、
ｎＭＯＳトランジスタ６１、６２のスレッショルド電圧
Ｖth６１、６２の不平衡ΔＶthが大きい場合であって
も、ｐＭＯＳトランジスタ６３、６４がＯＦＦ状態を維
持し、即ち、ｐＭＯＳトランジスタ６３、６４に電流が
流れないようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２
−Ｖth６１−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２
−Ｖth６１−ΔＶth−αとすることができる。

【０１０６】第４形態・・図１０〜図１３ 図１０は本発明の実施の第４形態の要部を示す回路図で
あり、本発明の実施の第４形態は、本発明の実施の第１
形態が備えるセンスアンプ４５と回路構成の異なるセン
スアンプ７７を設け、その他については、本発明の実施
の第１形態と同様に構成したものである。

【０１０７】このセンスアンプ７７において、７８、７
９は増幅動作を行う対をなすｎＭＯＳトランジスタ、８
０、８１は増幅動作を行う対をなすｐＭＯＳトランジス
タである。

【０１０８】また、８２、８３は制御信号ＤＩＯにより
ＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳ
トランジスタ、８４〜８７は制御信号ＣＯＮによりＯ
Ｎ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳト
ランジスタである。

【０１０９】図１１及び図１２はメモリセル３３からの
データの連続読出し動作を示す波形図であり、Ｖth７９
（ｎＭＯＳトランジスタ７９のスレッショルド電圧）＝
Ｖth７８（ｎＭＯＳトランジスタ７８のスレッショルド
電圧）＋ΔＶthの場合を例とし、図１１はメモリセル３
３に論理「０」が記憶されている場合、即ち、メモリセ
ル３３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている
場合、図１２はメモリセル３３に論理「１」が記憶され
ている場合、即ち、メモリセル３３の蓄積ノードＮ６の
電圧＝ＶＣＣとされている場合を示している。

【０１１０】ここに、図１１Ａ、図１２ＡはノードＮ５
の電圧及びセンスアンプ駆動電圧ＳＰＬを示しており、
実線がノードＮ５の電圧、破線がセンスアンプ駆動電圧
ＳＰＬである。

【０１１１】また、図１１Ｂ、図１２Ｂはビット線プリ
チャージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、Ｒ
Ｃ２を示しており、破線がビット線プリチャージ信号Ｐ
ＲＥＣ、実線が制御信号ＲＣ１、一点鎖線が制御信号Ｎ
ＣＮ、二点鎖線が制御信号ＲＣ２である。

【０１１２】また、図１１Ｃ、図１２Ｃは制御信号ＣＯ
Ｎ、ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、
破線が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実
線がワード線ＷＬ−Ｃの電圧である。

【０１１３】また、図１１Ｄ、図１２Ｄはビット線ＢＬ
−Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノー
ドＮ６の電圧を示しており、実線がビット線ＢＬ−Ｃの
電圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメ
モリセル３３の蓄積ノードＮ６の電圧である。

【０１１４】即ち、本発明の実施の第４形態において
は、ビット線プリチャージ時には、ビット線トランスフ
ァ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３
８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮ
Ｌ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリ
チャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジス
タ４０〜４２＝ＯＮとされる。なお、この場合、センス
アンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とするように
しても良い。

【０１１５】続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭ
ＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−
Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージさ
れる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、
ＳＰＬ＝Ｖref１とされる。

【０１１６】また、制御信号ＤＩＯ＝Ｌレベル、制御信
号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち
上がりタイミングと同じタイミングで、制御信号ＤＩＯ
＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８３＝
ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭ
ＯＳトランジスタ８２、８３＝ＯＮとした後、制御信号
ＲＣ１＝Ｈレベルとしても良い。

【０１１７】その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯ
Ｎ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ４０〜４３、８４〜８７＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳト
ランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ７
８、７９は、それぞれ、ダイオード接続とされると共
に、ノードＮ５＝基準電圧Ｖref２とされる。

【０１１８】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
は、それぞれ、ノードＮ５からｎＭＯＳトランジスタ７
８、７９を介して電荷を供給され、ビット線ＢＬ−Ｃの
電圧は基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向
かって上昇し、ビット線／ＢＬ−Ｃの電圧は基準電圧Ｖ
ref１から（Ｖref２−Ｖth７９）＝（Ｖref２−Ｖth７
８−ΔＶth）に向かって上昇する。

【０１１９】ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref
２−Ｖth７８、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−
Ｖth７８−ΔＶthに到達するのを待つと時間がかかるた
め、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２
の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ
−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線
ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−α、ビット線／
ＢＬ−Ｃ＝Ｖref２−Ｖth７８−ΔＶth−αとなった段
階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号Ｃ
ＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８
３＝ＯＦＦ、ｎＭＯＳトランジスタ８４〜８７＝ＯＮと
されると共に、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳト
ランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ＝
ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣ／２
とされる。

【０１２０】この状態においては、図１３に示すよう
に、スレッショルド電圧をＶth７８とするｎＭＯＳトラ
ンジスタ７８は、そのゲート電圧＝ノードＮ８の電圧＝
ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶt
h−αとなり、スレッショルド電圧をＶth７９＝Ｖth７
８＋ΔＶthとするｎＭＯＳトランジスタ７９は、そのゲ
ート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧
＝Ｖref２−Ｖth７８−αとなる。

【０１２１】即ち、ｎＭＯＳトランジスタ７９のスレッ
ショルド電圧Ｖth７９−ｎＭＯＳトランジスタ７８のス
レッショルド電圧Ｖth７８＝ｎＭＯＳトランジスタ７９
のゲート電圧−ｎＭＯＳトランジスタ７８のゲート電圧
＝ΔＶthとなり、ｎＭＯＳトランジスタ７８のスレッシ
ョルド電圧Ｖth７８とｎＭＯＳトランジスタ７９のスレ
ッショルド電圧Ｖth７９の不平衡ΔＶthは見かけ上なく
なり、ｎＭＯＳトランジスタ７８、７９のゲートにはセ
ンスアンプ７７のオフセット電圧を補償するだけの電荷
が蓄積されていることになる。

【０１２２】その後、ワード線ＷＬ−Ｃ＝Ｈレベルとさ
れ、メモリセル３３からのデータがビット線ＢＬ−Ｃに
読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０
［Ｖ］にされ、ｎＭＯＳトランジスタ７８、７９が活性
化されて増幅動作を開始し、続いて、センスアンプ駆動
電圧ＳＰＬ＝ＶＣＣにされ、ｐＭＯＳトランジスタ８
０、８１が活性化されて増幅動作を開始する。

【０１２３】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
間の差電圧は増幅され、図１１に示すように、メモリセ
ル３３が「０」を記憶している場合には、ビット線ＢＬ
−Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビッ
ト線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモ
リセル３３から読み出されたデータがセンスアンプ７７
にラッチされる。

【０１２４】これに対して、図１２に示すように、メモ
リセル３３が「１」を記憶している場合には、ビット線
ＢＬ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビ
ット線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、
メモリセル３３から読み出されたデータがセンスアンプ
７７にラッチされる。

【０１２５】このように、本発明の実施の第４形態によ
れば、センスアンプ７７に増幅動作を行わせる前に、ｎ
ＭＯＳトランジスタ７８、７９のゲートにセンスアンプ
７７のオフセット電圧を補償するだけの電荷を蓄積さ
せ、ｎＭＯＳトランジスタ７８、７９のスレッショルド
電圧Ｖth７８、Ｖth７９の不平衡ΔＶthを見かけ上なく
すようにし、かつ、増幅動作時には、ｎＭＯＳトランジ
スタ７８、７９をｐＭＯＳトランジスタ８０、８１より
も先に活性化するようにしているので、微細化に伴い、
ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳト
ランジスタ７８、７９のスレッショルド電圧Ｖth７８、
Ｖth７９の不平衡ΔＶth以下になったとしても、センス
アンプ７７の正常動作を確保することができ、微細化に
対応することができる。

【０１２６】また、ｎＭＯＳトランジスタ７８、７９を
それぞれダイオード接続とし、ビット線ＢＬ−Ｃの電圧
を基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向かっ
て上昇させると共に、ビット線／ＢＬ−Ｃの電圧を基準
電圧Ｖref１から（Ｖref２ーＶth７９）＝（Ｖref２−
Ｖth７８−ΔＶth）に向かって上昇させる場合に、ｎＭ
ＯＳトランジスタ８６、８７＝ＯＦＦとしているので、
ｎＭＯＳトランジスタ７８、７９のスレッショルド電圧
Ｖth７８、７９の不平衡ΔＶthが大きい場合であって
も、ｐＭＯＳトランジスタ８０、８１に電流が流れない
ようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７
８−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７
８−ΔＶth−αとすることができる。

【０１２７】第５形態・・図１４〜図１７ 図１４は本発明の実施の第５形態の要部を示す回路図で
あり、本発明の実施の第５形態は、図１０に示す本発明
の実施の第４形態が備えるセンスアンプ７７と回路構成
の異なるセンスアンプ８９を設け、その他については、
本発明の実施の第４形態と同様に構成したものである。

【０１２８】このセンスアンプ８９は、センスアンプ７
７が設けるｎＭＯＳトランジスタ８４、８５を削除し、
ｐＭＯＳトランジスタ８０とｎＭＯＳトランジスタ８６
との接続点とｐＭＯＳトランジスタ８１のゲートとを接
続すると共に、ｐＭＯＳトランジスタ８１とｎＭＯＳト
ランジスタ８７の接続点とｐＭＯＳトランジスタ８０の
ゲートとを接続し、その他については、センスアンプ７
７と同様に構成したものである。

【０１２９】図１５及び図１６はメモリセル３３からの
データの連続読出し動作を示す波形図であり、Ｖth７９
（ｎＭＯＳトランジスタ７９のスレッショルド電圧）＝
Ｖth７８（ｎＭＯＳトランジスタ７８のスレッショルド
電圧）＋ΔＶthの場合を例とし、図１５はメモリセル３
３に論理「０」が記憶されている場合、即ち、メモリセ
ル３３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている
場合、図１６はメモリセル３３に論理「１」が記憶され
ている場合、即ち、メモリセル３３の蓄積ノードＮ６の
電圧＝ＶＣＣとされている場合を示している。

【０１３０】ここに、図１５Ａ、図１６ＡはノードＮ５
の電圧及びセンスアンプ駆動電圧ＳＰＬを示しており、
実線がノードＮ５の電圧、破線がセンスアンプ駆動電圧
ＳＰＬである。

【０１３１】また、図１５Ｂ、図１６Ｂはビット線プリ
チャージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、Ｒ
Ｃ２を示しており、破線がビット線プリチャージ信号Ｐ
ＲＥＣ、実線が制御信号ＲＣ１、一点鎖線が制御信号Ｎ
ＣＮ、二点鎖線が制御信号ＲＣ２である。

【０１３２】また、図１５Ｃ、図１６Ｃは制御信号ＣＯ
Ｎ、ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、
破線が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実
線がワード線ＷＬ−Ｃの電圧である。

【０１３３】また、図１５Ｄ、図１６Ｄはビット線ＢＬ
−Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノー
ドＮ６の電圧を示しており、実線がビット線ＢＬ−Ｃの
電圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメ
モリセル３３の蓄積ノードＮ６の電圧である。

【０１３４】即ち、本発明の実施の第５形態において
は、ビット線プリチャージ時には、ビット線トランスフ
ァ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３
８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯ
Ｓトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮ
Ｌ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリ
チャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジス
タ４０〜４２＝ＯＮとされる。なお、この場合、センス
アンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とするように
しても良い。

【０１３５】続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭ
ＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−
Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージさ
れる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、
ＳＰＬ＝Ｖref１とされる。

【０１３６】また、制御信号ＤＩＯ＝Ｌレベル、制御信
号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち
上がりタイミングと同じタイミングで、制御信号ＤＩＯ
＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８３＝
ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭ
ＯＳトランジスタ８２、８３＝ＯＮとした後、制御信号
ＲＣ１＝Ｈレベルとしても良い。

【０１３７】その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯ
Ｎ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとさ
れ、ｎＭＯＳトランジスタ４０〜４３、８６、８７＝Ｏ
ＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳト
ランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ７
８、７９は、それぞれ、ダイオード接続とされると共
に、ノードＮ５＝基準電圧Ｖref２とされる。

【０１３８】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
は、それぞれ、ノードＮ５からｎＭＯＳトランジスタ７
８、７９を介して電荷を供給され、ビット線ＢＬ−Ｃの
電圧は基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向
かって上昇し、ビット線／ＢＬ−Ｃの電圧は基準電圧Ｖ
ref１から（Ｖref２ーＶth７９）＝（Ｖref２−Ｖth７
８−ΔＶth）に向かって上昇する。

【０１３９】ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref
２−Ｖth７８、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−
Ｖth７８−ΔＶthに到達するのを待つと時間がかかるた
め、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２
の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ
−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線
ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−α、ビット線／
ＢＬ−Ｃ＝Ｖref２−Ｖth７８−ΔＶth−αとなった段
階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号Ｃ
ＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８
３＝ＯＦＦ、ｎＭＯＳトランジスタ８６、８７＝ＯＮと
されると共に、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳト
ランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ＝
ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣ／２
とされる。

【０１４０】この状態においては、図１７に示すよう
に、スレッショルド電圧をＶth７８とするｎＭＯＳトラ
ンジスタ７８は、そのゲート電圧＝ノードＮ８の電圧＝
ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶt
h−αとなり、スレッショルド電圧をＶth７９＝Ｖth７
８＋ΔＶthとするｎＭＯＳトランジスタ７９は、そのゲ
ート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧
＝Ｖref２−Ｖth７８−αとなる。

【０１４１】即ち、ｎＭＯＳトランジスタ７９のスレッ
ショルド電圧Ｖth７９−ｎＭＯＳトランジスタ７８のス
レッショルド電圧Ｖth７８＝ｎＭＯＳトランジスタ７９
のゲート電圧−ｎＭＯＳトランジスタ７８のゲート電圧
＝ΔＶthとなり、ｎＭＯＳトランジスタ７８のスレッシ
ョルド電圧Ｖth７８とｎＭＯＳトランジスタ７９のスレ
ッショルド電圧Ｖth７９の不平衡ΔＶthは見かけ上なく
なり、ｎＭＯＳトランジスタ７８、７９のゲートにはセ
ンスアンプ７７のオフセット電圧を補償するだけの電荷
が蓄積されていることになる。

【０１４２】その後、ワード線ＷＬ−Ｃ＝Ｈレベルとさ
れ、メモリセル３３からのデータがビット線ＢＬ−Ｃに
読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０
［Ｖ］にされ、ｎＭＯＳトランジスタ７８、７９が活性
化されて増幅動作を開始し、続いて、センスアンプ駆動
電圧ＳＰＬ＝ＶＣＣにされ、ｐＭＯＳトランジスタ８
０、８１が活性化されて増幅動作を開始する。

【０１４３】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
間の差電圧は増幅され、図１５に示すように、メモリセ
ル３３が「０」を記憶している場合には、ビット線ＢＬ
−Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビッ
ト線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモ
リセル３３から読み出されたデータがセンスアンプ８９
にラッチされる。

【０１４４】これに対して、図１６に示すように、メモ
リセル３３が「１」を記憶している場合には、ビット線
ＢＬ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビ
ット線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、
メモリセル３３から読み出されたデータがセンスアンプ
８９にラッチされる。

【０１４５】このように、本発明の実施の第５形態によ
れば、センスアンプ８９に増幅動作を行わせる前に、ｎ
ＭＯＳトランジスタ７８、７９のゲートにセンスアンプ
８９のオフセット電圧を補償するだけの電荷を蓄積さ
せ、ｎＭＯＳトランジスタ７８、７９のスレッショルド
電圧Ｖth７８、Ｖth７９の不平衡ΔＶthを見かけ上なく
すようにし、かつ、増幅動作時には、ｎＭＯＳトランジ
スタ７８、７９をｐＭＯＳトランジスタ８０、８１より
も先に活性化するようにしているので、微細化に伴い、
ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳト
ランジスタ７８、７９のスレッショルド電圧Ｖth７８、
Ｖth７９の不平衡ΔＶth以下になったとしても、センス
アンプ８９の正常動作を確保することができ、微細化に
対応することができる。

【０１４６】また、ｎＭＯＳトランジスタ７８、７９を
それぞれダイオード接続とし、ビット線ＢＬ−Ｃの電圧
を基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向かっ
て上昇させると共に、ビット線／ＢＬ−Ｃの電圧を基準
電圧Ｖref１から（Ｖref２ーＶth７９）＝（Ｖref２−
Ｖth７８−ΔＶth）に向かって上昇させる場合に、ｎＭ
ＯＳトランジスタ８６、８７＝ＯＦＦとしているので、
ｎＭＯＳトランジスタ７８、７９のスレッショルド電圧
Ｖth７８、７９の不平衡ΔＶthが大きい場合であって
も、ｐＭＯＳトランジスタ８０、８１に電流が流れない
ようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７
８−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７
８−ΔＶth−αとすることができる。

【０１４７】第６形態・・図１８、図１９ 図１８は本発明の実施の第６形態の要部を示す回路図で
ある。本発明の実施の第６形態においては、図１に示す
本発明の実施の第１形態が設けるセンスアンプ４５と回
路構成の異なるセンスアンプ９１が設けられている。

【０１４８】このセンスアンプ９１において、９２、９
３は増幅動作を行う対をなすｐＭＯＳトランジスタ、９
４、９５は増幅動作を行う対をなすｎＭＯＳトランジス
タである。

【０１４９】また、９６、９７は制御信号ＤＩＯにより
ＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳ
トランジスタ、９８、９９は制御信号ＣＯＮによりＯ
Ｎ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳト
ランジスタである。

【０１５０】また、１００は制御信号ＰＣＮによりＯ
Ｎ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１０１
はｎＭＯＳトランジスタ１００を介して供給されるセン
スアンプ駆動電圧ＳＰＬをセンスアンプ９１に供給する
センスアンプ駆動電圧線、１０２はセンスアンプ駆動電
圧ＳＮＬをセンスアンプ９１に供給するセンスアンプ駆
動電圧線である。

【０１５１】なお、センスアンプ駆動電圧ＳＮＬは、そ
の電圧値として、０［Ｖ］、ＶＣＣ／２又はＶref３
（０.７［Ｖ］）をとり、センスアンプ駆動電圧ＳＰＬ
は、その電圧値としてＶＣＣ、ＶＣＣ／２又はＶref３
をとる。

【０１５２】また、Ｖref４は０［Ｖ］よりも高く、Ｖ
ＣＣ／２よりも低い基準電圧、例えば、０.２［Ｖ］、
１０３は制御信号ＲＣ２によりＯＮ、ＯＦＦが制御され
るスイッチ素子をなすｎＭＯＳトランジスタ、１０４は
ｎＭＯＳトランジスタ１０３を介して供給される基準電
圧Ｖref４をセンスアンプ９１に供給する基準電圧線で
ある。その他については、図１に示す本発明の実施の第
１形態と同様に構成されている。

【０１５３】本発明の実施の第６形態においては、ビッ
ト線プリチャージ時には、ビット線トランスファ信号Ｂ
Ｔ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３８＝ＯＮ
の状態で、制御信号ＰＣＮ＝Ｈレベル、ｎＭＯＳトラン
ジスタ１００＝ＯＮ、センスアンプ駆動電圧ＳＮＬ、Ｓ
ＰＬ＝ＶＣＣ／２とされると共に、ビット線プリチャー
ジ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジスタ４０
〜４２＝ＯＮとされる。なお、この場合、センスアンプ
駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref３とするようにしても
良い。

【０１５４】続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭ
ＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−
Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref３にプリチャージさ
れる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、
ＳＰＬ＝Ｖref３とされる。

【０１５５】また、制御信号ＤＩＯ＝Ｌレベル、制御信
号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち
上がりタイミングと同じタイミングで、制御信号ＤＩＯ
＝Ｈレベルとされ、ｎＭＯＳトランジスタ９６、９７＝
ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭ
ＯＳトランジスタ９６、９７＝ＯＮとした後、制御信号
ＲＣ１＝Ｈレベルとしても良い。

【０１５６】その後、制御信号ＰＲＥＣ、ＲＣ１、ＰＣ
Ｎ＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベル、制御信号Ｒ
Ｃ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ４０〜４
３、９８、９９、１００＝ＯＦＦ、ｎＭＯＳトランジス
タ１０３＝ＯＮとされ、ｐＭＯＳトランジスタ９２、９
３は、それぞれ、ダイオード接続とされると共に、ノー
ドＮ７＝基準電圧Ｖref４とされる。

【０１５７】この結果、例えば、Ｖth９３（ｐＭＯＳト
ランジスタ９３のスレッショルド電圧）＝Ｖth９２（ｎ
ＭＯＳトランジスタ９２のスレッショルド電圧）＋ΔＶ
thとすると、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、それぞ
れ、ｐＭＯＳトランジスタ９２、９３を介してノードＮ
９側に電荷を放電し、ビット線ＢＬ−Ｃの電圧は基準電
圧Ｖref３から（Ｖref４−Ｖth９２）に向かって下降
し、ビット線／ＢＬ−Ｃの電圧は、基準電圧Ｖref３か
ら（Ｖref４−Ｖth９３）＝（Ｖref４−Ｖth９２−ΔＶ
th）に向かって下降する。

【０１５８】ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref
４−Ｖth９２、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−
Ｖth９２−ΔＶthに到達するのを待つと時間がかかるた
め、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２
の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ
−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線
ＢＬ−Ｃの電圧＝Ｖref４−Ｖth９２＋α、ビット線／
ＢＬ−Ｃ＝Ｖref４−Ｖth９２−ΔＶth＋αとなった段
階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号Ｃ
ＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ９６、９
７、１０３＝ＯＦＦ、ｎＭＯＳトランジスタ９８、９９
＝ＯＮとされると共に、制御信号ＰＣＮ＝Ｈレベル、ｎ
ＭＯＳトランジスタ１００＝ＯＮ、センスアンプ駆動電
圧ＳＮＬ＝ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝
ＶＣＣ／２とされる。

【０１５９】この状態においては、図１９に示すよう
に、スレッショルド電圧をＶth９２とするｐＭＯＳトラ
ンジスタ９２は、そのゲート電圧＝ノードＮ８の電圧＝
ビット線／ＢＬ−Ｃの電圧＝Ｖref４−Ｖth９２−ΔＶt
h＋αとなり、スレッショルド電圧をＶth９３＝Ｖth９
２＋ΔＶthとするｐＭＯＳトランジスタ９３は、そのゲ
ート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧
＝Ｖref４−Ｖth９２＋αとなる。

【０１６０】即ち、ｐＭＯＳトランジスタ９３のスレッ
ショルド電圧Ｖth９３−ｐＭＯＳトランジスタ９２のス
レッショルド電圧Ｖth９２＝ｐＭＯＳトランジスタ９３
のゲート電圧−ｎＭＯＳトランジスタ９２のゲート電圧
＝ΔＶthとなり、ｐＭＯＳトランジスタ９２のスレッシ
ョルド電圧Ｖth９２とｐＭＯＳトランジスタ９３のスレ
ッショルド電圧Ｖth９３の不平衡ΔＶthは見かけ上なく
なり、ｐＭＯＳトランジスタ９２、９３のゲートにはセ
ンスアンプ９１のオフセット電圧を補償するだけの電荷
が蓄積されていることになる。

【０１６１】その後、ワード線ＷＬ−Ｃ＝Ｈレベルとさ
れ、メモリセル３３からのデータがビット線ＢＬ−Ｃに
読み出されると共に、センスアンプ駆動電圧ＳＰＬ＝Ｖ
ＣＣとされ、ｐＭＯＳトランジスタ９２、９３が活性化
されて増幅動作を開始し、続いて、センスアンプ駆動電
圧ＳＮＬ＝０［Ｖ］にされ、ｎＭＯＳトランジスタ９
４、９５が活性化されて増幅動作を開始する。

【０１６２】この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ
間の差電圧は増幅され、メモリセル３３が「０」を記憶
している場合には、ビット線ＢＬ−Ｃの電圧は０［Ｖ］
に向かって下降すると共に、ビット線／ＢＬ−Ｃの電圧
はＶＣＣに向かって上昇し、メモリセル３３から読み出
されたデータがセンスアンプ９１にラッチされる。

【０１６３】これに対して、メモリセル３３が「１」を
記憶している場合には、ビット線ＢＬ−Ｃの電圧はＶＣ
Ｃに向かって上昇すると共に、ビット線／ＢＬ−Ｃの電
圧は０［Ｖ］に向かって下降し、メモリセル３３から読
み出されたデータがセンスアンプ９１にラッチされる。

【０１６４】このように、本発明の実施の第６形態によ
れば、センスアンプ９１に増幅動作を行わせる前に、ｐ
ＭＯＳトランジスタ９２、９３のゲートにセンスアンプ
９１のオフセット電圧を補償するだけの電荷を蓄積さ
せ、ｐＭＯＳトランジスタ９２、９３のスレッショルド
電圧Ｖth９２、Ｖth９３の不平衡ΔＶthを見かけ上なく
すようにし、かつ、増幅動作時には、ｐＭＯＳトランジ
スタ９２、９３をｎＭＯＳトランジスタ９４、９５より
も先に活性化するようにしているので、微細化に伴い、
ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｐＭＯＳト
ランジスタ９２、９３のスレッショルド電圧Ｖth９２、
Ｖth９３の不平衡ΔＶth以下になったとしても、センス
アンプ９１の正常動作を確保することができ、微細化に
対応することができる。

【０１６５】

【発明の効果】以上のように、第１〜第８の発明（請求
項１〜８記載の半導体記憶装置）によれば、ビット線を
増幅時の最大電圧と最小電圧との間にプリチャージする
ビット線プリチャージ方式を採用する半導体記憶装置に
おいて、フリップフロップ回路からなるセンスアンプを
構成する対をなす電界効果トランジスタのスレッショル
ド電圧の不平衡によるセンスアンプの誤動作を防止し、
微細化に対応することができる。

【図面の簡単な説明】

【図１】本発明の実施の第１形態の要部を示す回路図で
ある。

【図２】本発明の実施の第１形態におけるメモリセルか
らのデータの連続読出し動作を示す波形図である。

【図３】本発明の実施の第１形態におけるメモリセルか
らのデータの連続読出し動作を示す波形図である。

【図４】本発明の実施の第１形態の動作を説明するため
の回路図である。

【図５】本発明の実施の第２形態の要部を示す回路図で
ある。

【図６】本発明の実施の第２形態におけるメモリセルか
らのデータの連続読出し動作を示す波形図である。

【図７】本発明の実施の第２形態におけるメモリセルか
らのデータの連続読出し動作を示す波形図である。

【図８】本発明の実施の第２形態の動作を説明するため
の回路図である。

【図９】本発明の実施の第３形態の要部を示す回路図で
ある。

【図１０】本発明の実施の第４形態の要部を示す回路図
である。

【図１１】本発明の実施の第４形態におけるメモリセル
からのデータの連続読出し動作を示す波形図である。

【図１２】本発明の実施の第４形態におけるメモリセル
からのデータの連続読出し動作を示す波形図である。

【図１３】本発明の実施の第４形態の動作を説明するた
めの回路図である。

【図１４】本発明の実施の第５形態の要部を示す回路図
である。

【図１５】本発明の実施の第５形態におけるメモリセル
からのデータの連続読出し動作を示す波形図である。

【図１６】本発明の実施の第５形態におけるメモリセル
からのデータの連続読出し動作を示す波形図である。

【図１７】本発明の実施の第５形態の動作を説明するた
めの回路図である。

【図１８】本発明の実施の第６形態の要部を示す回路図
である。

【図１９】本発明の実施の第６形態の動作を説明するた
めの回路図である。

【図２０】従来のＤＲＡＭの一例の要部を示す回路図で
ある。

【図２１】図２０に示す従来のＤＲＡＭのビット線プリ
チャージ時及びデータ読出し時の動作を示す波形図であ
る。

【図２２】図２０に示す従来のＤＲＡＭのビット線プリ
チャージ時の動作を説明するための回路図である。

【図２３】従来のＤＲＡＭの他の例の要部を示す回路図
である。

【図２４】図２３に示す従来のＤＲＡＭのビット線プリ
チャージ時及びデータ読出し時の動作を示す波形図であ
る。

【図２５】図２３に示す従来のＤＲＡＭのビット線プリ
チャージ時の動作を説明するための回路図である。

【符号の説明】

４６、４７ 増幅動作を行う対をなすｎＭＯＳトランジ
スタ ４８、４９ 増幅動作を行う対をなすｐＭＯＳトランジ
スタ ６１、６２ 増幅動作を行う対をなすｎＭＯＳトランジ
スタ ６３、６４ 増幅動作を行う対をなすｐＭＯＳトランジ
スタ ７８、７９ 増幅動作を行う対をなすｎＭＯＳトランジ
スタ ８０、８１ 増幅動作を行う対をなすｐＭＯＳトランジ
スタ ９２、９３ 増幅動作を行う対をなすｐＭＯＳトランジ
スタ ９４、９５ 増幅動作を行う対をなすｎＭＯＳトランジ
スタ

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数のメモリセルが接続された対をなす第
   １、第２のビット線を有し、データ読出し時、前記第
   １、第２のビット線間に差電圧を生じさせる半導体記憶
   装置において、 前記第１、第２のビット線を増幅時の最大電圧と最小電
   圧との間の第１の電圧にプリチャージするビット線プリ
   チャージ回路と、 第１の電流入出力電極を第１のノードに接続し、第２の
   電流入出力電極を前記第１のビット線に接続した一導電
   型の第１の電界効果トランジスタと、第１の電流入出力
   電極を前記第１のノードに接続し、第２の電流入出力電
   極を前記第２のビット線に接続した一導電型の第２の電
   界効果トランジスタと、第１の電流入出力電極を第２の
   ノードに接続した他導電型の第３、第４の電界効果トラ
   ンジスタと、前記第１のノードと前記第１の電界効果ト
   ランジスタのゲートとの間に接続された第１のスイッチ
   素子と、前記第１のノードと前記第２の電界効果トラン
   ジスタのゲートとの間に接続された第２のスイッチ素子
   とを有し、前記第１、第２のビット線が前記第１の電圧
   にプリチャージされた後、データ読出し前に、前記第
   １、第２のスイッチ素子を導通とされて前記第１、第２
   の電界効果トランジスタをダイオード接続とされ、前記
   第１のビット線の電圧と前記第２のビット線の電圧との
   差が前記第２の電界効果トランジスタのスレッショルド
   電圧と前記第１の電界効果トランジスタのスレッショル
   ド電圧との差と同一となるように前記第１のノードに第
   ２の電圧を印加され、増幅動作時には、前記第１、第２
   のスイッチ素子を非導通とされ、前記第１、第３の電界
   効果トランジスタは、第２の電流入出力電極を前記第１
   のビット線に接続し、ゲートを前記第２のビット線に接
   続し、前記第２、第４の電界効果トランジスタは、第２
   の電流入出力電極を前記第２のビット線に接続し、ゲー
   トを前記第１のビット線に接続してなるフリップフロッ
   プ回路を構成し、前記第１のノードに第１のセンスアン
   プ駆動電圧が印加されて前記第１、第２の電界効果トラ
   ンジスタが活性化された後、前記第２のノードに第２の
   センスアンプ駆動電圧が印加されて前記第３、第４の電
   界効果トランジスタが活性化されるセンスアンプとを備
   えていることを特徴とする半導体記憶装置。
2. 【請求項２】前記センスアンプは、前記第１、第３の電
   界効果トランジスタのゲート間に接続され、前記第１、
   第２のビット線が前記第１の電圧にプリチャージされた
   後、データ読出し前には非導通、増幅動作時には導通と
   される第３のスイッチ素子と、前記第２、第４の電界効
   果トランジスタのゲート間に接続され、前記第１、第２
   のビット線が前記第１の電圧にプリチャージされた後、
   データ読出し前には非導通、増幅動作時には導通とされ
   る第４のスイッチ素子とを有し、 前記第３の電界効果トランジスタの第２の電流入出力電
   極を前記第１のビット線に接続し、前記第３の電界効果
   トランジスタのゲートを前記第２のビット線に接続し、
   前記第４の電界効果トランジスタの第２の電流入出力電
   極を前記第２のビット線に接続し、前記第３の電界効果
   トランジスタのゲートを前記第１のビット線に接続して
   いることを特徴とする請求項１記載の半導体記憶装置。
3. 【請求項３】前記センスアンプは、前記第１、第３の電
   界効果トランジスタのゲート間に接続され、前記第１、
   第２のビット線が前記第１の電圧にプリチャージされた
   後、データ読出し前には非導通、増幅動作時には導通と
   される第３のスイッチ素子と、前記第２、第４の電界効
   果トランジスタのゲート間に接続され、前記第１、第２
   のビット線が前記第１の電圧にプリチャージされた後、
   データ読出し前には非導通、増幅動作時には導通とされ
   る第４のスイッチ素子と、前記第１のビット線と前記第
   ４の電界効果トランジスタのゲートとの間に接続され、
   前記第１、第２のビット線が前記第１の電圧にプリチャ
   ージされた後、データ読出し前には非導通、増幅動作時
   には導通とされる第５のスイッチ素子と、前記第２のビ
   ット線と前記第３の電界効果トランジスタのゲートとの
   間に接続され、前記第１、第２のビット線が前記第１の
   電圧にプリチャージされた後、データ読出し前には非導
   通、増幅動作時には導通とされる第６のスイッチ素子
   と、前記第３の電界効果トランジスタの第２の電流入出
   力電極と前記第３の電界効果トランジスタのゲートとの
   間に接続され、前記第１、第２のビット線が前記第１の
   電圧にプリチャージされた後、データ読出し前には導
   通、増幅動作時には非導通とされる第７のスイッチ素子
   と、前記第４の電界効果トランジスタの第２の電流入出
   力電極と前記第４の電界効果トランジスタのゲートとの
   間に接続され、前記第１、第２のビット線が前記第１の
   電圧にプリチャージされた後、データ読出し前には導
   通、増幅動作時には非導通とされる第８のスイッチ素子
   とを有し、 前記第３の電界効果トランジスタの第２の電流入出力電
   極を前記第１のビット線に接続し、前記第４の電界効果
   トランジスタの第２の電流入出力電極を前記第２のビッ
   ト線に接続していることを特徴とする請求項１記載の半
   導体記憶装置。
4. 【請求項４】前記センスアンプは、前記第１、第３の電
   界効果トランジスタのゲート間に接続され、前記第１、
   第２のビット線が前記第１の電圧にプリチャージされた
   後、データ読出し前には非導通、増幅動作時には導通と
   される第３、第４のスイッチ素子と、前記第２、第４の
   電界効果トランジスタのゲート間に接続され、前記第
   １、第２のビット線が前記第１の電圧にプリチャージさ
   れた後、データ読出し前には非導通、増幅動作時には導
   通とされる第５、第６のスイッチ素子と、前記第３の電
   界効果トランジスタの第２の電流入出力電極と前記第３
   の電界効果トランジスタのゲートとの間に接続され、前
   記第１、第２のビット線が前記第１の電圧にプリチャー
   ジされた後、データ読出し前には導通、増幅動作時には
   非導通とされる第７のスイッチ素子と、前記第４の電界
   効果トランジスタの第２の電流入出力電極と前記第４の
   電界効果トランジスタのゲートとの間に接続され、前記
   第１、第２のビット線が前記第１の電圧にプリチャージ
   された後、データ読出し前には導通、増幅動作時には非
   導通とされる第８のスイッチ素子とを有し、 前記第３の電界効果トランジスタの第２の電流入出力電
   極を前記第１のビット線に接続し、前記第４の電界効果
   トランジスタの第２の電流入出力電極を前記第２のビッ
   ト線に接続し、前記第３、第４のスイッチ素子の接続点
   を前記第２のビット線に接続し、前記第５、第６のスイ
   ッチ素子の接続点を前記第１のビット線に接続している
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 【請求項５】前記センスアンプは、前記第１、第３の電
   界効果トランジスタの第２の電流入出力電極間に接続さ
   れ、前記第１、第２のビット線が前記第１の電圧にプリ
   チャージされた後、データ読出し前には非導通、増幅動
   作時には導通とされる第３のスイッチ素子と、前記第
   ２、第４の電界効果トランジスタの第２の電流入出力電
   極間に接続され、前記第１、第２のビット線が前記第１
   の電圧にプリチャージされた後、データ読出し前には非
   導通、増幅動作時には導通とされる第４のスイッチ素子
   と、前記第１のビット線と前記第４の電界効果トランジ
   スタのゲートとの間に接続され、前記第１、第２のビッ
   ト線が前記第１の電圧にプリチャージされた後、データ
   読出し前には非導通、増幅動作時には導通とされる第５
   のスイッチ素子と、前記第２のビット線と前記第３の電
   界効果トランジスタのゲートとの間に接続され、前記第
   １、第２のビット線が前記第１の電圧にプリチャージさ
   れた後、データ読出し前には非導通、増幅動作時には導
   通とされる第６のスイッチ素子とを有し、 前記第１の電界効果トランジスタのゲートを前記第３の
   電界効果トランジスタのゲートに接続し、前記第２の電
   界効果トランジスタのゲートを前記第４の電界効果トラ
   ンジスタのゲートに接続していることを特徴とする請求
   項１記載の半導体記憶装置。
6. 【請求項６】前記センスアンプは、前記第１、第３の電
   界効果トランジスタの第２の電流入出力電極間に接続さ
   れ、前記第１、第２のビット線が前記第１の電圧にプリ
   チャージされた後、データ読出し前には非導通、増幅動
   作時には導通とされる第３のスイッチ素子と、前記第
   ２、第４の電界効果トランジスタの第２の電流入出力電
   極間に接続され、前記第１、第２のビット線が前記第１
   の電圧にプリチャージされた後、データ読出し前には非
   導通、増幅動作時には導通とされる第４のスイッチ素子
   とを有し、 前記第１の電界効果トランジスタのゲートを前記第３の
   電界効果トランジスタのゲート及び前記第４の電界効果
   トランジスタの第２の電流入出力電極に接続し、前記第
   ２の電界効果トランジスタのゲートを前記第４の電界効
   果トランジスタのゲート及び前記第３の電界効果トラン
   ジスタの第２の電流入出力電極に接続していることを特
   徴とする請求項１記載の半導体記憶装置。
7. 【請求項７】前記第１、第２の電界効果トランジスタ
   は、ｎチャネル電界効果トランジスタ、前記第３、第４
   の電界効果トランジスタは、ｐチャネル電界効果トラン
   ジスタであり、 前記第１のセンスアンプ駆動電圧は、前記第２のセンス
   アンプ駆動電圧よりも低電圧、前記第１の電圧は、前記
   第１、第２のセンスアンプ駆動電圧の中間値よりも低電
   圧、前記第２の電圧は、前記第１の電圧よりも高電圧、
   かつ、前記第２のセンスアンプ駆動電圧よりも低電圧、
   あるいは、前記第１の電圧よりも高電圧、かつ、前記第
   １及び第２のビット線のデータ読出し前の電圧のうち、
   高電圧のものを前記第２のセンスアンプ駆動電圧よりも
   低電圧にできるような電圧であることを特徴とする請求
   項１、２、３、４、５又は６記載の半導体記憶装置。
8. 【請求項８】前記第１、第２の電界効果トランジスタ
   は、ｐチャネル電界効果トランジスタ、前記第３、第４
   の電界効果トランジスタは、ｎチャネル電界効果トラン
   ジスタであり、 前記第１のセンスアンプ駆動電圧は、前記第２のセンス
   アンプ駆動電圧よりも高電圧、前記第１の電圧は、前記
   第１、第２のセンスアンプ駆動電圧の中間値よりも高電
   圧、前記第２の電圧は、前記第１の電圧よりも低電圧、
   かつ、前記第２のセンスアンプ駆動電圧よりも高電圧、
   あるいは、前記第１の電圧よりも低電圧、かつ、前記第
   １及び第２のビット線のデータ読出し前の電圧のうち、
   低電圧のものを前記第２のセンスアンプ駆動電圧よりも
   高電圧にできるような電圧であることを特徴とする請求
   項１、２、３、４、５又は６記載の半導体記憶装置。