JPH1055672A5 - - Google Patents

Description

【発明の名称】半導体記憶装置
【特許請求の範囲】
【請求項１】複数のメモリセルが接続された対をなす第１のビット線及び第２のビット線を有する半導体記憶装置において、
前記第１のビット線及び前記第２のビット線を高電位側電圧と低電位側電圧との間の第１の電圧にプリチャージするビット線プリチャージ回路と、
前記第１のビット線と前記第２のビット線の電位差を増幅して出力するセンスアンプを備え、
前記センスアンプは、
第１の電流入出力電極が第１のノードに接続され、第２の電流入出力電極が前記第１のビット線に接続された一導電型の第１の電界効果トランジスタと、
第１の電流入出力電極が前記第１のノードに接続され、第２の電流入出力電極が前記第２のビット線に接続された一導電型の第２の電界効果トランジスタと、
第１の電流入出力電極が第２のノードに接続された他導電型の第３の電界効果トランジスタと、
第１の電流入出力電極が前記第２のノードに接続された他導電型の第４の電界効果トランジスタと、
前記第１のノードと前記第１の電界効果トランジスタのゲートとの間に接続された第１のスイッチ素子と、
前記第１のノードと前記第２の電界効果トランジスタのゲートとの間に接続された第２のスイッチ素子を備えること
を特徴とする半導体記憶装置。
【請求項２】前記第１のビット線及び前記第２のビット線をプリチャージした後に、
前記第１のスイッチ素子及び前記第２のスイッチ素子を導通して、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタをダイオード接続し、前記第１のノードに第２の電圧を印加すること
を特徴とする請求項１に記載の半導体記憶装置。
【請求項３】前記第２の電圧は、
前記第１のビット線の電圧と前記第２のビット線の電圧との差が、前記第１の電界効果トランジスタのスレッショルド電圧と前記第２の電界効果トランジスタのスレッショルド電圧との差と略同一となるように設定されること
を特徴とする請求項２に記載の半導体記憶装置。
【請求項４】増幅動作時に、
前記第１のスイッチ素子と前記第２のスイッチ素子を非道通とし、
前記第１の電界効果トランジスタと前記第３の電界効果トランジスタは、第２の電流入出力電極が前記第１のビット線に接続されるとともに、ゲートが前記第２のビット線に接続され、
前記第２の電界効果トランジスタと前記第４の電界効果トランジスタは、第２の電流入出力電極が前記第２のビット線に接続されるとともに、ゲートが前記第１のビット線に接続されること
を特徴とする請求項１、請求項２又は請求項３に記載の半導体記憶装置。
【請求項５】前記第１のノードに第１のセンスアンプ駆動電圧が印加され、前記第１の電界効果トランジスタ及び前記第２の電界効果トランジスタが活性化された後、
前記第２のノードに第２のセンスアンプ駆動電圧が印加されて前記第３の電界効果トラ ンジスタ及び前記第４の電界効果トランジスタが活性化されること
を特徴とする請求項１、請求項２、請求項３又は請求項４に記載の半導体記憶装置。
【請求項６】前記第１の電界効果トランジスタと前記第３の電界効果トランジスタのゲート間に接続される第３のスイッチ素子と、
前記第２の電界効果トランジスタと前記第４の電界効果トランジスタのゲート間に接続される第４のスイッチ素子を備え、
前記第３の電界効果トランジスタは、第２の電流入出力電極が前記第１のビット線に接続されるとともに、ゲートが前記第２のビット線に接続され、
前記第４の電界効果トランジスタは、第２の電流入出力電極が前記第２のビット線に接続されるとともに、ゲートが前記第１のビット線に接続されること
を特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体記憶装置。
【請求項７】前記第１の電界効果トランジスタと前記第３の電界効果トランジスタのゲート間に接続される第３のスイッチ素子と、
前記第２の電界効果トランジスタと前記第４の電界効果トランジスタのゲート間に接続される第４のスイッチ素子と、
前記第１のビット線と前記第４の電界効果トランジスタのゲートとの間に接続される第５のスイッチ素子と、
前記第２のビット線と前記第３の電界効果トランジスタのゲートとの間に接続される第６のスイッチ素子と、
前記第３の電界効果トランジスタの第２の電流入出力電極と前記第３の電界効果トランジスタのゲートとの間に接続される第７のスイッチ素子と、
前記第４の電界効果トランジスタの第２の電流入出力電極と前記第４の電界効果トランジスタのゲートとの間に接続される第８のスイッチ素子を備え、
前記第３の電界効果トランジスタの第２の電流入出力電極を前記第１のビット線に接続し、
前記第４の電界効果トランジスタの第２の電流入出力電極を前記第２のビット線に接続すること
を特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体記憶装置。
【請求項８】前記第１の電界効果トランジスタと前記第３の電界効果トランジスタのゲート間に直列接続される第３のスイッチ素子と第４のスイッチ素子と、
前記第２の電界効果トランジスタと前記第４の電界効果トランジスタのゲート間に直列接続される第５のスイッチ素子と第６のスイッチ素子と、
前記第３の電界効果トランジスタの第２の電流入出力電極と前記第３の電界効果トランジスタのゲートとの間に接続される第７のスイッチ素子と、
前記第４の電界効果トランジスタの第２の電流入出力電極と前記第４の電界効果トランジスタのゲートとの間に接続される第８のスイッチ素子を備え、
前記第３の電界効果トランジスタの第２の電流入出力電極を前記第１のビット線に接続し、
前記第４の電界効果トランジスタの第２の電流入出力電極を前記第２のビット線に接続し、
前記第３のスイッチ素子と前記第４のスイッチ素子との接続点を前記第２のビット線に接続し、
前記第５のスイッチ素子と前記第６のスイッチ素子との接続点を前記第１のビット線に接続すること
を特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体記憶装置。
【請求項９】前記第１の電界効果トランジスタと前記第３の電界効果トランジスタの第２の電流入出力電極間に接続される第３のスイッチ素子と、
前記第２の電界効果トランジスタと前記第４の電界効果トランジスタの第２の電流入出力電極間に接続される第４のスイッチ素子と、
前記第１のビット線と前記第４の電界効果トランジスタのゲートとの間に接続される第５のスイッチ素子と、
前記第２のビット線と前記第３の電界効果トランジスタのゲートとの間に接続される第６のスイッチ素子を備え、
前記第１の電界効果トランジスタのゲートを前記第３の電界効果トランジスタのゲートに接続し、
前記第２の電界効果トランジスタのゲートを前記第４の電界効果トランジスタのゲートに接続すること
を特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体記憶装置。
【請求項１０】前記第１の電界効果トランジスタと前記第３の電界効果トランジスタの第２の電流入出力電極間に接続される第３のスイッチ素子と、
前記第２の電界効果トランジスタと前記第４の電界効果トランジスタの第２の電流入出力電極間に接続される第４のスイッチ素子を有し、
前記第１の電界効果トランジスタのゲートを、前記第３の電界効果トランジスタのゲート及び前記第４の電界効果トランジスタの第２の電流入出力電極に接続し、
前記第２の電界効果トランジスタのゲートを、前記第４の電界効果トランジスタのゲート及び前記第３の電界効果トランジスタの第２の電流入出力電極に接続すること
を特徴とする請求項１、請求項２、請求項３、請求項４又は請求項５に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数のメモリセルが接続された対をなすビット線と、データ読出し時、選択されたメモリセルによって生じる対をなすビット線間の差電圧を増幅するフリップフロップ回路からなるセンスアンプとを備え、ビット線を増幅時の最大電圧と最小電圧との間の電圧にプリチャージするビット線プリチャージ方式を採用する半導体記憶装置に関する。
【０００２】
ここに、ＭＯＳトランジスタのスレッショルド電圧Ｖthはゲート長に依存し、ゲート長が短くなるほど、短チャネル効果によって低下の度合が大きくなるので、フリップフロップ回路からなるセンスアンプを構成する対をなすＭＯＳトランジスタの加工ばらつきによるスレッショルド電圧Ｖthの不平衡（差）ΔＶthは、ゲート長が短くなるほど大きくなる。
【０００３】
このスレッショルド電圧Ｖthの不平衡ΔＶthは、センスアンプのオフセット電圧となることから、微細化に伴い、データ読出し時に生じるビット線間の差電圧が、この不平衡ΔＶthと同程度か、あるいは、それ以下になると、センスアンプは誤動作をしてしまう。そこで、その対策が必要となる。
【０００４】
【従来の技術】
図２０はフリップフロップ回路からなるセンスアンプを構成する対をなすＭＯＳトランジスタのスレッショルド電圧Ｖthの不平衡ΔＶthによるセンスアンプの誤動作を防止するようにした従来のダイナミック・ランダム・アクセス・メモリ（以下、ＤＲＡＭという）の一例の要部を示す回路図である。
【０００５】
図２０中、ＷＬ−Ａはメモリセルの選択を行うワード線、ＢＬ−Ａ、／ＢＬ−Ａはそれぞれ複数のメモリセルが接続された対をなすビット線、１はビット線ＢＬ−Ａに接続されているメモリセルの１個を示しており、２はセルキャパシタ、３はセルトランジスタである。
【０００６】
また、４はビット線ＢＬ−Ａ、／ＢＬ−Ａのプリチャージを行うビット線プリチャージ回路であり、５〜７はビット線プリチャージ信号φＰＲにより導通（以下、ＯＮという）、非導通（以下、ＯＦＦという）が制御されるｎＭＯＳトランジスタ、ＶＣＣは電源電圧である。
【０００７】
また、８はフリップフロップ回路からなるセンスアンプであり、９、１０は増幅動作を行う対をなすｎＭＯＳトランジスタ、１１〜１３は制御信号φ１によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１４、１５は制御信号φ２によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１６は制御信号φ３によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、ＶＥはＶＣＣよりも低い電圧である。
【０００８】
図２１は、このＤＲＡＭのビット線プリチャージ時及びデータ読出し時の動作を示す波形図であり、ビット線プリチャージ信号φＰＲ、制御信号φ１〜φ３を示している。
【０００９】
即ち、このＤＲＡＭにおいては、ビット線プリチャージ時には、ビット線プリチャージ信号φＰＲ＝ＶＰ、制御信号φ１〜φ３＝０［Ｖ］、ｎＭＯＳトランジスタ５〜７＝ＯＮ、ｎＭＯＳトランジスタ１１〜１６＝ＯＦＦとされ、ビット線ＢＬ−Ａ、／ＢＬ−Ａが電源電圧ＶＣＣにプリチャージされる。但し、ＶＰ≧ＶＣＣ＋Ｖth（ｎＭＯＳトランジスタのスレッショルド電圧）である。
【００１０】
その後、ビット線プリチャージ信号φＰＲ＝０［Ｖ］、制御信号φ１＝ＶＰ、ｎＭＯＳトランジスタ５〜７＝ＯＦＦ、ｎＭＯＳトランジスタ１１〜１３＝ＯＮとされる。
【００１１】
この結果、ｎＭＯＳトランジスタ９、１０は、ダイオード接続とされ、ノードＮ１の電圧＝ビット線／ＢＬ−Ａの電圧＝ＶＥ＋Ｖth９（ｎＭＯＳトランジスタ９のスレッショルド電圧）、ノードＮ２の電圧＝ビット線ＢＬ−Ａの電圧＝ＶＥ＋Ｖth１０（ｎＭＯＳトランジスタ１０のスレッショルド電圧）となる。
【００１２】
その後、制御信号φ１＝０［Ｖ］、制御信号φ２＝ＶＰ、ｎＭＯＳトランジスタ１１〜１３＝ＯＦＦ、ｎＭＯＳトランジスタ１４、１５＝ＯＮとされるが、この場合、ノードＮ１、Ｎ２の容量はビット線ＢＬ−Ａ、／ＢＬ−Ａの容量よりも十分に小さいので、ノードＮ１の電圧＝ビット線ＢＬ−Ａの電圧＝ＶＥ＋Ｖth１０、ノードＮ２の電圧＝ビット線／ＢＬ−Ａの電圧＝ＶＥ＋Ｖth９となる。
【００１３】
ここに、例えば、Ｖth９＝Ｖth１０＋ΔＶthとすると、図２２に示すように、スレッショルド電圧がＶth９＝Ｖth１０＋ΔＶthのｎＭＯＳトランジスタ９は、ゲート電圧＝ビット線／ＢＬ−Ａの電圧＝ＶＥ＋Ｖth１０＋ΔＶthとなり、スレッショルド電圧がＶth１０のｎＭＯＳトランジスタ１０は、ゲート電圧＝ビット線ＢＬ−Ａの電圧＝ＶＥ＋Ｖth１０となる。
【００１４】
即ち、ｎＭＯＳトランジスタ９のスレッショルド電圧Ｖth９−ｎＭＯＳトランジスタ１０のスレッショルド電圧Ｖth１０＝ｎＭＯＳトランジスタ９のゲート電圧−ｎＭＯＳトランジスタ１０のゲート電圧＝ΔＶthとなり、ｎＭＯＳトランジスタ９、１０のスレッショルド電圧Ｖth９、Ｖth１０の不平衡ΔＶthは、見かけ上なくなった状態となる。
【００１５】
その後、選択されたメモリセルのデータがビット線ＢＬ−Ａ又はビット線／ＢＬ−Ａに読み出されると、制御信号φ３＝ＶＣＣ、ｎＭＯＳトランジスタ１６＝ＯＮとされ、ｎＭＯＳトランジスタ９、１０は、活性状態とされて、増幅動作を行い、選択されたメモリセルにより生じるビット線ＢＬ−Ａ、／ＢＬ−Ａ間の差電圧を増幅することになる。
【００１６】
このように、このＤＲＡＭにおいては、ｎＭＯＳトランジスタ９、１０に増幅動作を行わせる前に、ｎＭＯＳトランジスタ９、１０のゲートにセンスアンプ８のオフセット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳトランジスタ９、１０のスレッショルド電圧Ｖth９、Ｖth１０の不平衡ΔＶthを見かけ上なくすようにし、センスアンプ８の誤動作を防止するようにしている。
【００１７】
また、図２３はフリップフロップ回路からなるセンスアンプを構成する対をなすＭＯＳトランジスタのスレッショルド電圧Ｖthの不平衡ΔＶthによるセンスアンプの誤動作を防止するようにした従来のＤＲＡＭの他の例の要部を示す回路図である。
【００１８】
図２３中、ＷＬ−Ｂはメモリセルの選択を行うワード線、ＢＬ−Ｂ、／ＢＬ−Ｂはそれぞれ複数のメモリセルが接続された対をなすビット線、１８はビット線ＢＬ−Ｂに接続されているメモリセルの１個を示しており、１９はセルキャパシタ、２０はセルトランジスタである。
【００１９】
また、２１はビット線ＢＬ−Ｂ、／ＢＬ−Ｂのプリチャージを行うビット線プリチャージ回路であり、２２〜２４はビット線プリチャージ信号φＰＲによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２０】
また、２５はフリップフロップ回路からなるセンスアンプであり、２６、２７は増幅動作を行う対をなすｎＭＯＳトランジスタ、２８はビット線プリチャージ信号φＰＲによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、２９、３０は制御信号φ４によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、３１は制御信号φ５によりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタである。
【００２１】
図２４は、このＤＲＡＭのビット線プリチャージ時及びデータ読出し時の動作を示す波形図であり、ビット線プリチャージ信号φＰＲ、制御信号φ４、φ５を示している。
【００２２】
即ち、このＤＲＡＭにおいては、ビット線プリチャージ時には、ビット線プリチャージ信号φＰＲ＝ＶＰ、制御信号φ４、φ５＝０［Ｖ］、ｎＭＯＳトランジスタ２２〜２４、２６〜２８＝ＯＮ、ｎＭＯＳトランジスタ２９〜３１＝ＯＦＦとされる。
【００２３】
この結果、ノードＮ３、Ｎ４＝ＶＣＣ、ビット線ＢＬ−Ｂの電圧＝ＶＣＣ−Ｖth２６（ｎＭＯＳトランジスタ２６のスレッショルド電圧）、ビット線／ＢＬ−Ｂの電圧＝ＶＣＣ−Ｖth２７（ｎＭＯＳトランジスタ２７のスレッショルド電圧）にプリチャージされる。
【００２４】
その後、ビット線プリチャージ信号φＰＲ＝０［Ｖ］、制御信号φ４＝ＶＰ、ｎＭＯＳトランジスタ２２〜２４、２８＝ＯＦＦ、ｎＭＯＳトランジスタ２９、３０＝ＯＮとされる。
【００２５】
この場合、ノードＮ３、Ｎ４の容量は、ビット線ＢＬ−Ｂ、／ＢＬ−Ｂの容量よりも十分に小さいので、ノードＮ３の電圧＝ビット線ＢＬ−Ｂの電圧＝ＶＣＣ−Ｖth２６、ノードＮ４の電圧＝ビット線／ＢＬ−Ｂの電圧＝ＶＣＣ−Ｖth２７となる。
【００２６】
ここに、例えば、Ｖth２６＝Ｖth２７＋ΔＶthとすると、図２５に示すように、スレッショルド電圧がＶth２６＝Ｖth２７＋ΔＶthのｎＭＯＳトランジスタ２６は、ゲート電圧＝ノードＮ４の電圧＝ＶＣＣ−Ｖth２７となり、スレッショルド電圧がＶth２７のｎＭＯＳトランジスタ２７は、ゲート電圧＝ノードＮ３の電圧＝ＶＣＣ−Ｖth２７−ΔＶthとなる。
【００２７】
即ち、ｎＭＯＳトランジスタ２６のスレッショルド電圧Ｖth２６−ｎＭＯＳトランジスタ２７のスレッショルド電圧Ｖth２７＝ｎＭＯＳトランジスタ２６のゲート電圧−ｎＭＯＳトランジスタ２７のゲート電圧＝ΔＶthとなり、ｎＭＯＳトランジスタ２６、２７のスレッショルド電圧Ｖth２６、Ｖth２７の不平衡ΔＶthは、見かけ上なくなった状態となる。
【００２８】
その後、選択されたメモリセルのデータがビット線ＢＬ−Ｂ又はビット線／ＢＬ−Ｂに読み出されると、制御信号φ５＝ＶＣＣ、ｎＭＯＳトランジスタ３１＝ＯＮとされ、ｎＭＯＳトランジスタ２６、２７は、活性状態とされ、増幅動作を行い、選択されたメモリセルにより生じるビット線ＢＬ−Ｂ、／ＢＬ−Ｂ間の差電圧を増幅することになる。
【００２９】
このように、このＤＲＡＭにおいても、ｎＭＯＳトランジスタ２６、２７に増幅動作を行わせる前に、ｎＭＯＳトランジスタ２６、２７のゲートにセンスアンプ２５のオフセット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳトランジスタ２６、２７のスレッショルド電圧Ｖth２６、Ｖth２７の不平衡ΔＶthを見かけ上なくすようにし、センスアンプ２５の誤動作を防止するようにしている。
【００３０】
【発明が解決しようとする課題】
しかし、図２０、図２３に示す従来のＤＲＡＭは、ビット線プリチャージ方式について、現在では使用されることの少ないＶＣＣプリチャージ方式を採用するものであり、ビット線を増幅時の最大電圧と最小電圧との中間ないし中間付近にプリチャージするビット線プリチャージ方式を採用する半導体記憶装置には適用することができない。
【００３１】
本発明は、かかる点に鑑み、ビット線を増幅時の最大電圧と最小電圧との間の電圧にプリチャージするビット線プリチャージ方式を採用する半導体記憶装置であって、フリップフロップ回路からなるセンスアンプを構成する対をなす電界効果トランジスタのスレッショルド電圧の不平衡によるセンスアンプの誤動作を防止し、微細化に対応することができるようにした半導体記憶装置を提供することを目的とする。
【００３２】
【課題を解決するための手段】
本発明は、複数のメモリセルが接続された対をなす第１のビット線及び第２のビット線を有する半導体記憶装置において、第１のビット線及び第２のビット線を高電位側電圧と低電位側電圧との間の第１の電圧にプリチャージするビット線プリチャージ回路と、第１のビット線と第２のビット線の電位差を増幅して出力するセンスアンプを備え、センスアンプは、第１の電流入出力電極が第１のノードに接続され、第２の電流入出力電極が第１のビット線に接続された一導電型の第１の電界効果トランジスタと、第１の電流入出力電極が第１のノードに接続され、第２の電流入出力電極が第２のビット線に接続された一導電型の第２の電界効果トランジスタと、第１の電流入出力電極が第２のノードに接続された他導電型の第３の電界効果トランジスタと、第１の電流入出力電極が第２のノードに接続された他導電型の第４の電界効果トランジスタと、第１のノードと第１の電界効果トランジスタのゲートとの間に接続された第１のスイッチ素子と、第１のノードと第２の電界効果トランジスタのゲートとの間に接続された第２のスイッチ素子を備えるというものである。
【００３３】
本発明においては、センスアンプは、第１、第２のビット線が第１の電圧にプリチャージされた後、データ読出し前に、第１、第２のスイッチ素子をＯＮとされて第１、第２の電界効果トランジスタをダイオード接続とされ、第１のビット線の電圧と第２のビット線の電圧との差が第２の電界効果トランジスタのスレッショルド電圧と第１の電界効果トランジスタのスレッショルド電圧との差と同一となるように第１のノードに第２の電圧が印加される。
【００３４】
そして、また、センスアンプは、増幅動作時には、第１、第２のスイッチ素子をＯＦＦとされ、第１、第３の電界効果トランジスタは、第２の電流入出力電極を第１のビット線に接続し、ゲートを第２のビット線に接続し、第２、第４の電界効果トランジスタは、第２の電流入出力電極を第２のビット線に接続し、ゲートを第１のビット線に接続してなるフリップフロップ回路を構成し、第１のノードに第１のセンスアンプ駆動電圧が印加されて第１、第２の電界効果トランジスタが活性化された後、第２のノードに第２のセンスアンプ駆動電圧が印加されて第３、第４の電界効果トランジスタが活性化される。
【００３５】
即ち、本発明においては、センスアンプは、増幅動作時、第１〜第４の電界効果トランジスタでフリップフロップ回路を構成し、対をなす第１、第２の電界効果トランジスタが活性化された後、対をなす第３、第４の電界効果トランジスタが活性化される。
【００３６】
ここに、第１、第２のビット線が第１の電圧にプリチャージされた後、データ読出し前には、第１、第２のスイッチ素子をＯＮとされて第１、第２の電界効果トランジスタをダイオード接続とされ、第１のビット線の電圧と第２のビット線の電圧との差が第２の電界効果トランジスタのスレッショルド電圧と第１の電界効果トランジスタのスレッショルド電圧との差と同一となるようにされるので、増幅動作時、先に活性化される第１、第２の電界効果トランジスタのスレッショルド電圧の不平衡は、見かけ上なくなった状態とされる。
【００３７】
したがって、この第１の発明によれば、ビット線を増幅時の最大電圧と最小電圧との間の電圧にプリチャージするビット線プリチャージ方式を採用する半導体記憶装置において、フリップフロップ回路からなるセンスアンプを構成する対をなす第１、第２の電界効果トランジスタのスレッショルド電圧の不平衡によるセンスアンプの誤動作を防止することができる。
【００３８】
【発明の実施の形態】
以下、図１〜図１９を参照して、本発明の実施の第１形態〜第６形態について、本発明をＤＲＡＭに適用した場合を例にして説明する。
【００３９】
（第１形態・・図１〜図４）
図１は本発明の実施の第１形態の要部を示す回路図である。図１中、ＷＬ−Ｃはメモリセルの選択を行うワード線、ＢＬ−Ｃ、／ＢＬ−Ｃはそれぞれ複数のメモリセルが接続された対をなすビット線、３３はビット線ＢＬ−Ｃに接続されたメモリセルの１個を示しており、３４はセルキャパシタ、３５はセルトランジスタである。なお、この例では、電源電圧ＶＣＣは、１［Ｖ］とされている。
【００４０】
また、３６はビット線ＢＬ−Ｃ、／ＢＬ−Ｃと後述するビット線プリチャージ回路及びセンスアンプとの接続を図るビット線トランスファ回路であり、３７、３８はビット線トランスファ信号ＢＴによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【００４１】
また、３９はビット線ＢＬ−Ｃ、／ＢＬ−Ｃのプリチャージを行うビット線プリチャージ回路であり、４０〜４２はビット線プリチャージ信号ＰＲＥＣによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【００４２】
また、Ｖref１は、０［Ｖ］よりも高く、ＶＣＣ／２＝０.５［Ｖ］よりも低い基準電圧、例えば、０.３［Ｖ］、４３は制御信号ＲＣ１によりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、４４はｎＭＯＳトランジスタ４３を介して供給される基準電圧Ｖref１をビット線プリチャージ回路３９に供給する基準電圧線である。
【００４３】
また、４５はフリップフロップ回路からなるセンスアンプであり、４６、４７は増幅動作を行う対をなすｎＭＯＳトランジスタ、４８、４９は増幅動作を行う対をなすｐＭＯＳトランジスタである。
【００４４】
また、５０、５１は制御信号ＤＩＯによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、５２、５３は制御信号ＣＯＮによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【００４５】
また、５４は制御信号ＮＣＮによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、５５はｎＭＯＳトランジスタ５４を介して供給されるセンスアンプ駆動電圧ＳＮＬをセンスアンプ４５に供給するセンスアンプ駆動電圧線、５６はセンスアンプ駆動電圧ＳＰＬをセンスアンプ４５に供給するセンスアンプ駆動電圧線である。
【００４６】
この例では、センスアンプ駆動電圧ＳＮＬは、その電圧値として、０［Ｖ］、ＶＣＣ／２（０.５［Ｖ］）又はＶref１をとり、センスアンプ駆動電圧ＳＰＬは、その電圧値として、ＶＣＣ、ＶＣＣ／２又はＶref１をとる。
【００４７】
また、Ｖref２は電源電圧ＶＣＣよりも低く、ＶＣＣ／２よりも高い基準電圧、例えば、０.８［Ｖ］、５７は制御信号ＲＣ２によりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、５８はｎＭＯＳトランジスタ５７を介して供給される基準電圧Ｖref２をセンスアンプ４５に供給する基準電圧線である。
【００４８】
図２及び図３はメモリセル３３からのデータの連続読出し動作を示す波形図であり、Ｖth４７（ｎＭＯＳトランジスタ４７のスレッショルド電圧）＝Ｖth４６（ｎＭＯＳトランジスタ４６のスレッショルド電圧）＋ΔＶthの場合を例とし、図２はメモリセル３３に論理「０」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている場合、図３はメモリセル３３に論理「１」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝ＶＣＣとされている場合を示している。
【００４９】
ここに、図２Ａ、図３ＡはノードＮ５の電圧及びセンスアンプ駆動電圧ＳＰＬを示しており、実線がノードＮ５の電圧、破線がセンスアンプ駆動電圧ＳＰＬである。
【００５０】
また、図２Ｂ、図３Ｂはビット線プリチャージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、ＲＣ２を示しており、破線がビット線プリチャージ信号ＰＲＥＣ、実線が制御信号ＲＣ１、一点鎖線が制御信号ＮＣＮ、二点鎖線が制御信号ＲＣ２である。
【００５１】
また、図２Ｃ、図３Ｃは制御信号ＣＯＮ、ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、破線が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実線がワード線ＷＬ−Ｃの電圧である。
【００５２】
また、図２Ｄ、図３Ｄはビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノードＮ６の電圧を示しており、実線がビット線ＢＬ−Ｃの電圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメモリセル３３の蓄積ノードＮ６の電圧である。
【００５３】
即ち、本発明の実施の第１形態においては、ビット線プリチャージ時には、ビット線トランスファ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリチャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジスタ４０〜４２＝ＯＮとされる。
【００５４】
続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とされる。
【００５５】
また、制御信号ＤＩＯ＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち上がりタイミングと同じタイミングで、制御信号ＤＩＯ＝Ｈレベルとされ、ｎＭＯＳトランジスタ５０、５１＝ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭＯＳトランジスタ５０、５１＝ＯＮとした後、制御信号ＲＣ１＝Ｈレベルとしても良い。
【００５６】
その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯＮ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ４０〜４３、５２、５３＝ＯＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳトランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ４６、４７は、それぞれ、ダイオード接続とされると共に、ノードＮ５の電圧＝基準電圧Ｖref２とされる。
【００５７】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、それぞれ、ノードＮ５からｎＭＯＳトランジスタ４６、４７を介して電荷を供給され、ビット線ＢＬ−Ｃの電圧は基準電圧Ｖref１から（Ｖref２−Ｖth４６）に向かって上昇し、ビット線／ＢＬ−Ｃの電圧は基準電圧Ｖref１から（Ｖref２−Ｖth４７）＝（Ｖref２−Ｖth４６−ΔＶth）に向かって上昇する。
【００５８】
ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth４６、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth４６−ΔＶthに到達するのを待つと時間がかかるため、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth４６−α（但し、α＞０である）、ビット線／ＢＬ−Ｃ＝Ｖref２−Ｖth４６−ΔＶth−αとなった段階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ５０、５１、５７＝ＯＦＦ、ｎＭＯＳトランジスタ５２、５３＝ＯＮとされると共に、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ＝ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣ／２とされる。
【００５９】
この状態においては、図４に示すように、スレッショルド電圧をＶth４６とするｎＭＯＳトランジスタ４６は、そのゲート電圧＝ノードＮ８の電圧＝ビット線／ＢＬ−Ｃの電圧≒Ｖref２−Ｖth４６−ΔＶth−αとなり、スレッショルド電圧をＶth４７＝Ｖth４６＋ΔＶthとするｎＭＯＳトランジスタ４７は、そのゲート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧≒Ｖref２−Ｖth４６−αとなる。
【００６０】
即ち、ｎＭＯＳトランジスタ４７のスレッショルド電圧Ｖth４７−ｎＭＯＳトランジスタ４６のスレッショルド電圧Ｖth４６＝ｎＭＯＳトランジスタ４７のゲート電圧−ｎＭＯＳトランジスタ４６のゲート電圧＝ΔＶthとなり、ｎＭＯＳトランジスタ４６のスレッショルド電圧Ｖth４６とｎＭＯＳトランジスタ４７のスレッショルド電圧Ｖth４７の不平衡ΔＶthは見かけ上なくなり、ｎＭＯＳトランジスタ４６、４７のゲートにはセンスアンプ４５のオフセット電圧を補償するだけの電荷が蓄積されていることになる。
【００６１】
その後、ワード線ＷＬ−Ｃ＝Ｈレベルとされ、メモリセル３３からのデータがビット線ＢＬ−Ｃに読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０［Ｖ］とされ、ｎＭＯＳトランジスタ４６、４７が活性化されて増幅動作を開始し、続いて、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣにされてｐＭＯＳトランジスタ４８、４９が活性化されて、増幅動作を開始する。
【００６２】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧は増幅され、図２に示すように、メモリセル３３が「０」を記憶している場合には、ビット線ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビット線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモリセル３３から読み出されたデータがセンスアンプ４５にラッチされる。
【００６３】
これに対して、図３に示すように、メモリセル３３が「１」を記憶している場合には、ビット線ＢＬ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビット線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、メモリセル３３から読み出されたデータがセンスアンプ４５にラッチされる。
【００６４】
このように、本発明の実施の第１形態によれば、センスアンプ４５に増幅動作を行わせる前に、ｎＭＯＳトランジスタ４６、４７のゲートにセンスアンプ４５のオフセット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳトランジスタ４６、４７のスレッショルド電圧Ｖth４６、Ｖth４７の不平衡ΔＶthを見かけ上なくすようにし、かつ、増幅動作時には、ｎＭＯＳトランジスタ４６、４７をｐＭＯＳトランジスタ４８、４９よりも先に活性化するようにしているので、微細化に伴い、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳトランジスタ４６、４７のスレッショルド電圧Ｖth４６、Ｖth４７の不平衡ΔＶth以下になったとしても、センスアンプ４５の正常動作を確保することができ、微細化に対応することができる。
【００６５】
（第２形態・・図５〜図８）
図５は本発明の実施の第２形態の要部を示す回路図であり、本発明の実施の第２形態は、図１に示す本発明の実施の第１形態が備えるセンスアンプ４５と回路構成の異なるセンスアンプ６０を設け、その他については、本発明の実施の第１形態と同様に構成したものである。
【００６６】
このセンスアンプ６０において、６１、６２は増幅動作を行う対をなすｎＭＯＳトランジスタ、６３、６４は増幅動作を行う対をなすｐＭＯＳトランジスタである。
【００６７】
また、６５、６６は制御信号ＤＩＯによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、６７〜７０は制御信号ＣＯＮによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、７１、７２は制御信号ＤＩＯによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【００６８】
図６及び図７はメモリセル３３からのデータの連続読出し動作を示す波形図であり、Ｖth６２（ｎＭＯＳトランジスタ６２のスレッショルド電圧）＝Ｖth６１（ｎＭＯＳトランジスタ６１のスレッショルド電圧）＋ΔＶthの場合を例とし、図６はメモリセル３３に論理「０」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている場合、図７はメモリセル３３に論理「１」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝ＶＣＣとされている場合を示している。
【００６９】
ここに、図６Ａ、図７ＡはノードＮ５の電圧及びセンスアンプ駆動電圧ＳＰＬを示しており、実線がノードＮ５の電圧、破線がセンスアンプ駆動電圧ＳＰＬである。
【００７０】
また、図６Ｂ、図７Ｂはビット線プリチャージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、ＲＣ２を示しており、破線がビット線プリチャージ信号ＰＲＥＣ、実線が制御信号ＲＣ１、一点鎖線が制御信号ＮＣＮ、二点鎖線が制御信号ＲＣ２である。
【００７１】
また、図６Ｃ、図７Ｃは制御信号ＣＯＮ、ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、破線が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実線がワード線ＷＬ−Ｃの電圧である。
【００７２】
また、図６Ｄ、図７Ｄはビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノードＮ６の電圧を示しており、実線がビット線ＢＬ−Ｃの電圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメモリセル３３の蓄積ノードＮ６の電圧である。
【００７３】
即ち、本発明の実施の第２形態においては、ビット線プリチャージ時には、ビット線トランスファ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリチャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジスタ４０〜４２＝ＯＮとされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とするようにしても良い。
【００７４】
続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とされる。
【００７５】
また、制御信号ＤＩＯ＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち上がりタイミングと同じタイミングで、制御信号ＤＩＯ＝Ｈレベルとされ、ｎＭＯＳトランジスタ６５、６６、７１、７２＝ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭＯＳトランジスタ６５、６６、７１、７２＝ＯＮとした後、制御信号ＲＣ１＝Ｈレベルとしても良い。
【００７６】
その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯＮ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ４０〜４３、６７〜７０＝ＯＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳトランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ６１、６２及びｐＭＯＳトランジスタ６３、６４は、それぞれ、ダイオード接続とされると共に、ノードＮ５の電圧＝基準電圧Ｖref２とされる。
【００７７】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、それぞれ、ノードＮ５からｎＭＯＳトランジスタ６１、６２を介して電荷を供給され、ビット線ＢＬ−Ｃの電圧は、基準電圧Ｖref１から（Ｖref２−Ｖth６１）に向かって上昇し、ビット線／ＢＬ−Ｃの電圧は、基準電圧Ｖref１から（Ｖref２−Ｖth６２）＝（Ｖref２−Ｖth６１−ΔＶth）に向かって上昇する。
【００７８】
ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１−ΔＶthに到達するのを待つと時間がかかるため、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１−α、ビット線／ＢＬ−Ｃ＝Ｖref２−Ｖth６１−ΔＶth−αとなった段階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ６５、６６、７１、７２＝ＯＦＦ、ｎＭＯＳトランジスタ６７〜７０＝ＯＮとされると共に、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ＝ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣ／２とされる。
【００７９】
この状態においては、図８に示すように、スレッショルド電圧をＶth６１とするｎＭＯＳトランジスタ６１は、そのゲート電圧＝ノードＮ８の電圧＝ビット線／ＢＬ−Ｃの電圧≒Ｖref２−Ｖth６１−ΔＶth−αとなり、スレッショルド電圧をＶth６２＝Ｖth６１＋ΔＶthとするｎＭＯＳトランジスタ６２は、そのゲート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧≒Ｖref２−Ｖth６１−αとなる。
【００８０】
即ち、ｎＭＯＳトランジスタ６２のスレッショルド電圧Ｖth６２−ｎＭＯＳトランジスタ６１のスレッショルド電圧Ｖth６１＝ｎＭＯＳトランジスタ６２のゲート電圧−ｎＭＯＳトランジスタ６１のゲート電圧＝ΔＶthとなり、ｎＭＯＳトランジスタ６１のスレッショルド電圧Ｖth６１とｎＭＯＳトランジスタ６２のスレッショルド電圧Ｖth６２の不平衡ΔＶthは見かけ上なくなり、ｎＭＯＳトランジスタ６１、６２のゲートにはセンスアンプ６０のオフセット電圧を補償するだけの電荷が蓄積されていることになる。
【００８１】
その後、ワード線ＷＬ−Ｃ＝Ｈレベルとされ、メモリセル３３からのデータがビット線ＢＬ−Ｃに読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０［Ｖ］とされ、ｎＭＯＳトランジスタ６１、６２が活性化されて増幅動作を開始し、続いて、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣにされ、ｐＭＯＳトランジスタ６３、６４が活性化されて増幅動作を開始する。
【００８２】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧は増幅され、図６に示すように、メモリセル３３が「０」を記憶している場合には、ビット線ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビット線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモリセル３３から読み出されたデータがセンスアンプ６０にラッチされる。
【００８３】
これに対して、図７に示すように、メモリセル３３が「１」を記憶している場合には、ビット線ＢＬ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビット線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、メモリセル３３から読み出されたデータがセンスアンプ６０にラッチされる。
【００８４】
このように、本発明の実施の第２形態によれば、センスアンプ６０に増幅動作を行わせる前に、ｎＭＯＳトランジスタ６１、６２のゲートにセンスアンプ６０のオフセット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳトランジスタ６１、６２のスレッショルド電圧Ｖth６１、Ｖth６２の不平衡ΔＶthを見かけ上なくすようにし、かつ、増幅動作時には、ｎＭＯＳトランジスタ６１、６２をｐＭＯＳトランジスタ６３、６４よりも先に活性化するようにしているので、微細化に伴い、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳトランジスタ６１、６２のスレッショルド電圧Ｖth６１、Ｖth６２の不平衡ΔＶth以下になったとしても、センスアンプ６０の正常動作を確保することができ、微細化に対応することができる。
【００８５】
また、ｎＭＯＳトランジスタ６１、６２をそれぞれダイオード接続とし、ビット線ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２−Ｖth６１）に向かって上昇させると共に、ビット線／ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２ーＶth６２）＝（Ｖref２−Ｖth６１−ΔＶth）に向かって上昇させる場合に、ｎＭＯＳトランジスタ７１、７２＝ＯＮとし、ｐＭＯＳトランジスタ６３、６４をダイオード接続としているので、ｎＭＯＳトランジスタ６１、６２のスレッショルド電圧Ｖth６１、Ｖ th６２の不平衡ΔＶthが大きい場合であっても、ｐＭＯＳトランジスタ６３、６４がＯＦＦ状態を維持し、即ち、ｐＭＯＳトランジスタ６３、６４に電流が流れないようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１−ΔＶth−αとすることができる。
【００８６】
（第３形態・・図９）
図９は本発明の実施の第３形態の要部を示す回路図であり、本発明の実施の第３形態は、図５に示す本発明の実施の第２形態が備えるセンスアンプ６０と回路構成の異なるセンスアンプ７４を設け、その他については、本発明の実施の第２形態と同様に構成したものである。
【００８７】
センスアンプ７４は、ｎＭＯＳトランジスタ６１のゲートとｐＭＯＳトランジスタ６３のゲートとの間にｎＭＯＳトランジスタ６７、６９を直列に接続すると共に、ｎＭＯＳトランジスタ６２のゲートとｐＭＯＳトランジスタ６４のゲートとの間にｎＭＯＳトランジスタ６８、７０を直列に接続し、ｎＭＯＳトランジスタ６７、６９の接続点をノードＮ８に接続すると共に、ｎＭＯＳトランジスタ６８、７０の接続点をノードＮ７に接続し、その他については、センスアンプ６０と同様に構成したものである。
【００８８】
本発明の実施の第３形態においても、本発明の実施の第２形態と同様に動作させる場合には、センスアンプ７４に増幅動作を行わせる前に、ｎＭＯＳトランジスタ６１、６２のゲートにセンスアンプ７４のオフセット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳトランジスタ６１、６２のスレッショルド電圧Ｖth６１、Ｖth６２の不平衡ΔＶthを見かけ上なくすようにし、かつ、増幅動作時には、ｎＭＯＳトランジスタ６１、６２をｐＭＯＳトランジスタ６３、６４よりも先に活性化することができるので、微細化に伴いビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳトランジスタ６１、６２のスレッショルド電圧Ｖth６１、Ｖth６２の不平衡ΔＶth以下になったとしても、センスアンプ７４の正常動作を確保することができ、微細化に対応することができる。
【００８９】
また、ｎＭＯＳトランジスタ６１、６２をダイオード接続とし、ビット線ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２−Ｖth６１）に向かって上昇させると共に、ビット線／ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２ーＶth６２）＝（Ｖref２−Ｖth６１−ΔＶth）に向かって上昇させる場合に、ｎＭＯＳトランジスタ７１、７２＝ＯＮとし、ｐＭＯＳトランジスタ６３、６４をダイオード接続とすることができるので、ｎＭＯＳトランジスタ６１、６２のスレッショルド電圧Ｖth６１、Ｖ th６２の不平衡ΔＶthが大きい場合であっても、ｐＭＯＳトランジスタ６３、６４がＯＦＦ状態を維持し、即ち、ｐＭＯＳトランジスタ６３、６４に電流が流れないようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth６１−ΔＶth−αとすることができる。
【００９０】
（第４形態・・図１０〜図１３）
図１０は本発明の実施の第４形態の要部を示す回路図であり、本発明の実施の第４形態は、本発明の実施の第１形態が備えるセンスアンプ４５と回路構成の異なるセンスアンプ７７を設け、その他については、本発明の実施の第１形態と同様に構成したものである。
【００９１】
このセンスアンプ７７において、７８、７９は増幅動作を行う対をなすｎＭＯＳトランジスタ、８０、８１は増幅動作を行う対をなすｐＭＯＳトランジスタである。
【００９２】
また、８２、８３は制御信号ＤＩＯによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、８４〜８７は制御信号ＣＯＮによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【００９３】
図１１及び図１２はメモリセル３３からのデータの連続読出し動作を示す波形図であり、Ｖth７９（ｎＭＯＳトランジスタ７９のスレッショルド電圧）＝Ｖth７８（ｎＭＯＳトランジスタ７８のスレッショルド電圧）＋ΔＶthの場合を例とし、図１１はメモリセル３３に論理「０」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている場合、図１２はメモリセル３３に論理「１」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝ＶＣＣとされている場合を示している。
【００９４】
ここに、図１１Ａ、図１２ＡはノードＮ５の電圧及びセンスアンプ駆動電圧ＳＰＬを示しており、実線がノードＮ５の電圧、破線がセンスアンプ駆動電圧ＳＰＬである。
【００９５】
また、図１１Ｂ、図１２Ｂはビット線プリチャージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、ＲＣ２を示しており、破線がビット線プリチャージ信号ＰＲＥＣ、実線が制御信号ＲＣ１、一点鎖線が制御信号ＮＣＮ、二点鎖線が制御信号ＲＣ２である。
【００９６】
また、図１１Ｃ、図１２Ｃは制御信号ＣＯＮ、ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、破線が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実線がワード線ＷＬ−Ｃの電圧である。
【００９７】
また、図１１Ｄ、図１２Ｄはビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノードＮ６の電圧を示しており、実線がビット線ＢＬ−Ｃの電圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメモリセル３３の蓄積ノードＮ６の電圧である。
【００９８】
即ち、本発明の実施の第４形態においては、ビット線プリチャージ時には、ビット線トランスファ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリチャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジスタ４０〜４２＝ＯＮとされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とするようにしても良い。
【００９９】
続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とされる。
【０１００】
また、制御信号ＤＩＯ＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち上がりタイミングと同じタイミングで、制御信号ＤＩＯ＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８３＝ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭＯＳトランジスタ８２、８３＝ＯＮとした後、制御信号ＲＣ１＝Ｈレベルとしても良い。
【０１０１】
その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯＮ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ４０〜４３、８４〜８７＝ＯＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳトランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ７８、７９は、それぞれ、ダイオード接続とされると共に、ノードＮ５＝基準電圧Ｖref２とされる。
【０１０２】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、それぞれ、ノードＮ５からｎＭＯＳトランジスタ７８、７９を介して電荷を供給され、ビット線ＢＬ−Ｃの電圧は基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向かって上昇し、ビット線／ＢＬ−Ｃの電圧は基準電圧Ｖref１から（Ｖref２−Ｖth７９）＝（Ｖref２−Ｖth７８−ΔＶth）に向かって上昇する。
【０１０３】
ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶthに到達するのを待つと時間がかかるため、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−α、ビット線／ＢＬ−Ｃ＝Ｖref２−Ｖth７８−ΔＶth−αとなった段階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８３＝ＯＦＦ、ｎＭＯＳトランジスタ８４〜８７＝ＯＮとされると共に、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ＝ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣ／２とされる。
【０１０４】
この状態においては、図１３に示すように、スレッショルド電圧をＶth７８とするｎＭＯＳトランジスタ７８は、そのゲート電圧＝ノードＮ８の電圧＝ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶth−αとなり、スレッショルド電圧をＶth７９＝Ｖth７８＋ΔＶthとするｎＭＯＳトランジスタ７９は、そのゲート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−αとなる。
【０１０５】
即ち、ｎＭＯＳトランジスタ７９のスレッショルド電圧Ｖth７９−ｎＭＯＳトランジスタ７８のスレッショルド電圧Ｖth７８＝ｎＭＯＳトランジスタ７９のゲート電圧−ｎＭＯＳトランジスタ７８のゲート電圧＝ΔＶthとなり、ｎＭＯＳトランジスタ７８のスレッショルド電圧Ｖth７８とｎＭＯＳトランジスタ７９のスレッショルド電圧Ｖth７９の不平衡ΔＶthは見かけ上なくなり、ｎＭＯＳトランジスタ７８、７９のゲートにはセンスアンプ７７のオフセット電圧を補償するだけの電荷が蓄積されていることになる。
【０１０６】
その後、ワード線ＷＬ−Ｃ＝Ｈレベルとされ、メモリセル３３からのデータがビット線ＢＬ−Ｃに読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０［Ｖ］にされ、ｎＭＯＳトランジスタ７８、７９が活性化されて増幅動作を開始し、続いて、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣにされ、ｐＭＯＳトランジスタ８０、８１が活性化されて増幅動作を開始する。
【０１０７】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧は増幅され、図１１に示すように、メモリセル３３が「０」を記憶している場合には、ビット線ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビット線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモリセル３３から読み出されたデータがセンスアンプ７７にラッチされる。
【０１０８】
これに対して、図１２に示すように、メモリセル３３が「１」を記憶している場合には、ビット線ＢＬ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビット線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、メモリセル３３から読み出されたデータがセンスアンプ７７にラッチされる。
【０１０９】
このように、本発明の実施の第４形態によれば、センスアンプ７７に増幅動作を行わせる前に、ｎＭＯＳトランジスタ７８、７９のゲートにセンスアンプ７７のオフセット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳトランジスタ７８、７９のスレッショルド電圧Ｖth７８、Ｖth７９の不平衡ΔＶthを見かけ上なくすようにし、かつ、増幅動作時には、ｎＭＯＳトランジスタ７８、７９をｐＭＯＳトランジスタ８０、８１よりも先に活性化するようにしているので、微細化に伴い、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳトランジスタ７８、７９のスレッショルド電圧Ｖth７８、Ｖth７９の不平衡ΔＶth以下になったとしても、センスアンプ７７の正常動作を確保することができ、微細化に対応することができる。
【０１１０】
また、ｎＭＯＳトランジスタ７８、７９をそれぞれダイオード接続とし、ビット線ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向かって上昇させると共に、ビット線／ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２ーＶth７９）＝（Ｖref２−Ｖth７８−ΔＶth）に向かって上昇させる場合に、ｎＭＯＳトランジスタ８６、８７＝ＯＦＦとしているので、ｎＭＯＳトランジスタ７８、７９のスレッショルド電圧Ｖth７８、Ｖ th７９の不平衡ΔＶthが大きい場合であっても、ｐＭＯＳトランジスタ８０、８１に電流が流れないようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶth−αとすることができる。
【０１１１】
（第５形態・・図１４〜図１７）
図１４は本発明の実施の第５形態の要部を示す回路図であり、本発明の実施の第５形態は、図１０に示す本発明の実施の第４形態が備えるセンスアンプ７７と回路構成の異なるセンスアンプ８９を設け、その他については、本発明の実施の第４形態と同様に構成したものである。
【０１１２】
このセンスアンプ８９は、センスアンプ７７が設けるｎＭＯＳトランジスタ８４、８５を削除し、ｐＭＯＳトランジスタ８０とｎＭＯＳトランジスタ８６との接続点とｐＭＯＳトランジスタ８１のゲートとを接続すると共に、ｐＭＯＳトランジスタ８１とｎＭＯＳトランジスタ８７との接続点とｐＭＯＳトランジスタ８０のゲートとを接続し、その他については、センスアンプ７７と同様に構成したものである。
【０１１３】
図１５及び図１６はメモリセル３３からのデータの連続読出し動作を示す波形図であり、Ｖth７９（ｎＭＯＳトランジスタ７９のスレッショルド電圧）＝Ｖth７８（ｎＭＯＳトランジスタ７８のスレッショルド電圧）＋ΔＶthの場合を例とし、図１５はメモリセル３３に論理「０」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝０［Ｖ］とされている場合、図１６はメモリセル３３に論理「１」が記憶されている場合、即ち、メモリセル３３の蓄積ノードＮ６の電圧＝ＶＣＣとされている場合を示している。
【０１１４】
ここに、図１５Ａ、図１６ＡはノードＮ５の電圧及びセンスアンプ駆動電圧ＳＰＬを示しており、実線がノードＮ５の電圧、破線がセンスアンプ駆動電圧ＳＰＬである。
【０１１５】
また、図１５Ｂ、図１６Ｂはビット線プリチャージ信号ＰＲＥＣ及び制御信号ＲＣ１、ＮＣＮ、ＲＣ２を示しており、破線がビット線プリチャージ信号ＰＲＥＣ、実線が制御信号ＲＣ１、一点鎖線が制御信号ＮＣＮ、二点鎖線が制御信号ＲＣ２である。
【０１１６】
また、図１５Ｃ、図１６Ｃは制御信号ＣＯＮ、ＤＩＯ及びワード線ＷＬ−Ｃの電圧を示しており、破線が制御信号ＣＯＮ、一点鎖線が制御信号ＤＩＯ、実線がワード線ＷＬ−Ｃの電圧である。
【０１１７】
また、図１５Ｄ、図１６Ｄはビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧及びメモリセル３３の蓄積ノードＮ６の電圧を示しており、実線がビット線ＢＬ−Ｃの電圧、破線がビット線／ＢＬ−Ｃの電圧、一点鎖線がメモリセル３３の蓄積ノードＮ６の電圧である。
【０１１８】
即ち、本発明の実施の第５形態においては、ビット線プリチャージ時には、ビット線トランスファ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３８＝ＯＮの状態で、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリチャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジスタ４０〜４２＝ＯＮとされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とするようにしても良い。
【０１１９】
続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref１にプリチャージされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref１とされる。
【０１２０】
また、制御信号ＤＩＯ＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち上がりタイミングと同じタイミングで、制御信号ＤＩＯ＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８３＝ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭＯＳトランジスタ８２、８３＝ＯＮとした後、制御信号ＲＣ１＝Ｈレベルとしても良い。
【０１２１】
その後、制御信号ＰＲＥＣ、ＲＣ１、ＣＯＮ、ＮＣＮ＝Ｌレベル、制御信号ＲＣ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ４０〜４３、８６、８７＝ＯＦＦ、ｎＭＯＳトランジスタ５４＝ＯＦＦ、ｎＭＯＳトランジスタ５７＝ＯＮとされ、ｎＭＯＳトランジスタ７８、７９は、それぞれ、ダイオード接続とされると共に、ノードＮ５＝基準電圧Ｖref２とされる。
【０１２２】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、それぞれ、ノードＮ５からｎＭＯＳトランジスタ７８、７９を介して電荷を供給され、ビット線ＢＬ−Ｃの電圧は基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向かって上昇し、ビット線／ＢＬ−Ｃの電圧は基準電圧Ｖref１から（Ｖref２ーＶth７９）＝（Ｖref２−Ｖth７８−ΔＶth）に向かって上昇する。
【０１２３】
ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶthに到達するのを待つと時間がかかるため、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−α、ビット線／ＢＬ−Ｃ＝Ｖref２−Ｖth７８−ΔＶth−αとなった段階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ８２、８３＝ＯＦＦ、ｎＭＯＳトランジスタ８６、８７＝ＯＮとされると共に、制御信号ＮＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ５４＝ＯＮ、センスアンプ駆動電圧ＳＮＬ＝ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣ／２とされる。
【０１２４】
この状態においては、図１７に示すように、スレッショルド電圧をＶth７８とするｎＭＯＳトランジスタ７８は、そのゲート電圧＝ノードＮ８の電圧＝ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶth−αとなり、スレッショルド電圧をＶth７９＝Ｖth７８＋ΔＶthとするｎＭＯＳトランジスタ７９は、そのゲート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−αとなる。
【０１２５】
即ち、ｎＭＯＳトランジスタ７９のスレッショルド電圧Ｖth７９−ｎＭＯＳトランジスタ７８のスレッショルド電圧Ｖth７８＝ｎＭＯＳトランジスタ７９のゲート電圧−ｎＭＯＳトランジスタ７８のゲート電圧＝ΔＶthとなり、ｎＭＯＳトランジスタ７８のスレッショルド電圧Ｖth７８とｎＭＯＳトランジスタ７９のスレッショルド電圧Ｖth７９の不平衡ΔＶthは見かけ上なくなり、ｎＭＯＳトランジスタ７８、７９のゲートにはセンスアンプ８９のオフセット電圧を補償するだけの電荷が蓄積されていることになる。
【０１２６】
その後、ワード線ＷＬ−Ｃ＝Ｈレベルとされ、メモリセル３３からのデータがビット線ＢＬ−Ｃに読み出されると共に、センスアンプ駆動電圧ＳＮＬ＝０［Ｖ］にされ、ｎＭＯＳトランジスタ７８、７９が活性化されて増幅動作を開始し、続いて、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣにされ、ｐＭＯＳトランジスタ８０、８１が活性化されて増幅動作を開始する。
【０１２７】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧は増幅され、図１５に示すように、メモリセル３３が「０」を記憶している場合には、ビット線ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビット線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモリセル３３から読み出されたデータがセンスアンプ８９にラッチされる。
【０１２８】
これに対して、図１６に示すように、メモリセル３３が「１」を記憶している場合には、ビット線ＢＬ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビット線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、メモリセル３３から読み出されたデータがセンスアンプ８９にラッチされる。
【０１２９】
このように、本発明の実施の第５形態によれば、センスアンプ８９に増幅動作を行わせる前に、ｎＭＯＳトランジスタ７８、７９のゲートにセンスアンプ８９のオフセット電圧を補償するだけの電荷を蓄積させ、ｎＭＯＳトランジスタ７８、７９のスレッショルド電圧Ｖth７８、Ｖth７９の不平衡ΔＶthを見かけ上なくすようにし、かつ、増幅動作時には、ｎＭＯＳトランジスタ７８、７９をｐＭＯＳトランジスタ８０、８１よりも先に活性化するようにしているので、微細化に伴い、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｎＭＯＳトランジスタ７８、７９のスレッショルド電圧Ｖth７８、Ｖth７９の不平衡ΔＶth以下になったとしても、センスアンプ８９の正常動作を確保することができ、微細化に対応することができる。
【０１３０】
また、ｎＭＯＳトランジスタ７８、７９をそれぞれダイオード接続とし、ビット線ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２−Ｖth７８）に向かって上昇させると共に、ビット線／ＢＬ−Ｃの電圧を基準電圧Ｖref１から（Ｖref２ーＶth７９）＝（Ｖref２−Ｖth７８−ΔＶth）に向かって上昇させる場合に、ｎＭＯＳトランジスタ８６、８７＝ＯＦＦとしているので、ｎＭＯＳトランジスタ７８、７９のスレッショルド電圧Ｖth７８、Ｖ th７９の不平衡ΔＶthが大きい場合であっても、ｐＭＯＳトランジスタ８０、８１に電流が流れないようにし、ビット線ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−α、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth７８−ΔＶth−αとすることができる。
【０１３１】
（第６形態・・図１８、図１９）
図１８は本発明の実施の第６形態の要部を示す回路図である。本発明の実施の第６形態においては、図１に示す本発明の実施の第１形態が設けるセンスアンプ４５と回路構成の異なるセンスアンプ９１が設けられている。
【０１３２】
このセンスアンプ９１において、９２、９３は増幅動作を行う対をなすｐＭＯＳトランジスタ、９４、９５は増幅動作を行う対をなすｎＭＯＳトランジスタである。
【０１３３】
また、９６、９７は制御信号ＤＩＯによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、９８、９９は制御信号ＣＯＮによりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタである。
【０１３４】
また、１００は制御信号ＰＣＮによりＯＮ、ＯＦＦが制御されるｎＭＯＳトランジスタ、１０１はｎＭＯＳトランジスタ１００を介して供給されるセンスアンプ駆動電圧ＳＰＬをセンスアンプ９１に供給するセンスアンプ駆動電圧線、１０２はセンスアンプ駆動電圧ＳＮＬをセンスアンプ９１に供給するセンスアンプ駆動電圧線である。
【０１３５】
なお、センスアンプ駆動電圧ＳＮＬは、その電圧値として、０［Ｖ］、ＶＣＣ／２又はＶref３（０.７［Ｖ］）をとり、センスアンプ駆動電圧ＳＰＬは、その電圧値としてＶＣＣ、ＶＣＣ／２又はＶref３をとる。
【０１３６】
また、Ｖref４は０［Ｖ］よりも高く、ＶＣＣ／２よりも低い基準電圧、例えば、０.２［Ｖ］、１０３は制御信号ＲＣ２によりＯＮ、ＯＦＦが制御されるスイッチ素子をなすｎＭＯＳトランジスタ、１０４はｎＭＯＳトランジスタ１０３を介して供給される基準電圧Ｖref４をセンスアンプ９１に供給する基準電圧線である。その他については、図１に示す本発明の実施の第１形態と同様に構成されている。
【０１３７】
本発明の実施の第６形態においては、ビット線プリチャージ時には、ビット線トランスファ信号ＢＴ＝Ｈレベル、ｎＭＯＳトランジスタ３７、３８＝ＯＮの状態で、制御信号ＰＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ１００＝ＯＮ、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝ＶＣＣ／２とされると共に、ビット線プリチャージ信号ＰＲＥＣ＝Ｈレベル、ｎＭＯＳトランジスタ４０〜４２＝ＯＮとされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref３とするようにしても良い。
【０１３８】
続いて、制御信号ＲＣ１＝Ｈレベル、ｎＭＯＳトランジスタ４３＝ＯＮとされ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、基準電圧Ｖref３にプリチャージされる。なお、この場合、センスアンプ駆動電圧ＳＮＬ、ＳＰＬ＝Ｖref３とされる。
【０１３９】
また、制御信号ＤＩＯ＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルの状態から、制御信号ＲＣ１の立ち上がりタイミングと同じタイミングで、制御信号ＤＩＯ＝Ｈレベルとされ、ｎＭＯＳトランジスタ９６、９７＝ＯＮとされる。なお、制御信号ＤＩＯ＝Ｈレベル、ｎＭＯＳトランジスタ９６、９７＝ＯＮとした後、制御信号ＲＣ１＝Ｈレベルとしても良い。
【０１４０】
その後、制御信号ＰＲＥＣ、ＲＣ１、ＰＣＮ＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベル、制御信号ＲＣ２＝Ｈレベルとされ、ｎＭＯＳトランジスタ４０〜４３、９８、９９、１００＝ＯＦＦ、ｎＭＯＳトランジスタ１０３＝ＯＮとされ、ｐＭＯＳトランジスタ９２、９３は、それぞれ、ダイオード接続とされると共に、ノードＮ７＝基準電圧Ｖref４とされる。
【０１４１】
この結果、例えば、Ｖth９３（ｐＭＯＳトランジスタ９３のスレッショルド電圧）＝Ｖth９２（ｎＭＯＳトランジスタ９２のスレッショルド電圧）＋ΔＶthとすると、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃは、それぞれ、ｐＭＯＳトランジスタ９２、９３を介してノードＮ９側に電荷を放電し、ビット線ＢＬ−Ｃの電圧は基準電圧Ｖref３から（Ｖref４−Ｖth９２）に向かって下降し、ビット線／ＢＬ−Ｃの電圧は、基準電圧Ｖref３から（Ｖref４−Ｖth９３）＝（Ｖref４−Ｖth９２−ΔＶth）に向かって下降する。
【０１４２】
ここに、ビット線ＢＬ−Ｃの電圧＝Ｖref４−Ｖth９２、ビット線／ＢＬ−Ｃの電圧＝Ｖref２−Ｖth９２−ΔＶthに到達するのを待つと時間がかかるため、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃの電圧がＶＣＣ／２の近傍の電圧であり、かつ、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の電圧差がΔＶthになった段階、即ち、ビット線ＢＬ−Ｃの電圧＝Ｖref４−Ｖth９２＋α、ビット線／ＢＬ−Ｃ＝Ｖref４−Ｖth９２−ΔＶth＋αとなった段階で、制御信号ＤＩＯ、ＲＣ２＝Ｌレベル、制御信号ＣＯＮ＝Ｈレベルとされ、ｎＭＯＳトランジスタ９６、９７、１０３＝ＯＦＦ、ｎＭＯＳトランジスタ９８、９９＝ＯＮとされると共に、制御信号ＰＣＮ＝Ｈレベル、ｎＭＯＳトランジスタ１００＝ＯＮ、センスアンプ駆動電圧ＳＮＬ＝ＶＣＣ／２、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣ／２とされる。
【０１４３】
この状態においては、図１９に示すように、スレッショルド電圧をＶth９２とするｐＭＯＳトランジスタ９２は、そのゲート電圧＝ノードＮ８の電圧＝ビット線／ＢＬ−Ｃの電圧＝Ｖref４−Ｖth９２−ΔＶth＋αとなり、スレッショルド電圧をＶth９３＝Ｖth９２＋ΔＶthとするｐＭＯＳトランジスタ９３は、そのゲート電圧＝ノードＮ７の電圧＝ビット線ＢＬ−Ｃの電圧＝Ｖref４−Ｖth９２＋αとなる。
【０１４４】
即ち、ｐＭＯＳトランジスタ９３のスレッショルド電圧Ｖth９３−ｐＭＯＳトランジスタ９２のスレッショルド電圧Ｖth９２＝ｐＭＯＳトランジスタ９３のゲート電圧−ｎＭＯＳトランジスタ９２のゲート電圧＝ΔＶthとなり、ｐＭＯＳトランジスタ９２のスレッショルド電圧Ｖth９２とｐＭＯＳトランジスタ９３のスレッショルド電圧Ｖth９３の不平衡ΔＶthは見かけ上なくなり、ｐＭＯＳトランジスタ９２、９３のゲートにはセンスアンプ９１のオフセット電圧を補償するだけの電荷が蓄積されていることになる。
【０１４５】
その後、ワード線ＷＬ−Ｃ＝Ｈレベルとされ、メモリセル３３からのデータがビット線ＢＬ−Ｃに読み出されると共に、センスアンプ駆動電圧ＳＰＬ＝ＶＣＣとされ、ｐＭＯＳトランジスタ９２、９３が活性化されて増幅動作を開始し、続いて、センスアンプ駆動電圧ＳＮＬ＝０［Ｖ］にされ、ｎＭＯＳトランジスタ９４、９５が活性化されて増幅動作を開始する。
【０１４６】
この結果、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧は増幅され、メモリセル３３が「０」を記憶している場合には、ビット線ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降すると共に、ビット線／ＢＬ−Ｃの電圧はＶＣＣに向かって上昇し、メモリセル３３から読み出されたデータがセンスアンプ９１にラッチされる。
【０１４７】
これに対して、メモリセル３３が「１」を記憶している場合には、ビット線ＢＬ−Ｃの電圧はＶＣＣに向かって上昇すると共に、ビット線／ＢＬ−Ｃの電圧は０［Ｖ］に向かって下降し、メモリセル３３から読み出されたデータがセンスアンプ９１にラッチされる。
【０１４８】
このように、本発明の実施の第６形態によれば、センスアンプ９１に増幅動作を行わせる前に、ｐＭＯＳトランジスタ９２、９３のゲートにセンスアンプ９１のオフセット電圧を補償するだけの電荷を蓄積させ、ｐＭＯＳトランジスタ９２、９３のスレッショルド電圧Ｖth９２、Ｖth９３の不平衡ΔＶthを見かけ上なくすようにし、かつ、増幅動作時には、ｐＭＯＳトランジスタ９２、９３をｎＭＯＳトランジスタ９４、９５よりも先に活性化するようにしているので、微細化に伴い、ビット線ＢＬ−Ｃ、／ＢＬ−Ｃ間の差電圧がｐＭＯＳトランジスタ９２、９３のスレッショルド電圧Ｖth９２、Ｖth９３の不平衡ΔＶth以下になったとしても、センスアンプ９１の正常動作を確保することができ、微細化に対応することができる。
【０１４９】
【発明の効果】
以上のように、本発明によれば、ビット線を増幅時の最大電圧と最小電圧との間にプリチャージするビット線プリチャージ方式を採用する半導体記憶装置において、フリップフロップ回路からなるセンスアンプを構成する対をなす電界効果トランジスタのスレッショルド電圧の不平衡によるセンスアンプの誤動作を防止し、微細化に対応することができる。
【図面の簡単な説明】
【図１】本発明の実施の第１形態の要部を示す回路図である。
【図２】本発明の実施の第１形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図３】本発明の実施の第１形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図４】本発明の実施の第１形態の動作を説明するための回路図である。
【図５】本発明の実施の第２形態の要部を示す回路図である。
【図６】本発明の実施の第２形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図７】本発明の実施の第２形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図８】本発明の実施の第２形態の動作を説明するための回路図である。
【図９】本発明の実施の第３形態の要部を示す回路図である。
【図１０】本発明の実施の第４形態の要部を示す回路図である。
【図１１】本発明の実施の第４形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図１２】本発明の実施の第４形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図１３】本発明の実施の第４形態の動作を説明するための回路図である。
【図１４】本発明の実施の第５形態の要部を示す回路図である。
【図１５】本発明の実施の第５形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図１６】本発明の実施の第５形態におけるメモリセルからのデータの連続読出し動作を示す波形図である。
【図１７】本発明の実施の第５形態の動作を説明するための回路図である。
【図１８】本発明の実施の第６形態の要部を示す回路図である。
【図１９】本発明の実施の第６形態の動作を説明するための回路図である。
【図２０】従来のＤＲＡＭの一例の要部を示す回路図である。
【図２１】図２０に示す従来のＤＲＡＭのビット線プリチャージ時及びデータ読出し時の動作を示す波形図である。
【図２２】図２０に示す従来のＤＲＡＭのビット線プリチャージ時の動作を説明するための回路図である。
【図２３】従来のＤＲＡＭの他の例の要部を示す回路図である。
【図２４】図２３に示す従来のＤＲＡＭのビット線プリチャージ時及びデータ読出し時の動作を示す波形図である。
【図２５】図２３に示す従来のＤＲＡＭのビット線プリチャージ時の動作を説明するための回路図である。
【符号の説明】
４６、４７ 増幅動作を行う対をなすｎＭＯＳトランジスタ
４８、４９ 増幅動作を行う対をなすｐＭＯＳトランジスタ
６１、６２ 増幅動作を行う対をなすｎＭＯＳトランジスタ
６３、６４ 増幅動作を行う対をなすｐＭＯＳトランジスタ
７８、７９ 増幅動作を行う対をなすｎＭＯＳトランジスタ
８０、８１ 増幅動作を行う対をなすｐＭＯＳトランジスタ
９２、９３ 増幅動作を行う対をなすｐＭＯＳトランジスタ
９４、９５ 増幅動作を行う対をなすｎＭＯＳトランジスタ