JPH1056022A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH1056022A JPH1056022A JP21223096A JP21223096A JPH1056022A JP H1056022 A JPH1056022 A JP H1056022A JP 21223096 A JP21223096 A JP 21223096A JP 21223096 A JP21223096 A JP 21223096A JP H1056022 A JPH1056022 A JP H1056022A
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Abstract
(57)【要約】 （修正有）
【課題】 金属膜で形成された配線部のマイグレーショ
ンの発生を効果的に防止して、信頼性の高い配線部を有
する半導体装置の製造方法を提供する。 【解決手段】 半導体層上にアルミニウム系金属膜３、
第１の高融点金属膜４、及びシリコン酸化膜７を、順次
堆積する工程、ホトリソグラフィ及びエッチングによっ
て上記シリコン酸化膜７、第１の高融点金属膜４及びア
ルミニウム系金属膜３を同一形状の配線パターンにパタ
ーニングする工程、第２の高融点金属膜６をパターニン
グされた配線パターンを有する半導体層表面の全面に堆
積する工程、第２の高融点金属膜をエッチバックして各
配線部１０間及び配線部上の第２の高融点金属膜を除去
する工程、配線部上の該シリコン酸化膜をマスクとし
て、半導体層に対してオーバーエッチングを行い、配線
部間に残存する該第２の高融点金属膜を完全に除去する
工程、とから構成される。
ンの発生を効果的に防止して、信頼性の高い配線部を有
する半導体装置の製造方法を提供する。 【解決手段】 半導体層上にアルミニウム系金属膜３、
第１の高融点金属膜４、及びシリコン酸化膜７を、順次
堆積する工程、ホトリソグラフィ及びエッチングによっ
て上記シリコン酸化膜７、第１の高融点金属膜４及びア
ルミニウム系金属膜３を同一形状の配線パターンにパタ
ーニングする工程、第２の高融点金属膜６をパターニン
グされた配線パターンを有する半導体層表面の全面に堆
積する工程、第２の高融点金属膜をエッチバックして各
配線部１０間及び配線部上の第２の高融点金属膜を除去
する工程、配線部上の該シリコン酸化膜をマスクとし
て、半導体層に対してオーバーエッチングを行い、配線
部間に残存する該第２の高融点金属膜を完全に除去する
工程、とから構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関するものであり、更に詳しくは、エレクトロマ
イグレーション耐性及びストレスマイグレーション耐性
（以下、両マイグレーションを総称して単にマイグレー
ションと称する。）の良い高信頼性を持った配線部を有
する半導体装置の製造方法に関するものである。
方法に関するものであり、更に詳しくは、エレクトロマ
イグレーション耐性及びストレスマイグレーション耐性
（以下、両マイグレーションを総称して単にマイグレー
ションと称する。）の良い高信頼性を持った配線部を有
する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来から、半導体装置の製造方法に関し
ては多数の技術が開示されている。特に該半導体装置の
高密度化に伴い、半導体装置の配線部の幅は０．５μｍ
以下に迄、細くなりつつあり、この様な細い配線部をア
ルミニウム系金属材料膜によって形成した場合には、該
配線部の上部、及び側壁部に於けるマイグレーションに
より、当該配線部の上部或いはその側壁部に脹らみ部、
或いは突起部と言う、所謂ヒロック部及びボイド等が発
生し、当該配線部間に短絡が発生したり、当該配線部が
断線すると言う問題が発生している。
ては多数の技術が開示されている。特に該半導体装置の
高密度化に伴い、半導体装置の配線部の幅は０．５μｍ
以下に迄、細くなりつつあり、この様な細い配線部をア
ルミニウム系金属材料膜によって形成した場合には、該
配線部の上部、及び側壁部に於けるマイグレーションに
より、当該配線部の上部或いはその側壁部に脹らみ部、
或いは突起部と言う、所謂ヒロック部及びボイド等が発
生し、当該配線部間に短絡が発生したり、当該配線部が
断線すると言う問題が発生している。
【０００３】係る問題を解決する方法として、例えば、
特開平５−３０４１５２号公報、特開平５−１２９２９
７号公報、或いは特開平７−２３５５３９号公報等に示
されている様に、アルミニウム系金属材料により、半導
体層上に形成された配線部の側面部或いは当該側面部と
上面部とを適宜の高融点金属膜で被覆する事によって係
る問題を解決する技術が示されている。
特開平５−３０４１５２号公報、特開平５−１２９２９
７号公報、或いは特開平７−２３５５３９号公報等に示
されている様に、アルミニウム系金属材料により、半導
体層上に形成された配線部の側面部或いは当該側面部と
上面部とを適宜の高融点金属膜で被覆する事によって係
る問題を解決する技術が示されている。
【０００４】
【発明が解決しようとする課題】然しながら、上記した
従来技術に於いても、以下の様な問題点が存在してい
る。特に、特開平５−１２９２９７号公報に於ける、当
該問題の解決方法の一例に見られる問題点に付いて、図
３（Ａ）〜（Ｄ）を参照しながら以下に説明する。
従来技術に於いても、以下の様な問題点が存在してい
る。特に、特開平５−１２９２９７号公報に於ける、当
該問題の解決方法の一例に見られる問題点に付いて、図
３（Ａ）〜（Ｄ）を参照しながら以下に説明する。
【０００５】図３（Ａ）に示す様に、半導体基板１上の
層間絶縁膜２の表面に、例えばＡｌ−１％Ｓｉ−０．５
％Ｃｕ膜３及び高融点金属膜としての窒化チタン（Ｔｉ
Ｎ）膜４を、この順に順次堆積する。次に、図３（Ｂ）
に示す様に、ホトリソグラフィ工程によってホトレジス
ト５を搭載し、所定の配線パターンを形成する様にパタ
ーニングする。
層間絶縁膜２の表面に、例えばＡｌ−１％Ｓｉ−０．５
％Ｃｕ膜３及び高融点金属膜としての窒化チタン（Ｔｉ
Ｎ）膜４を、この順に順次堆積する。次に、図３（Ｂ）
に示す様に、ホトリソグラフィ工程によってホトレジス
ト５を搭載し、所定の配線パターンを形成する様にパタ
ーニングする。
【０００６】そして、当該ホトレジスト５をエッチング
マスクトとして使用して該ＴｉＮ膜４及びＡｌ−１％Ｓ
ｉ−０．５％Ｃｕ膜３を同時にエッチングする事によっ
て、所定のパターンを有する配線部１０が形成されるの
である。次いで、図３（Ｃ）に示す様に、例えばＣＶＤ
法によって当該半導体基板１の表面の全面に別のＴｉＮ
膜６を形成する。
マスクトとして使用して該ＴｉＮ膜４及びＡｌ−１％Ｓ
ｉ−０．５％Ｃｕ膜３を同時にエッチングする事によっ
て、所定のパターンを有する配線部１０が形成されるの
である。次いで、図３（Ｃ）に示す様に、例えばＣＶＤ
法によって当該半導体基板１の表面の全面に別のＴｉＮ
膜６を形成する。
【０００７】その後該配線部１０以外の該ＴｉＮ膜６の
下地層である層間絶縁膜２が露出する迄エッチバックし
て、図３（Ｄ）に示す様なＡｌ−１％Ｓｉ−０．５％Ｃ
ｕ膜３でその中心部が形成され、且つその上面部及び側
壁部が該ＴｉＮ膜６で被覆されている配線部１０の構造
が得られる事になる。然しながら、上記した従来例に於
ける半導体装置の配線部１０の構造の製造方法に於いて
は以下の様な問題が有る。
下地層である層間絶縁膜２が露出する迄エッチバックし
て、図３（Ｄ）に示す様なＡｌ−１％Ｓｉ−０．５％Ｃ
ｕ膜３でその中心部が形成され、且つその上面部及び側
壁部が該ＴｉＮ膜６で被覆されている配線部１０の構造
が得られる事になる。然しながら、上記した従来例に於
ける半導体装置の配線部１０の構造の製造方法に於いて
は以下の様な問題が有る。
【０００８】即ち、図３（Ｃ）に示す状態に於いて、実
際に該配線部間の下地層間絶縁膜２上に存在するＴｉＮ
膜６を残渣なくエッチバックする為には、通常のＴｉＮ
膜６のエッチングジャスト時間の１００％オーバーエッ
チ以上のエッチング時間が必要となる。これは、図４に
示されている様に、該層間絶縁膜１１が必ずしも平坦で
はなく、多くの場合、下層の配線部１２の影響で段差を
生じている為と考えられる。
際に該配線部間の下地層間絶縁膜２上に存在するＴｉＮ
膜６を残渣なくエッチバックする為には、通常のＴｉＮ
膜６のエッチングジャスト時間の１００％オーバーエッ
チ以上のエッチング時間が必要となる。これは、図４に
示されている様に、該層間絶縁膜１１が必ずしも平坦で
はなく、多くの場合、下層の配線部１２の影響で段差を
生じている為と考えられる。
【０００９】図４は、この状態の一例を示したものであ
って、図示の様に、充分なオーバーエッチングを実施し
ない場合には、該ＴｉＮ膜の残渣９が、配線部１０の間
に残存し、その結果、該配線部間に短絡が発生する。こ
の事は、ＣＭＰ等を用いて層間が平坦化されている場合
でも当てはまるものである。
って、図示の様に、充分なオーバーエッチングを実施し
ない場合には、該ＴｉＮ膜の残渣９が、配線部１０の間
に残存し、その結果、該配線部間に短絡が発生する。こ
の事は、ＣＭＰ等を用いて層間が平坦化されている場合
でも当てはまるものである。
【００１０】即ち、該配線部１０間が狭く密な領域に於
いては、マイクロローディング効果によって、エッチン
グレートが低下するので、同様にオーバーエッチが必要
となるのである。図５は、図４に示されたＴｉＮ膜の残
渣９を完全に除去し終わった状態を示したものであり、
係る場合には、該ＴｉＮ膜６をオーバーエッチングした
時点で、該Ａｌ−１％Ｓｉ−０．５％Ｃｕ膜３の上の該
ＴｉＮ膜６だけでなく、ＴｉＮ膜４までエッチングされ
てしまうので、該配線部を構成するＡｌ−１％Ｓｉ−
０．５％Ｃｕ膜３の上面が露出する事になるので、マイ
グレーションに対する耐性が劣化してしまうと言う問題
が有った。
いては、マイクロローディング効果によって、エッチン
グレートが低下するので、同様にオーバーエッチが必要
となるのである。図５は、図４に示されたＴｉＮ膜の残
渣９を完全に除去し終わった状態を示したものであり、
係る場合には、該ＴｉＮ膜６をオーバーエッチングした
時点で、該Ａｌ−１％Ｓｉ−０．５％Ｃｕ膜３の上の該
ＴｉＮ膜６だけでなく、ＴｉＮ膜４までエッチングされ
てしまうので、該配線部を構成するＡｌ−１％Ｓｉ−
０．５％Ｃｕ膜３の上面が露出する事になるので、マイ
グレーションに対する耐性が劣化してしまうと言う問題
が有った。
【００１１】本発明の目的は、上記した従来技術の欠点
を改良し、半導体装置に於けるアルミニウム系金属膜で
形成された配線部のマイグレーションの発生や、該マイ
グレーションに起因して発生するヒロック或いはボイド
の発生を効果的に防止して、当該配線部間のショートや
断線の発生を防止した信頼性の高い配線部を有する半導
体装置の製造方法を提供するものである。
を改良し、半導体装置に於けるアルミニウム系金属膜で
形成された配線部のマイグレーションの発生や、該マイ
グレーションに起因して発生するヒロック或いはボイド
の発生を効果的に防止して、当該配線部間のショートや
断線の発生を防止した信頼性の高い配線部を有する半導
体装置の製造方法を提供するものである。
【００１２】
【課題を解決するための手段】本発明は上記した目的を
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に於ける半
導体装置の製造方法は、半導体層上に導電性金属で構成
された配線部を高密度に配置すると共に、該配線部の上
面部と両側面部が高融点金属膜で被覆された配線部構造
を形成する半導体装置の製造方法に於いて、一旦当該配
線部の上面のみに第１の高融点金属膜層を形成した後、
当該半導体層全面を再度、第２の高融点金属膜層で被覆
するに際して、該第１と第２の高融点金属膜層の間に絶
縁性膜を嵌挿させ、次いで、該絶縁性膜の厚みをマージ
ンとしたオーバーエッチングを該配線部間の半導体基板
に施す半導体装置の製造方法であり、より具体的には、
半導体層上に導電性金属膜、第１の高融点金属膜、及び
絶縁性膜を、この順に順次堆積する工程、ホトリソグラ
フィ及びエッチングによって上記絶縁性膜、第１の高融
点金属膜及び導電性金属膜を同一形状の配線パターンに
パターニングする工程、第２の高融点金属膜を当該パタ
ーニングされた配線パターンを有する該半導体層表面の
全面に堆積する工程、当該第２の高融点金属膜をエッチ
バックして各配線部間及び配線部上の第２の高融点金属
膜を除去する工程、更に、該配線部上の該絶縁性膜をマ
スクとして、当該半導体層に対してオーバーエッチング
を行い、当該配線部間に残存する該第２の高融点金属膜
を完全に除去する工程、とから構成された半導体装置の
製造方法である。
達成するため、基本的には、以下に記載されたような技
術構成を採用するものである。即ち、本発明に於ける半
導体装置の製造方法は、半導体層上に導電性金属で構成
された配線部を高密度に配置すると共に、該配線部の上
面部と両側面部が高融点金属膜で被覆された配線部構造
を形成する半導体装置の製造方法に於いて、一旦当該配
線部の上面のみに第１の高融点金属膜層を形成した後、
当該半導体層全面を再度、第２の高融点金属膜層で被覆
するに際して、該第１と第２の高融点金属膜層の間に絶
縁性膜を嵌挿させ、次いで、該絶縁性膜の厚みをマージ
ンとしたオーバーエッチングを該配線部間の半導体基板
に施す半導体装置の製造方法であり、より具体的には、
半導体層上に導電性金属膜、第１の高融点金属膜、及び
絶縁性膜を、この順に順次堆積する工程、ホトリソグラ
フィ及びエッチングによって上記絶縁性膜、第１の高融
点金属膜及び導電性金属膜を同一形状の配線パターンに
パターニングする工程、第２の高融点金属膜を当該パタ
ーニングされた配線パターンを有する該半導体層表面の
全面に堆積する工程、当該第２の高融点金属膜をエッチ
バックして各配線部間及び配線部上の第２の高融点金属
膜を除去する工程、更に、該配線部上の該絶縁性膜をマ
スクとして、当該半導体層に対してオーバーエッチング
を行い、当該配線部間に残存する該第２の高融点金属膜
を完全に除去する工程、とから構成された半導体装置の
製造方法である。
【００１３】
【実施の形態】本発明に係る半導体装置の製造方法は、
上記した様な技術構成を採用している事から、半導体層
上に形成された配線部が導電性金属膜である、例えばア
ルミニウム系金属膜、第１の高融点金属膜及び絶縁性膜
である、例えばシリコン酸化膜がこの順番に順次堆積さ
れており、この為、該配線部の上部及び側壁部を被覆し
て別途形成された第２の高融点金属膜をエッチバックす
る際に、該シリコン酸化膜がマスクとなり、大幅なオー
バーエッチを行っても、該配線部上に形成されている第
１の高融点金属膜がエッチングによって除去される事が
ないので、該配線部の形成するアルミニウム系金属膜の
上部及び側壁部の高融点金属膜を完全に残した状態で、
配線部を構成出来、しかも配線部間に高融点金属膜の残
渣を存在させない様に出来ることから、配線間のショー
ト或いは断線と言う問題の発生も回避する事が可能とな
る。
上記した様な技術構成を採用している事から、半導体層
上に形成された配線部が導電性金属膜である、例えばア
ルミニウム系金属膜、第１の高融点金属膜及び絶縁性膜
である、例えばシリコン酸化膜がこの順番に順次堆積さ
れており、この為、該配線部の上部及び側壁部を被覆し
て別途形成された第２の高融点金属膜をエッチバックす
る際に、該シリコン酸化膜がマスクとなり、大幅なオー
バーエッチを行っても、該配線部上に形成されている第
１の高融点金属膜がエッチングによって除去される事が
ないので、該配線部の形成するアルミニウム系金属膜の
上部及び側壁部の高融点金属膜を完全に残した状態で、
配線部を構成出来、しかも配線部間に高融点金属膜の残
渣を存在させない様に出来ることから、配線間のショー
ト或いは断線と言う問題の発生も回避する事が可能とな
る。
【００１４】
【実施例】以下に、本発明に係る半導体装置の製造方法
の具体例を図１及び図２を参照しながら詳細に説明す
る。図１（Ａ）〜図１（Ｂ）は、本発明に係る半導体装
置の製造方法の１具体例の工程の手順を示す断面図であ
る。
の具体例を図１及び図２を参照しながら詳細に説明す
る。図１（Ａ）〜図１（Ｂ）は、本発明に係る半導体装
置の製造方法の１具体例の工程の手順を示す断面図であ
る。
【００１５】即ち、図１（Ａ）に示す様に、半導体層１
上で、要すれば層間絶縁膜２の表面に、例えばアルミニ
ウム系金属膜の様な導電性膜３、第１の高融点金属膜
４、及びシリコン酸化膜の様な絶縁性膜７を、この順に
順次堆積する。次いで、図１（Ｂ）に示す様に、ホトレ
ジスト５を該半導体層の全面に形成した後、ホトリソグ
ラフィ工程によって、該ホトレジスト５を所定の配線パ
ターンにパターンニングする。そして係るホトレジスト
５をエッチングマスクとして使用して、該シリコン酸化
膜７、第１の高融点金属膜４及びアルミニウム系金属膜
３を同時にエッチングして同一形状の配線パターン１０
にパターニングする。
上で、要すれば層間絶縁膜２の表面に、例えばアルミニ
ウム系金属膜の様な導電性膜３、第１の高融点金属膜
４、及びシリコン酸化膜の様な絶縁性膜７を、この順に
順次堆積する。次いで、図１（Ｂ）に示す様に、ホトレ
ジスト５を該半導体層の全面に形成した後、ホトリソグ
ラフィ工程によって、該ホトレジスト５を所定の配線パ
ターンにパターンニングする。そして係るホトレジスト
５をエッチングマスクとして使用して、該シリコン酸化
膜７、第１の高融点金属膜４及びアルミニウム系金属膜
３を同時にエッチングして同一形状の配線パターン１０
にパターニングする。
【００１６】その後、該ホトレジスト５は、通常の剥離
工程によって剥離除去される。尚、係るエッチングは、
最初にホトレジスト５をマスクとしてシリコン酸化膜７
をパターンニングし、その後該ホトレジスト５を通常の
剥離工程によって剥離除去した後、パターンニングされ
たシリコン酸化膜７をマスクとしてその下にある第１の
高融点金属膜４及びアルミニウム系金属膜３をエッチン
グする事によって形成するものであっても良い。
工程によって剥離除去される。尚、係るエッチングは、
最初にホトレジスト５をマスクとしてシリコン酸化膜７
をパターンニングし、その後該ホトレジスト５を通常の
剥離工程によって剥離除去した後、パターンニングされ
たシリコン酸化膜７をマスクとしてその下にある第１の
高融点金属膜４及びアルミニウム系金属膜３をエッチン
グする事によって形成するものであっても良い。
【００１７】次いで、図１（Ｃ）に示す様に、スパッタ
法又はＣＶＤ法によって、該半導体層の表面全面に、別
の第２の高融点金属膜６を形成する。そして、該第２の
高融点金属膜６を特に異方性エッチング方法に従ってエ
ッチバックし、該配線部１０の側壁部に形成されている
高融点金属膜６を残しながらその他の部分にある高融点
金属膜６を除去するものであり、その状態を図１（Ｄ）
に示してある。
法又はＣＶＤ法によって、該半導体層の表面全面に、別
の第２の高融点金属膜６を形成する。そして、該第２の
高融点金属膜６を特に異方性エッチング方法に従ってエ
ッチバックし、該配線部１０の側壁部に形成されている
高融点金属膜６を残しながらその他の部分にある高融点
金属膜６を除去するものであり、その状態を図１（Ｄ）
に示してある。
【００１８】図示の様に、アルミニウム系金属膜３から
なる配線部１０の上面には、シリコン酸化膜７が露出し
ており、又当該配線部１０間には該高融点金属膜６の残
渣が残っている。本発明に於いては、次いで、係るシリ
コン酸化膜７をマスクとしてオーバーエッチを行い、層
間絶縁膜２の表面を更に削って該高融点金属膜６の残渣
を完全に除去すると同時に該配線部１０の上面に形成さ
れていた該シリコン酸化膜７も除去するものであり、そ
の状態が図１（Ｅ）に示されている。
なる配線部１０の上面には、シリコン酸化膜７が露出し
ており、又当該配線部１０間には該高融点金属膜６の残
渣が残っている。本発明に於いては、次いで、係るシリ
コン酸化膜７をマスクとしてオーバーエッチを行い、層
間絶縁膜２の表面を更に削って該高融点金属膜６の残渣
を完全に除去すると同時に該配線部１０の上面に形成さ
れていた該シリコン酸化膜７も除去するものであり、そ
の状態が図１（Ｅ）に示されている。
【００１９】係る処理操作によって、本発明に於いて
は、アルミニウム系金属膜３でその中心部が構成され、
その上面部が第１の高融点金属膜４で被覆されていると
共に、その側壁部が第２の高融点金属膜６で被覆されて
いる配線部１０の構造を形成する事が出来る。本発明に
於いて使用される導電性金属膜の一例としてのアルミニ
ウム系金属膜３としては、例えば純アルミニウム、シリ
コン含有アルミニウム、銅含有アルミニウム、シリコン
銅含有アルミニウム等を使用する事が出来、又該高融点
金属膜４、６としては、例えば、チタン膜（Ｔｉ）、上
記シタＴｉＮ膜、ＴｉＷ膜、Ｗ膜或いはＴｉＮ／Ｔｉ膜
等が使用しえる。
は、アルミニウム系金属膜３でその中心部が構成され、
その上面部が第１の高融点金属膜４で被覆されていると
共に、その側壁部が第２の高融点金属膜６で被覆されて
いる配線部１０の構造を形成する事が出来る。本発明に
於いて使用される導電性金属膜の一例としてのアルミニ
ウム系金属膜３としては、例えば純アルミニウム、シリ
コン含有アルミニウム、銅含有アルミニウム、シリコン
銅含有アルミニウム等を使用する事が出来、又該高融点
金属膜４、６としては、例えば、チタン膜（Ｔｉ）、上
記シタＴｉＮ膜、ＴｉＷ膜、Ｗ膜或いはＴｉＮ／Ｔｉ膜
等が使用しえる。
【００２０】上記具体例により明らかな様に、本発明に
係る半導体装置の製造方法に於いては、半導体層１上に
アルミニウム系金属３で構成された配線部１０を高密度
に配置すると共に、該配線部１０の上面部と両側面部が
高融点金属膜４、６で被覆された配線部構造を形成する
半導体装置の製造方法であって、一旦当該配線部１０の
上面のみに第１の高融点金属膜層４を形成した後、当該
半導体層全面を再度、第２の高融点金属膜層６で被覆す
るに際して、該第１と第２の高融点金属膜層４、６の間
にシリコン酸化膜７を嵌挿、介在させ、次いで、該シリ
コン酸化膜７の厚みをマージンとしたオーバーエッチン
グを該配線部１０間の層間絶縁膜２若しくは半導体基板
１に施すものである。
係る半導体装置の製造方法に於いては、半導体層１上に
アルミニウム系金属３で構成された配線部１０を高密度
に配置すると共に、該配線部１０の上面部と両側面部が
高融点金属膜４、６で被覆された配線部構造を形成する
半導体装置の製造方法であって、一旦当該配線部１０の
上面のみに第１の高融点金属膜層４を形成した後、当該
半導体層全面を再度、第２の高融点金属膜層６で被覆す
るに際して、該第１と第２の高融点金属膜層４、６の間
にシリコン酸化膜７を嵌挿、介在させ、次いで、該シリ
コン酸化膜７の厚みをマージンとしたオーバーエッチン
グを該配線部１０間の層間絶縁膜２若しくは半導体基板
１に施すものである。
【００２１】つまり、本発明に於いては、高密度に配置
された該配線部１０の間の部分に露出する層間絶縁膜２
又は半導体基板１の表面に、該高融点金属膜６の残渣が
残らない様にして、然かも該配線部１０の上面に高融点
金属膜４を残存させると言う必要性を見事に解決したも
ので有って、該第１と第２の高融点金属膜層４、６の間
に設けられたシリコン酸化膜７をマスクとすると共に、
その厚みにより該配線部１０の間の部分に露出する層間
絶縁膜２又は半導体基板１の表面をエッチングする程度
を調整する事が出来る。
された該配線部１０の間の部分に露出する層間絶縁膜２
又は半導体基板１の表面に、該高融点金属膜６の残渣が
残らない様にして、然かも該配線部１０の上面に高融点
金属膜４を残存させると言う必要性を見事に解決したも
ので有って、該第１と第２の高融点金属膜層４、６の間
に設けられたシリコン酸化膜７をマスクとすると共に、
その厚みにより該配線部１０の間の部分に露出する層間
絶縁膜２又は半導体基板１の表面をエッチングする程度
を調整する事が出来る。
【００２２】即ち、該配線部１０から見ると、該配線部
１０の間の部分に露出する層間絶縁膜２又は半導体基板
１の表面をエッチングする際、当該シリコン酸化膜７の
厚みだけエッチングマージンを有している事になる。従
って、該シリコン酸化膜７の厚みは、該配線部１０の間
の部分に露出する層間絶縁膜２又は半導体基板１の表面
をエッチングする程度に応じて選択する事が望ましい。
１０の間の部分に露出する層間絶縁膜２又は半導体基板
１の表面をエッチングする際、当該シリコン酸化膜７の
厚みだけエッチングマージンを有している事になる。従
って、該シリコン酸化膜７の厚みは、該配線部１０の間
の部分に露出する層間絶縁膜２又は半導体基板１の表面
をエッチングする程度に応じて選択する事が望ましい。
【００２３】本発明に於いて使用される該絶縁性膜及び
導電性金属膜等は、上記した具体例に特に特定されるも
のではなく、本発明の目的を達成する事が可能なその他
の素材を使用しえるものである事は言うまでもない。次
に、上記具体例の更に詳細な実施例を以下に説明する。
即ち、図１（Ａ）に示す様に、半導体層１上の層間絶縁
膜２の表面に、スパッタリング方法によって、Ａｌ−１
％Ｓｉ−０．５％Ｃｕ膜３を約４０００Å、第１の高融
点金属膜として第１のＴｉＮ膜４を約５００Å、をこの
順に順次堆積成膜し、その上にプラズマＣＶＤ法を用い
てシリコン酸化膜７を約３０００Å堆積した。
導電性金属膜等は、上記した具体例に特に特定されるも
のではなく、本発明の目的を達成する事が可能なその他
の素材を使用しえるものである事は言うまでもない。次
に、上記具体例の更に詳細な実施例を以下に説明する。
即ち、図１（Ａ）に示す様に、半導体層１上の層間絶縁
膜２の表面に、スパッタリング方法によって、Ａｌ−１
％Ｓｉ−０．５％Ｃｕ膜３を約４０００Å、第１の高融
点金属膜として第１のＴｉＮ膜４を約５００Å、をこの
順に順次堆積成膜し、その上にプラズマＣＶＤ法を用い
てシリコン酸化膜７を約３０００Å堆積した。
【００２４】次いで、図１（Ｂ）に示す様に、ホトリソ
グラフィ工程によって、ホトレジスト５を所定の配線パ
ターンにパターンニングした。そして係るホトレジスト
５をエッチングマスクとして、平衡平板ＲＩＥ装置を用
いてフロロカーボン系のガスを使用してシリコン酸化膜
７をパターンニングし、次いで装置を替えて、塩素系ガ
スによってＴｉＮ膜４及びＡｌ−１％Ｓｉ−０．５％Ｃ
ｕ膜３をエッチングした。
グラフィ工程によって、ホトレジスト５を所定の配線パ
ターンにパターンニングした。そして係るホトレジスト
５をエッチングマスクとして、平衡平板ＲＩＥ装置を用
いてフロロカーボン系のガスを使用してシリコン酸化膜
７をパターンニングし、次いで装置を替えて、塩素系ガ
スによってＴｉＮ膜４及びＡｌ−１％Ｓｉ−０．５％Ｃ
ｕ膜３をエッチングした。
【００２５】本実施例では、シリコン酸化膜のエッチン
グ装置とＴｉＮ膜４及びＡｌ−１％Ｓｉ−０．５％Ｃｕ
膜３をエッチングするときでエッチング装置を変更した
が、装置の仕様によっては、同一の装置でエッチング処
理を行う事が可能である。その後、残されたホトレジス
ト５は通常の剥離工程によって剥離除去した。次に、図
１（Ｃ）に示す様に、スパッタ法によって、該半導体層
の表面全面に、第２の高融点金属膜として第２のＴｉＮ
膜６を約１０００Å形成した。そして該第２のＴｉＮ膜
６を平衡平板ＲＩＥ装置を用いて堆積膜厚み分だけエッ
チバックした。
グ装置とＴｉＮ膜４及びＡｌ−１％Ｓｉ−０．５％Ｃｕ
膜３をエッチングするときでエッチング装置を変更した
が、装置の仕様によっては、同一の装置でエッチング処
理を行う事が可能である。その後、残されたホトレジス
ト５は通常の剥離工程によって剥離除去した。次に、図
１（Ｃ）に示す様に、スパッタ法によって、該半導体層
の表面全面に、第２の高融点金属膜として第２のＴｉＮ
膜６を約１０００Å形成した。そして該第２のＴｉＮ膜
６を平衡平板ＲＩＥ装置を用いて堆積膜厚み分だけエッ
チバックした。
【００２６】その結果を図１（Ｄ）に示す。図中、Ａｌ
−１％Ｓｉ−０．５％Ｃｕ膜３からなる配線部１０の上
面にシリコン酸化膜７が露出しており、図示の様に配線
部間には第２のＴｉＮ膜６の残渣が残っている。次い
で、係るシリコン酸化膜７をマスクとしてオーバーエッ
チを行い、第２のＴｉＮ膜６の残渣を完全に除去した状
態が図１（Ｅ）に示されている。
−１％Ｓｉ−０．５％Ｃｕ膜３からなる配線部１０の上
面にシリコン酸化膜７が露出しており、図示の様に配線
部間には第２のＴｉＮ膜６の残渣が残っている。次い
で、係るシリコン酸化膜７をマスクとしてオーバーエッ
チを行い、第２のＴｉＮ膜６の残渣を完全に除去した状
態が図１（Ｅ）に示されている。
【００２７】係る処理操作によって、Ａｌ−１％Ｓｉ−
０．５％Ｃｕ膜３でその中心部が構成され、その上面部
が第１のＴｉＮ膜４で被覆されていると共に、その側壁
部が第２のＴｉＮ膜６で被覆されている配線部１０の構
造を形成する事が出来た。尚、実際のエッチングでは図
１（Ｃ）から図１（Ｄ）までは一連の工程であり、途中
でエッチング装置から半導体基板を出す事は無い。
０．５％Ｃｕ膜３でその中心部が構成され、その上面部
が第１のＴｉＮ膜４で被覆されていると共に、その側壁
部が第２のＴｉＮ膜６で被覆されている配線部１０の構
造を形成する事が出来た。尚、実際のエッチングでは図
１（Ｃ）から図１（Ｄ）までは一連の工程であり、途中
でエッチング装置から半導体基板を出す事は無い。
【００２８】本実施例では、エンドポイントディテクタ
を用い、通常のＴｉＮ膜６のエッチングジャスト時間の
１００％オーバーエッチングを施した。又、Ａｌ−１％
Ｓｉ−０．５％Ｃｕ膜３からなる配線部１０上のシリコ
ン酸化膜７は、該オーバーエッチによって完全に取りき
る必要はなく、オーバーエッチの程度によって、該シリ
コン酸化膜７が残留していても構わない。
を用い、通常のＴｉＮ膜６のエッチングジャスト時間の
１００％オーバーエッチングを施した。又、Ａｌ−１％
Ｓｉ−０．５％Ｃｕ膜３からなる配線部１０上のシリコ
ン酸化膜７は、該オーバーエッチによって完全に取りき
る必要はなく、オーバーエッチの程度によって、該シリ
コン酸化膜７が残留していても構わない。
【００２９】次に、本発明に係る第２の具体例に付い
て、図２を参照して説明する。即ち、本具体例は、図２
（Ａ）に示す様に、半導体層１上の層間絶縁膜２の表面
に、第１の高融点金属膜８、アルミニウム系金属膜３、
第２の高融点金属膜４’、及びシリコン酸化膜７を、こ
の順に順次堆積する。次いで、図２（Ｂ）に示す様に、
ホトレジスト５を該半導体層の全面に形成した後、ホト
リソグラフィ工程によって、該ホトレジスト５を所定の
配線パターンにパターンニングする。そして係るホトレ
ジスト５をエッチングマスクとして使用して、該シリコ
ン酸化膜７、第２の高融点金属膜４’、アルミニウム系
金属膜３及び第３の高融点金属膜８を同時にエッチング
して同一形状の配線パターン１０にパターニングする。
て、図２を参照して説明する。即ち、本具体例は、図２
（Ａ）に示す様に、半導体層１上の層間絶縁膜２の表面
に、第１の高融点金属膜８、アルミニウム系金属膜３、
第２の高融点金属膜４’、及びシリコン酸化膜７を、こ
の順に順次堆積する。次いで、図２（Ｂ）に示す様に、
ホトレジスト５を該半導体層の全面に形成した後、ホト
リソグラフィ工程によって、該ホトレジスト５を所定の
配線パターンにパターンニングする。そして係るホトレ
ジスト５をエッチングマスクとして使用して、該シリコ
ン酸化膜７、第２の高融点金属膜４’、アルミニウム系
金属膜３及び第３の高融点金属膜８を同時にエッチング
して同一形状の配線パターン１０にパターニングする。
【００３０】その後、該ホトレジスト５は、通常の剥離
工程によって剥離除去される。尚、係るエッチングは、
最初にホトレジスト５をマスクとしてシリコン酸化膜７
をパターンニングし、その後該ホトレジスト５を通常の
剥離工程によって剥離除去した後、パターンニングされ
たシリコン酸化膜７をマスクとしてその下にある第２の
高融点金属膜４’、アルミニウム系金属膜３及び第３の
高融点金属膜８をエッチングする事によって形成するも
のであっても良い。
工程によって剥離除去される。尚、係るエッチングは、
最初にホトレジスト５をマスクとしてシリコン酸化膜７
をパターンニングし、その後該ホトレジスト５を通常の
剥離工程によって剥離除去した後、パターンニングされ
たシリコン酸化膜７をマスクとしてその下にある第２の
高融点金属膜４’、アルミニウム系金属膜３及び第３の
高融点金属膜８をエッチングする事によって形成するも
のであっても良い。
【００３１】次いで、図２（Ｃ）に示す様に、スパッタ
法又はＣＶＤ法によって、該半導体層の表面全面に、別
の第３の高融点金属膜６’を形成する。そして、該第３
の高融点金属膜６’を特に異方性エッチング方法に従っ
てエッチバックし、該配線部１０の側壁部に形成されて
いる第３の高融点金属膜６’を残しながらその他の部分
にある第３の高融点金属膜６’を除去するものであり、
その状態を図２（Ｄ）に示してある。
法又はＣＶＤ法によって、該半導体層の表面全面に、別
の第３の高融点金属膜６’を形成する。そして、該第３
の高融点金属膜６’を特に異方性エッチング方法に従っ
てエッチバックし、該配線部１０の側壁部に形成されて
いる第３の高融点金属膜６’を残しながらその他の部分
にある第３の高融点金属膜６’を除去するものであり、
その状態を図２（Ｄ）に示してある。
【００３２】図示の様に、アルミニウム系金属膜３から
なる配線部１０の上面には、シリコン酸化膜７が露出し
ており、又当該配線部１０間には該第３の高融点金属膜
６’の残渣が残っている。本発明に於いては、次いで、
係るシリコン酸化膜７をマスクとしてオーバーエッチを
行い、層間絶縁膜２の表面を更に削って該第３の高融点
金属膜６’の残渣を完全に除去すると同時に該配線部１
０の上面に形成されていた該シリコン酸化膜７も除去す
るものであり、その状態が図２（Ｅ）に示されている。
なる配線部１０の上面には、シリコン酸化膜７が露出し
ており、又当該配線部１０間には該第３の高融点金属膜
６’の残渣が残っている。本発明に於いては、次いで、
係るシリコン酸化膜７をマスクとしてオーバーエッチを
行い、層間絶縁膜２の表面を更に削って該第３の高融点
金属膜６’の残渣を完全に除去すると同時に該配線部１
０の上面に形成されていた該シリコン酸化膜７も除去す
るものであり、その状態が図２（Ｅ）に示されている。
【００３３】係る処理操作によって、本発明に於いて
は、アルミニウム系金属膜３でその中心部が構成され、
その上面部が第２の高融点金属膜４’で被覆されている
と共に、その側壁部が第３の高融点金属膜６’で被覆さ
れている配線部１０の構造を形成する事が出来る。次
に、本発明に係る第２の具体例の更に詳細な実施例を以
下に説明する。
は、アルミニウム系金属膜３でその中心部が構成され、
その上面部が第２の高融点金属膜４’で被覆されている
と共に、その側壁部が第３の高融点金属膜６’で被覆さ
れている配線部１０の構造を形成する事が出来る。次
に、本発明に係る第２の具体例の更に詳細な実施例を以
下に説明する。
【００３４】即ち、図２（Ａ）に示す様に、半導体層１
上の層間絶縁膜２の表面に、スパッタリング方法によっ
て、第１の高融点金属膜８として、ＴｉＮ／Ｔｉ膜（＝
約１０００Å／６０００Å）の積層膜８、Ａｌ−１％Ｓ
ｉ−０．５％Ｃｕ膜３を約４０００Å、第２の高融点金
属膜としてＴｉＮ膜４’を約５００Å、をこの順に順次
堆積成膜し、その上にプラズマＣＶＤ法を用いてシリコ
ン酸化膜７を約３０００Å堆積した。
上の層間絶縁膜２の表面に、スパッタリング方法によっ
て、第１の高融点金属膜８として、ＴｉＮ／Ｔｉ膜（＝
約１０００Å／６０００Å）の積層膜８、Ａｌ−１％Ｓ
ｉ−０．５％Ｃｕ膜３を約４０００Å、第２の高融点金
属膜としてＴｉＮ膜４’を約５００Å、をこの順に順次
堆積成膜し、その上にプラズマＣＶＤ法を用いてシリコ
ン酸化膜７を約３０００Å堆積した。
【００３５】次いで、図２（Ｂ）に示す様に、ホトリソ
グラフィ工程によって、ホトレジスト５を所定の配線パ
ターンにパターンニングした。そして係るホトレジスト
５をエッチングマスクとして、平衡平板ＲＩＥ装置を用
いてフロロカーボン系のガスを使用してシリコン酸化膜
７をパターンニングし、次いで装置を替えて、塩素系ガ
スによってＴｉＮ膜４’、Ａｌ−１％Ｓｉ−０．５％Ｃ
ｕ膜３及びＴｉＮ／Ｔｉ膜８をエッチングした。
グラフィ工程によって、ホトレジスト５を所定の配線パ
ターンにパターンニングした。そして係るホトレジスト
５をエッチングマスクとして、平衡平板ＲＩＥ装置を用
いてフロロカーボン系のガスを使用してシリコン酸化膜
７をパターンニングし、次いで装置を替えて、塩素系ガ
スによってＴｉＮ膜４’、Ａｌ−１％Ｓｉ−０．５％Ｃ
ｕ膜３及びＴｉＮ／Ｔｉ膜８をエッチングした。
【００３６】本実施例では、シリコン酸化膜のエッチン
グ装置とＴｉＮ膜４’、Ａｌ−１％Ｓｉ−０．５％Ｃｕ
膜３及びＴｉＮ／Ｔｉ膜８をエッチングするときにエッ
チング装置を変更したが、装置の仕様によっては、同一
の装置でエッチング処理を行う事が可能である。その
後、残されたホトレジスト５は通常の剥離工程によって
剥離除去した。
グ装置とＴｉＮ膜４’、Ａｌ−１％Ｓｉ−０．５％Ｃｕ
膜３及びＴｉＮ／Ｔｉ膜８をエッチングするときにエッ
チング装置を変更したが、装置の仕様によっては、同一
の装置でエッチング処理を行う事が可能である。その
後、残されたホトレジスト５は通常の剥離工程によって
剥離除去した。
【００３７】次に、図２（Ｃ）に示す様に、スパッタ法
によって、該半導体層の表面全面に、第３の高融点金属
膜としてＴｉＮ膜６’を約１０００Å形成した。そして
該ＴｉＮ膜６’を平衡平板ＲＩＥ装置を用いて堆積膜厚
み分だけエッチバックした。その結果を図２（Ｄ）に示
す。
によって、該半導体層の表面全面に、第３の高融点金属
膜としてＴｉＮ膜６’を約１０００Å形成した。そして
該ＴｉＮ膜６’を平衡平板ＲＩＥ装置を用いて堆積膜厚
み分だけエッチバックした。その結果を図２（Ｄ）に示
す。
【００３８】図中、Ａｌ−１％Ｓｉ−０．５％Ｃｕ膜３
からなる配線部１０の上面にシリコン酸化膜７が露出し
ており、図示の様に配線部間にはＴｉＮ膜６’の残渣９
が残っている。次いで、係るシリコン酸化膜７をマスク
としてオーバーエッチを行い、該ＴｉＮ膜６’の残渣を
完全に除去した状態が図２（Ｅ）に示されている。
からなる配線部１０の上面にシリコン酸化膜７が露出し
ており、図示の様に配線部間にはＴｉＮ膜６’の残渣９
が残っている。次いで、係るシリコン酸化膜７をマスク
としてオーバーエッチを行い、該ＴｉＮ膜６’の残渣を
完全に除去した状態が図２（Ｅ）に示されている。
【００３９】係る処理操作によって、Ａｌ−１％Ｓｉ−
０．５％Ｃｕ膜３でその中心部が構成され、その上面部
がＴｉＮ膜４’で被覆されていると共に、その側壁部が
ＴｉＮ膜６’で被覆されている配線部１０の構造を形成
する事が出来た。尚、実際のエッチングでは図２（Ｃ）
から図２（Ｄ）までは一連の工程であり、途中でエッチ
ング装置から半導体基板を出す事は無い。
０．５％Ｃｕ膜３でその中心部が構成され、その上面部
がＴｉＮ膜４’で被覆されていると共に、その側壁部が
ＴｉＮ膜６’で被覆されている配線部１０の構造を形成
する事が出来た。尚、実際のエッチングでは図２（Ｃ）
から図２（Ｄ）までは一連の工程であり、途中でエッチ
ング装置から半導体基板を出す事は無い。
【００４０】本実施例では、エンドポイントディテクタ
を用い、通常のＴｉＮ膜６のエッチングジャスト時間の
１００％オーバーエッチングを施した。又、Ａｌ−１％
Ｓｉ−０．５％Ｃｕ膜３からなる配線部１０上のシリコ
ン酸化膜７は、該オーバーエッチによって完全に取りき
る必要はなく、オーバーエッチの程度によって、該シリ
コン酸化膜７が残留していても構わない。
を用い、通常のＴｉＮ膜６のエッチングジャスト時間の
１００％オーバーエッチングを施した。又、Ａｌ−１％
Ｓｉ−０．５％Ｃｕ膜３からなる配線部１０上のシリコ
ン酸化膜７は、該オーバーエッチによって完全に取りき
る必要はなく、オーバーエッチの程度によって、該シリ
コン酸化膜７が残留していても構わない。
【００４１】
【発明の効果】以上説明した様に、本発明に係る半導体
装置の製造方法に於いては、シリコン酸化膜をマスクと
することで、高融点金属膜のエッチバックを充分実施す
る事が出来、配線部間の短絡がなく、又アルミニウム系
金属膜からなる配線部の上部と側壁部を高融点金属膜で
被覆したのでマイグレーション耐性を大幅に向上させる
事が出来る配線部構造を持った半導体装置を得る事が出
来る。
装置の製造方法に於いては、シリコン酸化膜をマスクと
することで、高融点金属膜のエッチバックを充分実施す
る事が出来、配線部間の短絡がなく、又アルミニウム系
金属膜からなる配線部の上部と側壁部を高融点金属膜で
被覆したのでマイグレーション耐性を大幅に向上させる
事が出来る配線部構造を持った半導体装置を得る事が出
来る。
【００４２】又、アルミニウム系金属膜の配線部の底部
に、更に高融点金属膜を介在させる事によって、一層マ
イグレーション耐性を向上させる事が可能となった。従
って、本発明に於いては、信頼性の高い半導体装置を容
易に且つ安価に製造する事が出来るのである。
に、更に高融点金属膜を介在させる事によって、一層マ
イグレーション耐性を向上させる事が可能となった。従
って、本発明に於いては、信頼性の高い半導体装置を容
易に且つ安価に製造する事が出来るのである。
【図１】図１（Ａ）〜（Ｅ）は、本発明に係る半導体装
置の製造方法の１具体例の工程手順を示す断面図であ
る。
置の製造方法の１具体例の工程手順を示す断面図であ
る。
【図２】図２（Ａ）〜（Ｅ）は、本発明に係る半導体装
置の製造方法の他の具体例の工程手順を示す断面図であ
る。
置の製造方法の他の具体例の工程手順を示す断面図であ
る。
【図３】図３（Ａ）〜（Ｄ）は、従来に於ける半導体装
置の製造方法の一例に於ける工程手順を示す断面図であ
る。
置の製造方法の一例に於ける工程手順を示す断面図であ
る。
【図４】図４は、従来の半導体装置の製造方法に於ける
問題点を説明する断面図である。
問題点を説明する断面図である。
【図５】図５は、従来の半導体装置の製造方法に於ける
問題点を説明する断面図である。
問題点を説明する断面図である。
１…半導体基板 ２…層間絶縁膜 ３…アルミニウム系金属膜 ４…第１の高融点金属膜 ４’…第２の高融点金属膜 ５…ホトレジスト ６…第２の高融点金属膜 ６’…第３の高融点金属膜 ７…シリコン酸化膜 ８…第１の高融点金属膜 ９…高融点金属膜の残渣 １０…配線部 １１…第２の層間絶縁膜 １２…下層配線部
Claims (6)
- 【請求項１】 半導体層上に導電性金属で構成された配
線部を高密度に配置すると共に、該配線部の上面部と両
側面部が高融点金属膜で被覆された配線部構造を形成す
る半導体装置の製造方法に於いて、一旦当該配線部の上
面のみに第１の高融点金属膜層を形成した後、当該半導
体層全面を再度、第２の高融点金属膜層で被覆するに際
して、該第１と第２の高融点金属膜層の間に絶縁性膜を
嵌挿させ、次いで、該絶縁性膜の厚みをマージンとした
オーバーエッチングを該配線部間の半導体基板に施す事
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体層上に導電性金属膜、第１の高融
点金属膜、及び絶縁性膜を、この順に順次堆積する工
程、 ホトリソグラフィ及びエッチングによって上記絶縁性
膜、第１の高融点金属膜及び導電性金属膜を同一形状の
配線パターンにパターニングする工程、 第２の高融点金属膜を当該パターニングされた配線パタ
ーンを有する該半導体層表面の全面に堆積する工程、 当該第２の高融点金属膜をエッチバックして各配線部間
及び配線部上の第２の高融点金属膜を除去する工程、 更に、該配線部上の該絶縁性膜をマスクとして、当該半
導体層に対してオーバーエッチングを行い、当該配線部
間に残存する該第２の高融点金属膜を完全に除去する工
程、 とから構成された事を特徴とする半導体装置の製造方
法。 - 【請求項３】 半導体層上に第１の高融点金属膜、導電
性金属膜、第２の高融点金属膜及び絶縁性膜を、この順
に順次堆積する工程、 ホトリソグラフィ及びエッチングによって上記絶縁性
膜、第２の高融点金属膜、導電性金属膜及び第１の高融
点金属膜を同一形状の配線パターンにパターニングする
工程、 第３の高融点金属膜を当該パターニングされた配線パタ
ーンを有する該半導体層表面の全面に堆積する工程、 当該第３の高融点金属膜をエッチバックして各配線部間
及び配線部上の第３の高融点金属膜を除去する工程、 更に、該配線部上の該絶縁性膜をマスクとして、当該半
導体層に対してオーバーエッチングを行い、当該配線部
間に残存する該第３の高融点金属膜を完全に除去する工
程、 とから構成された事を特徴とする半導体装置の製造方
法。 - 【請求項４】 当該絶縁性膜はシリコン酸化膜である事
を特徴とする請求項１乃至３の何れかに記載の半導体装
置の製造方法。 - 【請求項５】 当該導電性金属はアルミニウム系金属で
ある事を特徴とする請求項１乃至３の何れかに記載の半
導体装置の製造方法。 - 【請求項６】 該半導体層と該導電性金属膜との間若し
くは該半導体層と該第１の高融点金属膜との間に層間絶
縁膜が形成されている事を特徴とする請求項１乃至５の
何れかに記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21223096A JPH1056022A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21223096A JPH1056022A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056022A true JPH1056022A (ja) | 1998-02-24 |
Family
ID=16619123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21223096A Pending JPH1056022A (ja) | 1996-08-12 | 1996-08-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056022A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450238B1 (ko) * | 2001-12-13 | 2004-09-24 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
-
1996
- 1996-08-12 JP JP21223096A patent/JPH1056022A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100450238B1 (ko) * | 2001-12-13 | 2004-09-24 | 아남반도체 주식회사 | 반도체 소자 제조 방법 |
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