JPH10150103A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10150103A JPH10150103A JP8309282A JP30928296A JPH10150103A JP H10150103 A JPH10150103 A JP H10150103A JP 8309282 A JP8309282 A JP 8309282A JP 30928296 A JP30928296 A JP 30928296A JP H10150103 A JPH10150103 A JP H10150103A
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Abstract
(57)【要約】
【課題】 半導体装置の微細化，高速化が進む中、電気
的に大きな問題となる配線遅延の問題を低減する。 【解決手段】 半導体基板１上に同一層に形成された対
向する配線３ａ，３ａ間に充填された層間膜６を、配線
３ａを横切る方向に延長させたエアギャップ７により完
全に分離し、層間膜６による容量を低減する。
的に大きな問題となる配線遅延の問題を低減する。 【解決手段】 半導体基板１上に同一層に形成された対
向する配線３ａ，３ａ間に充填された層間膜６を、配線
３ａを横切る方向に延長させたエアギャップ７により完
全に分離し、層間膜６による容量を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。
方法に関する。
【０００２】
【従来の技術】半導体装置の微細化が進むにつれて、配
線遅延の問題が生じている。配線の遅延は、よく知られ
ているように、配線抵抗Ｒと（同層、及び異層）配線間
の容量Ｃにより支配されている。配線抵抗Ｒの低減は、
配線の材質等の改良もしくは、配線圧の厚膜化により可
能であるが、厚膜化を行った場合、配線間容量Ｃの増加
が生じる。そのため、現在の配線の微細化に際しての課
題としては、如何にして配線の信頼性を確保しつつ、配
線間容量、特に同層配線間容量を低減させるかが問題と
なっている。配線層間膜としての酸化膜中にフッ素等の
混入による手法や、有機層間膜による低誘電率化が試み
られているが、このような低誘電率膜を使用した場合で
も配線間隔が狭くなるに従って、より低誘電率の膜が必
要となってくる。
線遅延の問題が生じている。配線の遅延は、よく知られ
ているように、配線抵抗Ｒと（同層、及び異層）配線間
の容量Ｃにより支配されている。配線抵抗Ｒの低減は、
配線の材質等の改良もしくは、配線圧の厚膜化により可
能であるが、厚膜化を行った場合、配線間容量Ｃの増加
が生じる。そのため、現在の配線の微細化に際しての課
題としては、如何にして配線の信頼性を確保しつつ、配
線間容量、特に同層配線間容量を低減させるかが問題と
なっている。配線層間膜としての酸化膜中にフッ素等の
混入による手法や、有機層間膜による低誘電率化が試み
られているが、このような低誘電率膜を使用した場合で
も配線間隔が狭くなるに従って、より低誘電率の膜が必
要となってくる。
【０００３】配線間容量増加を抑制するための特開平３
−１９６６６２号公報に開示された技術では図４に示す
ように、上層及び下層の多層配線１０，１１を多層に形
成した後、上層配線１０をマスクとしてＲＩＥ法により
下層配線１１，１１間に挾まれた層間絶縁膜１２を除去
することにより下層配線１１，１１間にエアギャップ１
３を形成させていた。この場合、上層配線１０に覆われ
た配線１１，１１間の領域１４には、エアギャップが形
成されないこととなる。
−１９６６６２号公報に開示された技術では図４に示す
ように、上層及び下層の多層配線１０，１１を多層に形
成した後、上層配線１０をマスクとしてＲＩＥ法により
下層配線１１，１１間に挾まれた層間絶縁膜１２を除去
することにより下層配線１１，１１間にエアギャップ１
３を形成させていた。この場合、上層配線１０に覆われ
た配線１１，１１間の領域１４には、エアギャップが形
成されないこととなる。
【０００４】
【発明が解決しようとする課題】しかしながら、図４に
示した従来の技術では、エアギャップ１３は上層配線１
０のレイアウトによる依存性をもつエアギャップである
ため、同一層配線の同一ルールによりパターニングされ
た配線１０により、エアギャップ１３の形状，有無に違
いがあり、下層配線１１，１１間の容量が一律にならな
いという問題点がある。また、上層配線１０をマスクと
した場合、十分な選択比のあるエッチング条件にて層間
絶縁膜１２を除去しなければ、そのエッチングにより下
層配線１１を細くしてしまう等の問題が生じる。
示した従来の技術では、エアギャップ１３は上層配線１
０のレイアウトによる依存性をもつエアギャップである
ため、同一層配線の同一ルールによりパターニングされ
た配線１０により、エアギャップ１３の形状，有無に違
いがあり、下層配線１１，１１間の容量が一律にならな
いという問題点がある。また、上層配線１０をマスクと
した場合、十分な選択比のあるエッチング条件にて層間
絶縁膜１２を除去しなければ、そのエッチングにより下
層配線１１を細くしてしまう等の問題が生じる。
【０００５】また図５に示す特公平７−１１４２３６号
公報に示された技術では、半導体基板１５の絶縁膜１６
上に形成した配線１７間にスパッタリング法により絶縁
膜１８を埋設し、配線１７の厚みに対応したアスペクト
比に合わせて制御しエアギャップ１９を形成させてい
た。
公報に示された技術では、半導体基板１５の絶縁膜１６
上に形成した配線１７間にスパッタリング法により絶縁
膜１８を埋設し、配線１７の厚みに対応したアスペクト
比に合わせて制御しエアギャップ１９を形成させてい
た。
【０００６】しかしながら図５に示す技術によって、エ
アギャップ１９を形成した場合、配線のエッチング方
法、強いては形状を考慮に加えていないため、配線１７
の下面より上方に浮いた位置にエアギャップ１９が生成
されてしまい、そのため、同層配線１７，１７間の容量
としては、エアギャップ１９の下方を通る電気力線の容
量が加重されることとなり、十分な低下が望めない。
アギャップ１９を形成した場合、配線のエッチング方
法、強いては形状を考慮に加えていないため、配線１７
の下面より上方に浮いた位置にエアギャップ１９が生成
されてしまい、そのため、同層配線１７，１７間の容量
としては、エアギャップ１９の下方を通る電気力線の容
量が加重されることとなり、十分な低下が望めない。
【０００７】また特開昭６２−５６４３号公報に開示さ
れた技術では、隣接する同層の配線間の距離が小さい場
合、ＣＶＤ法にて成膜した層間膜では、配線間にエアギ
ャップが生じ、誘電率の低下が可能であり、かつ、エア
ギャップの効果を十分に活用するため、配線形成時にオ
ーバーエッチを行い、配線下部の絶縁膜から上方に伸び
るエアギャップを形成させることで、より同層配線間容
量の低減を図っている。しかし、通常のＣＶＤ法を用い
てエアギャップ位置，大きさを制御するには問題があ
る。たとえば、アルミエッチング時のオーバーエッチ量
が大きすぎた場合、配線間のアスペクト比が大きくな
り、エアギャップが配線の下方にのみ生じると考えられ
る。また、通常のアルミエッチング方法では、レジスト
との選択性が十分に取れないため、下層層間膜をエッチ
ング除去する際に、配線の上縁角部が欠落してしまうと
いう問題が生じる。
れた技術では、隣接する同層の配線間の距離が小さい場
合、ＣＶＤ法にて成膜した層間膜では、配線間にエアギ
ャップが生じ、誘電率の低下が可能であり、かつ、エア
ギャップの効果を十分に活用するため、配線形成時にオ
ーバーエッチを行い、配線下部の絶縁膜から上方に伸び
るエアギャップを形成させることで、より同層配線間容
量の低減を図っている。しかし、通常のＣＶＤ法を用い
てエアギャップ位置，大きさを制御するには問題があ
る。たとえば、アルミエッチング時のオーバーエッチ量
が大きすぎた場合、配線間のアスペクト比が大きくな
り、エアギャップが配線の下方にのみ生じると考えられ
る。また、通常のアルミエッチング方法では、レジスト
との選択性が十分に取れないため、下層層間膜をエッチ
ング除去する際に、配線の上縁角部が欠落してしまうと
いう問題が生じる。
【０００８】本発明の目的は、同一層に隣接して形成さ
れる配線間の容量を可及的速やかに低減する半導体装置
及びその製造方法を提供することにある。
れる配線間の容量を可及的速やかに低減する半導体装置
及びその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置の製造方法は、配線層形成
工程と、エッチング工程と、第２の層間膜形成工程とを
有する半導体装置の製造方法であって、配線層形成工程
は、第１の層間膜上に配線層を形成する処理であり、エ
ッチング工程は、配線加工用のマスクとして酸化膜を用
いて、配線層を所望の形状にパターニングするととも
に、パターニングされた隣接の配線間にギャップを形成
し、さらに前記配線間のギャップを通して下層の第１の
層間膜をオーバーエッチングし、ギャップを第１の層間
膜側に延長し、ギャップのアスペクト比を大きくする処
理であり、第２の層間膜形成工程は、隣接する配線間の
ギャップ内に層間膜を充填し、かつギャップのアスペク
ト比が高いことを利用して第２の層間膜内にエアギャッ
プを配線の厚さ方向で配線を横切る方向に形成する処理
である。
め、本発明に係る半導体装置の製造方法は、配線層形成
工程と、エッチング工程と、第２の層間膜形成工程とを
有する半導体装置の製造方法であって、配線層形成工程
は、第１の層間膜上に配線層を形成する処理であり、エ
ッチング工程は、配線加工用のマスクとして酸化膜を用
いて、配線層を所望の形状にパターニングするととも
に、パターニングされた隣接の配線間にギャップを形成
し、さらに前記配線間のギャップを通して下層の第１の
層間膜をオーバーエッチングし、ギャップを第１の層間
膜側に延長し、ギャップのアスペクト比を大きくする処
理であり、第２の層間膜形成工程は、隣接する配線間の
ギャップ内に層間膜を充填し、かつギャップのアスペク
ト比が高いことを利用して第２の層間膜内にエアギャッ
プを配線の厚さ方向で配線を横切る方向に形成する処理
である。
【００１０】また前記酸化膜は、窒素を含むものであ
る。
る。
【００１１】また前記酸化膜は、フッ素を含むものであ
る。
る。
【００１２】また前記配線のエッチング工程と、前記第
１の層間膜のエッチング工程とを独立した別工程にて行
う。
１の層間膜のエッチング工程とを独立した別工程にて行
う。
【００１３】また第２の層間膜は、バイアスＥＣＲ成膜
法により成膜する。
法により成膜する。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００１５】（実施形態１）図１は、本発明の実施形態
に係る半導体装置を示す断面図である。
に係る半導体装置を示す断面図である。
【００１６】図１において、本発明の実施形態に係る半
導体装置、特に配線構造は、機能素子が形成された半導
体基板１上に第１の層間膜２ａが形成され、第１の層間
膜２ａ上に同層の配線３ａ，３ａが隣接して形成され、
隣接する配線３ａ，３ａ間にギャップ８が形成され、ギ
ャップ８間及び配線３ａ上に第２の層間膜６が堆積され
ている。
導体装置、特に配線構造は、機能素子が形成された半導
体基板１上に第１の層間膜２ａが形成され、第１の層間
膜２ａ上に同層の配線３ａ，３ａが隣接して形成され、
隣接する配線３ａ，３ａ間にギャップ８が形成され、ギ
ャップ８間及び配線３ａ上に第２の層間膜６が堆積され
ている。
【００１７】さらに本発明は、隣接する配線３ａ，３ａ
間のギャップ８間に第２の層間膜６を堆積するにあたっ
て、ギャップ８の底部をエッチングしてギャップ８を下
層の層間膜２ａの表層より下方に延在させ、そのギャッ
プ８内に第２の層間膜６を堆積し、第２の層間膜６内に
形成されるエアギャップ７を配線３ａの厚さ方向（配線
３ａを横切る方向）に延長して設け、配線３ａの厚さ寸
法方向（図中、上下方向）に堆積された第２の層間膜６
を延長したエアギャップ（空隙）７により完全に分離し
たものである。
間のギャップ８間に第２の層間膜６を堆積するにあたっ
て、ギャップ８の底部をエッチングしてギャップ８を下
層の層間膜２ａの表層より下方に延在させ、そのギャッ
プ８内に第２の層間膜６を堆積し、第２の層間膜６内に
形成されるエアギャップ７を配線３ａの厚さ方向（配線
３ａを横切る方向）に延長して設け、配線３ａの厚さ寸
法方向（図中、上下方向）に堆積された第２の層間膜６
を延長したエアギャップ（空隙）７により完全に分離し
たものである。
【００１８】図１に本発明の実施形態に係る半導体装置
は、同層の隣接した配線３ａ，３ａ間に堆積された第２
の層間膜６がエアギャップ７により完全に分離されるこ
ととなり、同層の隣接した配線３ａ，３ａ間の容量を極
力小さくすることができる。
は、同層の隣接した配線３ａ，３ａ間に堆積された第２
の層間膜６がエアギャップ７により完全に分離されるこ
ととなり、同層の隣接した配線３ａ，３ａ間の容量を極
力小さくすることができる。
【００１９】次に本発明の実施形態に係る半導体装置の
製造方法を図２により説明する。
製造方法を図２により説明する。
【００２０】図２（ａ）に示すように、機能素子が形成
された半導体基板１上に第１の層間膜２を形成した後、
第１の層間膜２上に、例えばＴｉＮ５００Å／Ｔｉ２５
０Å／ＡｌＣｕ４，５００Å／Ｔｉ２５０Åを多層化し
た複合膜からなる第１の配線層３をスパッタにて成膜形
成し、第１の配線層３上に、第１の層間膜２とエッチン
グレートが等しい或いは遅い酸化膜４を例えば５００Å
の膜厚に成膜を形成する。
された半導体基板１上に第１の層間膜２を形成した後、
第１の層間膜２上に、例えばＴｉＮ５００Å／Ｔｉ２５
０Å／ＡｌＣｕ４，５００Å／Ｔｉ２５０Åを多層化し
た複合膜からなる第１の配線層３をスパッタにて成膜形
成し、第１の配線層３上に、第１の層間膜２とエッチン
グレートが等しい或いは遅い酸化膜４を例えば５００Å
の膜厚に成膜を形成する。
【００２１】次に図２（ｂ）に示すように、酸化膜４上
にフォトレジスト５を塗布する。次にフォトレジスト５
に対して露光及び現像を行い、第１の配線層３をエッチ
ングする形状に合わせてフォトレジスト５をパターニン
グする。
にフォトレジスト５を塗布する。次にフォトレジスト５
に対して露光及び現像を行い、第１の配線層３をエッチ
ングする形状に合わせてフォトレジスト５をパターニン
グする。
【００２２】次に図２（ｃ）に示すように、パターニン
グされたフォトレジスト５をマスクとして、酸化膜４を
部分的にエッチングし、その後、フォトレジスト５を剥
離する。このとき、第１の配線層３上には、配線層３を
エッチングするマスク形状をなす酸化膜４ａが存在する
こととなる。
グされたフォトレジスト５をマスクとして、酸化膜４を
部分的にエッチングし、その後、フォトレジスト５を剥
離する。このとき、第１の配線層３上には、配線層３を
エッチングするマスク形状をなす酸化膜４ａが存在する
こととなる。
【００２３】次に図２（ｄ）に示すように、パターニン
グされた酸化膜４ａをマスクとして、第１の配線層３を
部分的にエッチングし、配線層３の一部にギャップ８を
形成し、ギャップ８を挾んで隣接する配線３ａ，３ａを
同一層に形成する。
グされた酸化膜４ａをマスクとして、第１の配線層３を
部分的にエッチングし、配線層３の一部にギャップ８を
形成し、ギャップ８を挾んで隣接する配線３ａ，３ａを
同一層に形成する。
【００２４】ここで、同一層で隣接する配線３ａ，３ａ
間に生じる容量が問題となる。
間に生じる容量が問題となる。
【００２５】本発明では、マスクとしての酸化膜４ａと
下層の第１の層間膜２とのエッチング選択比を利用し
て、配線３ａ，３ａ間のギャップ８のアスペクト比を所
望の値となるまで第１の層間膜２の一部をエッチングす
る。具体的には、ギャップ８内を通して下層の層間膜２
の表層より下方にエッチングし、そのエッチングされた
層間膜２ａ側にギャップ８を延長させる。これにより、
ギャップ８は、配線３ａの厚さ寸法（図中、上下方向の
寸法）を越えて下層の層間膜２ａの一部まで延長され、
ギャップ８のアスペクト比が所望の値となる。
下層の第１の層間膜２とのエッチング選択比を利用し
て、配線３ａ，３ａ間のギャップ８のアスペクト比を所
望の値となるまで第１の層間膜２の一部をエッチングす
る。具体的には、ギャップ８内を通して下層の層間膜２
の表層より下方にエッチングし、そのエッチングされた
層間膜２ａ側にギャップ８を延長させる。これにより、
ギャップ８は、配線３ａの厚さ寸法（図中、上下方向の
寸法）を越えて下層の層間膜２ａの一部まで延長され、
ギャップ８のアスペクト比が所望の値となる。
【００２６】この場合、酸化膜４ａと層間膜２ａとは、
エッチングレートが等しい或いは遅い材料を用いている
ため、層間膜２ａをエッチングする際に酸化膜４ａが同
様にエッチングされ、図２（ｃ）の場合と比較して、膜
厚が目減りし、膜厚の薄い酸化膜４ｃとなる。
エッチングレートが等しい或いは遅い材料を用いている
ため、層間膜２ａをエッチングする際に酸化膜４ａが同
様にエッチングされ、図２（ｃ）の場合と比較して、膜
厚が目減りし、膜厚の薄い酸化膜４ｃとなる。
【００２７】次に図２（ｅ）に示すように、例えばＳｉ
Ｈ4４０ｓｃｃｍ，Ｏ2６０ｓｃｃｍ，Ａｒ７０ｓｃｃｍ
のガス比でバイアスＥＣＲ成膜法により、ギャップ８内
及び酸化膜４ｃ上に第２の層間膜６を成膜形成する。こ
の際、ギャップ８は、第１の層間絶縁膜２ａの一部に食
い込んで延長して形成され、その深さが深くなってアス
ペクト比が大きくなるため、第２の層間膜６内には、エ
アギャップ７が配線３ａの厚さ寸法を越えて下層の層間
膜２ａ側に延長した形状で形成されることとなる。
Ｈ4４０ｓｃｃｍ，Ｏ2６０ｓｃｃｍ，Ａｒ７０ｓｃｃｍ
のガス比でバイアスＥＣＲ成膜法により、ギャップ８内
及び酸化膜４ｃ上に第２の層間膜６を成膜形成する。こ
の際、ギャップ８は、第１の層間絶縁膜２ａの一部に食
い込んで延長して形成され、その深さが深くなってアス
ペクト比が大きくなるため、第２の層間膜６内には、エ
アギャップ７が配線３ａの厚さ寸法を越えて下層の層間
膜２ａ側に延長した形状で形成されることとなる。
【００２８】ここで、エアギャップ７の底面が配線３ａ
より下方に延長するためには、先の配線のエッチングに
おける第１の層間膜２のエッチングを時間で調節すれば
よい。また同様に、第２の層間膜６を化学的機械的研磨
（ＣＭＰ）により平坦化させる場合、第１の層間膜２ａ
のエッチング量を調節することで、第２の層間膜６の成
膜条件を変更することなく、少なくともエアギャップ７
の上部が研磨後の表面に現れないようにすることも可能
である。
より下方に延長するためには、先の配線のエッチングに
おける第１の層間膜２のエッチングを時間で調節すれば
よい。また同様に、第２の層間膜６を化学的機械的研磨
（ＣＭＰ）により平坦化させる場合、第１の層間膜２ａ
のエッチング量を調節することで、第２の層間膜６の成
膜条件を変更することなく、少なくともエアギャップ７
の上部が研磨後の表面に現れないようにすることも可能
である。
【００２９】尚、以上説明した製造工程において、マス
ク酸化膜４ａを形成した後、フォトレジスト５を除去す
ることなく、第１の配線３を部分的にエッチング除去す
るようにしてもよい。
ク酸化膜４ａを形成した後、フォトレジスト５を除去す
ることなく、第１の配線３を部分的にエッチング除去す
るようにしてもよい。
【００３０】（実施形態２）図３は、本発明の実施形態
２を示す断面図である。はじめに、図３（ａ）に示すよ
うに、第１の層間膜２を有する半導体基板１上に、例え
ばＴｉＮ５００Å／Ｔｉ２５０Å／ＡｌＣｕ４，５００
Å／Ｔｉ２５０Åからなる複合の第１の配線層３をスパ
ッタにて成膜し、第１の層間膜２とエッチングレートが
同等もしくは遅い酸化膜４を例えば５，０００Å成膜す
る。
２を示す断面図である。はじめに、図３（ａ）に示すよ
うに、第１の層間膜２を有する半導体基板１上に、例え
ばＴｉＮ５００Å／Ｔｉ２５０Å／ＡｌＣｕ４，５００
Å／Ｔｉ２５０Åからなる複合の第１の配線層３をスパ
ッタにて成膜し、第１の層間膜２とエッチングレートが
同等もしくは遅い酸化膜４を例えば５，０００Å成膜す
る。
【００３１】次に図３（ｂ）に示すように、酸化膜４を
第１の配線パターンに加工するために、フォトレジスト
を塗布し、露光、および現像を行う。
第１の配線パターンに加工するために、フォトレジスト
を塗布し、露光、および現像を行う。
【００３２】次に図３（ｃ）に示すように、パターニン
グされたフォトレジスト５をマスクとして酸化膜４を部
分的にエッチング除去し、レジストを剥離し、マスクと
しての酸化膜４ａを残す。
グされたフォトレジスト５をマスクとして酸化膜４を部
分的にエッチング除去し、レジストを剥離し、マスクと
しての酸化膜４ａを残す。
【００３３】次に図３（ｄ）に示すように、パターニン
グされた酸化膜４ａをマスクとして、第１の配線層３を
部分的に、例えばＣｌ2，ＢＣｌ3，ＣＨＦ3ガスを用い
てエッチング除去し、パターニングされた配線３ａを形
成する。
グされた酸化膜４ａをマスクとして、第１の配線層３を
部分的に、例えばＣｌ2，ＢＣｌ3，ＣＨＦ3ガスを用い
てエッチング除去し、パターニングされた配線３ａを形
成する。
【００３４】次に図３（ｅ）に示すように、配線３ａの
エッチング時に第１の層間膜２をエッチングすることを
容易にするため、酸化膜エッチング装置、例えば、ＣＦ
4，ＣＨＦ3，Ａｒ，Ｈｅガスを用い、マスク酸化膜４ａ
および配線３ａと第１の層間膜２とのエッチング選択比
を利用して、配線間のアスペクト比を所望の値となるま
で第１の層間膜２をエッチングする。
エッチング時に第１の層間膜２をエッチングすることを
容易にするため、酸化膜エッチング装置、例えば、ＣＦ
4，ＣＨＦ3，Ａｒ，Ｈｅガスを用い、マスク酸化膜４ａ
および配線３ａと第１の層間膜２とのエッチング選択比
を利用して、配線間のアスペクト比を所望の値となるま
で第１の層間膜２をエッチングする。
【００３５】次に図３（ｆ）に示すように、第２の層間
膜６をＳｉＨ4，４０ｓｃｃｍ，Ｏ2６０ｓｃｃｍ，Ａｒ
７０ｓｃｃｍのガス比でバイアスＥＣＲ成膜法により酸
化膜６を成膜させると、エアギャップ７が配線３ａ，３
ａ間に生成される。ここで、エアギャップ７の底面が配
線３ａより下方に延長するためには、先の配線のエッチ
ングにおける第１の層間膜２のエッチングを時間で調節
すればよい。また同様に、第２の層間膜６を化学的機械
的研磨（ＣＭＰ）により平坦化させる場合、第１の層間
膜２ａのエッチング量を調節することで、第２の層間膜
６の成膜条件を変更することなく、少なくともエアギャ
ップ７の上部が研磨後の表面に現れないようにすること
も可能である。
膜６をＳｉＨ4，４０ｓｃｃｍ，Ｏ2６０ｓｃｃｍ，Ａｒ
７０ｓｃｃｍのガス比でバイアスＥＣＲ成膜法により酸
化膜６を成膜させると、エアギャップ７が配線３ａ，３
ａ間に生成される。ここで、エアギャップ７の底面が配
線３ａより下方に延長するためには、先の配線のエッチ
ングにおける第１の層間膜２のエッチングを時間で調節
すればよい。また同様に、第２の層間膜６を化学的機械
的研磨（ＣＭＰ）により平坦化させる場合、第１の層間
膜２ａのエッチング量を調節することで、第２の層間膜
６の成膜条件を変更することなく、少なくともエアギャ
ップ７の上部が研磨後の表面に現れないようにすること
も可能である。
【００３６】また、マスク酸化膜４ａを形成後、フォト
レジスト５を除去することなく、第１の配線層３を部分
的にエッチング除去しても良い。
レジスト５を除去することなく、第１の配線層３を部分
的にエッチング除去しても良い。
【００３７】
【発明の効果】以上説明したように本発明によれば、配
線間スペースと配線の厚さに併せて均一に配線下面より
下から所望の高さを有するエアギャップを生成すること
ができるため、十分な同層配線間容量を低下させること
ができる。
線間スペースと配線の厚さに併せて均一に配線下面より
下から所望の高さを有するエアギャップを生成すること
ができるため、十分な同層配線間容量を低下させること
ができる。
【００３８】また酸化膜をマスクとして用いて配線（ア
ルミ）をエッチングすることにより、従来のようにレジ
ストをマスクとして用いて配線をエッチングする場合に
比べてエッチング選択比を取り易く、したがって微細な
穴を形成することができる。
ルミ）をエッチングすることにより、従来のようにレジ
ストをマスクとして用いて配線をエッチングする場合に
比べてエッチング選択比を取り易く、したがって微細な
穴を形成することができる。
【００３９】エッチングマスク用の酸化膜に窒素（Ｎ）
を含めることにより、配線（アルミ）と配線下の層間絶
縁膜とのエッチング選択比を取り易くなる。さらにエッ
チングマスク用の酸化膜がエッチングしても配線上に残
る場合、酸化膜にフッ素を含めることにより、酸化膜の
誘電率を下げることができ、したがって上下の配線間で
配線間容量を下げることができる。
を含めることにより、配線（アルミ）と配線下の層間絶
縁膜とのエッチング選択比を取り易くなる。さらにエッ
チングマスク用の酸化膜がエッチングしても配線上に残
る場合、酸化膜にフッ素を含めることにより、酸化膜の
誘電率を下げることができ、したがって上下の配線間で
配線間容量を下げることができる。
【００４０】配線のエッチング工程と、配線下の第１の
層間膜のエッチング工程とを独立した別工程にて行なう
ことにより、各エッチング工程に最適なガスなどのエッ
チング状態を最適化することができ、ＴＡＴ短縮などの
生産性を向上することができる。
層間膜のエッチング工程とを独立した別工程にて行なう
ことにより、各エッチング工程に最適なガスなどのエッ
チング状態を最適化することができ、ＴＡＴ短縮などの
生産性を向上することができる。
【００４１】エアギャップを内包する層間絶縁膜を成膜
する際、バイアスＥＣＲ成膜法を用いることにより、Ｃ
ＶＤなどよりエアギャップ形成時の制御性を向上させる
ことができる。つまり、エアギャップを目的とする上下
位置と大きさ（幅と高さ）に容易に形成することができ
る。
する際、バイアスＥＣＲ成膜法を用いることにより、Ｃ
ＶＤなどよりエアギャップ形成時の制御性を向上させる
ことができる。つまり、エアギャップを目的とする上下
位置と大きさ（幅と高さ）に容易に形成することができ
る。
【図１】本発明の実施形態に係る半導体装置を示す断面
図である。
図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図３】本発明の実施形態２に係る半導体装置の製造方
法を工程順に示す断面図である。
法を工程順に示す断面図である。
【図４】（ａ）は、従来例を示す平面図、（ｂ）は
（ａ）のＡ−Ｂ線断面図、（ｃ）は、（ａ）のＣ−Ｄ線
断面図である。
（ａ）のＡ−Ｂ線断面図、（ｃ）は、（ａ）のＣ−Ｄ線
断面図である。
【図５】別の従来例を示す断面図である。
１ 基板 ２ 第１の層間膜 ２ａ 部分的にエッチングされた第１の層間膜 ３ 第１の配線層 ３ａ パターニングされた配線 ４ マスク酸化膜 ４ａ 第１の配線パターンに加工された酸化膜 ４ｂ アルミエッチングによる膜減りした酸化膜 ４ｃ 第１の層間膜を部分的にエッチングしたことによ
り膜減りしたマスク酸化膜 ５ 第１の配線パターンに加工されたフォトレジスト ６ 第２の層間膜 ７ エアギャップ
り膜減りしたマスク酸化膜 ５ 第１の配線パターンに加工されたフォトレジスト ６ 第２の層間膜 ７ エアギャップ
Claims (5)
- 【請求項１】 配線層形成工程と、エッチング工程と、
第２の層間膜形成工程とを有する半導体装置の製造方法
であって、 配線層形成工程は、第１の層間膜上に配線層を形成する
処理であり、 エッチング工程は、配線加工用のマスクとして酸化膜を
用いて、配線層を所望の形状にパターニングするととも
に、パターニングされた隣接の配線間にギャップを形成
し、さらに前記配線間のギャップを通して下層の第１の
層間膜をオーバーエッチングし、ギャップを第１の層間
膜側に延長し、ギャップのアスペクト比を大きくする処
理であり、 第２の層間膜形成工程は、隣接する配線間のギャップ内
に層間膜を充填し、かつギャップのアスペクト比が高い
ことを利用して第２の層間膜内にエアギャップを配線の
厚さ方向で配線を横切る方向に形成する処理であること
を特徴とする半導体装置の製造方法。 - 【請求項２】 前記酸化膜は、窒素を含むものであるこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】 前記酸化膜は、フッ素を含むものである
ことを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項４】 前記配線のエッチング工程と、前記第１
の層間膜のエッチング工程とを独立した別工程にて行う
ことを特徴とする請求項１，２又は３に記載の半導体装
置の製造方法。 - 【請求項５】 前記第２の層間膜は、バイアスＥＣＲ成
膜法により成膜することを特徴とする請求項１，２，３
又は４に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309282A JP2917940B2 (ja) | 1996-11-20 | 1996-11-20 | 半導体装置の製造方法 |
| KR1019970060687A KR100256525B1 (ko) | 1996-11-20 | 1997-11-18 | 배선 사이에 끼워진 캐비티를 가진 반도체 장치의 제조 방법 |
| US08/975,046 US6146989A (en) | 1996-11-20 | 1997-11-20 | Method of fabricating semiconductor device with cavity interposed between wirings |
| CN97114153A CN1095199C (zh) | 1996-11-20 | 1997-11-20 | 布线之间有空腔的半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8309282A JP2917940B2 (ja) | 1996-11-20 | 1996-11-20 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10150103A true JPH10150103A (ja) | 1998-06-02 |
| JP2917940B2 JP2917940B2 (ja) | 1999-07-12 |
Family
ID=17991127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8309282A Expired - Lifetime JP2917940B2 (ja) | 1996-11-20 | 1996-11-20 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6146989A (ja) |
| JP (1) | JP2917940B2 (ja) |
| KR (1) | KR100256525B1 (ja) |
| CN (1) | CN1095199C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6303487B1 (en) | 1998-12-03 | 2001-10-16 | Nec Corporation | Method for forming an air gap in an insulating film between adjacent interconnection conductors in a semiconductor device |
| US6309958B1 (en) | 1998-09-08 | 2001-10-30 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| KR100495857B1 (ko) * | 1998-12-29 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 금속 배선 형성 방법 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3436221B2 (ja) | 1999-03-15 | 2003-08-11 | ソニー株式会社 | 半導体装置の製造方法 |
| JP6200818B2 (ja) * | 2014-01-21 | 2017-09-20 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US12354915B2 (en) | 2021-04-29 | 2025-07-08 | Chengdu Boe Optoelectronics Technology Co., Ltd. | Display substrate, manufacturing method thereof, and display apparatus |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4667395A (en) * | 1985-03-29 | 1987-05-26 | International Business Machines Corporation | Method for passivating an undercut in semiconductor device preparation |
| JPS625643A (ja) * | 1985-07-01 | 1987-01-12 | Nec Corp | 半導体集積回路 |
| JPH03196662A (ja) * | 1989-12-26 | 1991-08-28 | Nec Corp | 半導体集積回路の配線構造およびその製造方法 |
| JP2811131B2 (ja) * | 1991-04-26 | 1998-10-15 | 三菱電機株式会社 | 半導体装置の配線接続構造およびその製造方法 |
| JPH05243402A (ja) * | 1992-03-03 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
| JPH07114236A (ja) * | 1993-10-15 | 1995-05-02 | Konica Corp | カラー画像形成装置のドラムカートリッジ |
| JP3481287B2 (ja) * | 1994-02-24 | 2003-12-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-11-20 JP JP8309282A patent/JP2917940B2/ja not_active Expired - Lifetime
-
1997
- 1997-11-18 KR KR1019970060687A patent/KR100256525B1/ko not_active Expired - Fee Related
- 1997-11-20 US US08/975,046 patent/US6146989A/en not_active Expired - Lifetime
- 1997-11-20 CN CN97114153A patent/CN1095199C/zh not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6309958B1 (en) | 1998-09-08 | 2001-10-30 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6303487B1 (en) | 1998-12-03 | 2001-10-16 | Nec Corporation | Method for forming an air gap in an insulating film between adjacent interconnection conductors in a semiconductor device |
| KR100495857B1 (ko) * | 1998-12-29 | 2005-09-02 | 주식회사 하이닉스반도체 | 반도체 소자의 다층 금속 배선 형성 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100256525B1 (ko) | 2000-05-15 |
| CN1095199C (zh) | 2002-11-27 |
| US6146989A (en) | 2000-11-14 |
| KR19980042518A (ko) | 1998-08-17 |
| JP2917940B2 (ja) | 1999-07-12 |
| CN1183641A (zh) | 1998-06-03 |
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