JPH1056083A - 実質的に直交する行および列を有するメモリアレイ - Google Patents
実質的に直交する行および列を有するメモリアレイInfo
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- JPH1056083A JPH1056083A JP9141406A JP14140697A JPH1056083A JP H1056083 A JPH1056083 A JP H1056083A JP 9141406 A JP9141406 A JP 9141406A JP 14140697 A JP14140697 A JP 14140697A JP H1056083 A JPH1056083 A JP H1056083A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 高い緻密性を有しかつメタライゼーションに
よってプログラム可能な、ＲＯＭマトリックスメモリア
レイを提供する。 【解決手段】 緻密性の高いマトリックスのメモリアレ
イは、以下のものを含む。すなわち、Ｐ型の半導体基板
（２０）と、活性列を分離する厚い酸化物列（３０）
と、ゲート行と、それらの行が活性列をカバーする位置
に挿入されたゲート絶縁体（３１）と、厚い酸化物列と
ゲート行とによって限定されたＮ型のアイランド（２
１）と、活性列のピッチの、ビット線を構成する第１の
導電列と、第１の導電列の２倍のピッチの、基準線を構
成する第２の導電列と、各アイランドと第１の導電列ま
たは第２の導電列との間の接続部とを含む。
よってプログラム可能な、ＲＯＭマトリックスメモリア
レイを提供する。 【解決手段】 緻密性の高いマトリックスのメモリアレ
イは、以下のものを含む。すなわち、Ｐ型の半導体基板
（２０）と、活性列を分離する厚い酸化物列（３０）
と、ゲート行と、それらの行が活性列をカバーする位置
に挿入されたゲート絶縁体（３１）と、厚い酸化物列と
ゲート行とによって限定されたＮ型のアイランド（２
１）と、活性列のピッチの、ビット線を構成する第１の
導電列と、第１の導電列の２倍のピッチの、基準線を構
成する第２の導電列と、各アイランドと第１の導電列ま
たは第２の導電列との間の接続部とを含む。
Description
【０００１】
【発明の分野】この発明は、ＲＯＭメモリマトリックス
またはメモリアレイに関する。
またはメモリアレイに関する。
【０００２】
【関連技術の説明】図１は、ＲＯＭマトリックスの構造
を包括的に示す。このマトリックスは、列またはビット
線Ｃｊと交差する行またはワード線Ｌｉの組からなる。
行Ｌｉと列Ｃｊとの各交点に、トランジスタＴｉｊが配
置され、そのゲートは行Ｌｉに、そのドレインは列Ｃｊ
に、およびそのソースは接地等の基準電位Ｖｓｓに接続
する。
を包括的に示す。このマトリックスは、列またはビット
線Ｃｊと交差する行またはワード線Ｌｉの組からなる。
行Ｌｉと列Ｃｊとの各交点に、トランジスタＴｉｊが配
置され、そのゲートは行Ｌｉに、そのドレインは列Ｃｊ
に、およびそのソースは接地等の基準電位Ｖｓｓに接続
する。
【０００３】このメモリマトリックスは、各交点にトラ
ンジスタＴｉｊが存在するかしないかが、製造時にプロ
グラムされる。製造の簡素化のためおよび電荷平衡のた
めに、トランジスタＴｉｊは通常各交点に配置され、不
活性であることが望まれる交点に位置するトランジスタ
が、たとえばそれらのゲートを禁止するか、またはそれ
らのドレイン接続を実現しないことによって、禁止され
る。
ンジスタＴｉｊが存在するかしないかが、製造時にプロ
グラムされる。製造の簡素化のためおよび電荷平衡のた
めに、トランジスタＴｉｊは通常各交点に配置され、不
活性であることが望まれる交点に位置するトランジスタ
が、たとえばそれらのゲートを禁止するか、またはそれ
らのドレイン接続を実現しないことによって、禁止され
る。
【０００４】このマトリックス構造は、行またはワード
線および列またはビット線のデコーディング、プリチャ
ージ、増幅、多重化等のためのいくつかの回路に関連す
る。これらの種々の回路は、公知でありまたそれ自体が
この発明の目的ではないので、ここで説明はしない。
線および列またはビット線のデコーディング、プリチャ
ージ、増幅、多重化等のためのいくつかの回路に関連す
る。これらの種々の回路は、公知でありまたそれ自体が
この発明の目的ではないので、ここで説明はしない。
【０００５】図２は、図１のメモリアレイを実現する基
本的な構造の、列に沿った断面図を非常に概略的に示
す。各トランジスタＴｉｊは第１の導電型の、軽くドー
プされた半導体基板１０内に形成され、厚い酸化物領域
１１によってその隣接物と分離される。このＭＯＳトラ
ンジスタのゲートＧは、同じ行内のＭＯＳトランジスタ
のすべてのゲートをカバーし、かつ、トランジスタ間で
は厚い酸化物領域の上方に延びる、たとえばポリシリコ
ンの、導通ラインＬｉの一部分に対応する。同じ行内の
すべてのトランジスタのソースＳは、電位Ｖｓｓに接続
された、連続した拡散行の一部分に対応する（同じ行内
の隣接するトランジスタのソース間に厚い酸化物は存在
しない）。１列内のトランジスタのすべてのドレインＤ
は、ビア１２を介して同じ列のメタライゼーションＣｊ
に接続する。
本的な構造の、列に沿った断面図を非常に概略的に示
す。各トランジスタＴｉｊは第１の導電型の、軽くドー
プされた半導体基板１０内に形成され、厚い酸化物領域
１１によってその隣接物と分離される。このＭＯＳトラ
ンジスタのゲートＧは、同じ行内のＭＯＳトランジスタ
のすべてのゲートをカバーし、かつ、トランジスタ間で
は厚い酸化物領域の上方に延びる、たとえばポリシリコ
ンの、導通ラインＬｉの一部分に対応する。同じ行内の
すべてのトランジスタのソースＳは、電位Ｖｓｓに接続
された、連続した拡散行の一部分に対応する（同じ行内
の隣接するトランジスタのソース間に厚い酸化物は存在
しない）。１列内のトランジスタのすべてのドレインＤ
は、ビア１２を介して同じ列のメタライゼーションＣｊ
に接続する。
【０００６】図２の線図は非常に簡略化されており、実
際に実現する際には種々の変形がなされる。たとえば、
ドレインおよびソースをＬＤＤ型にする、ゲートの下で
しきい値調整ドーピングを行なう、ゲートポリシリコン
を金属シリサイドでコーティングする、複数のレベルの
ポリシリコンを設ける、複数のレベルのメタライゼーシ
ョンを設ける、等である。
際に実現する際には種々の変形がなされる。たとえば、
ドレインおよびソースをＬＤＤ型にする、ゲートの下で
しきい値調整ドーピングを行なう、ゲートポリシリコン
を金属シリサイドでコーティングする、複数のレベルの
ポリシリコンを設ける、複数のレベルのメタライゼーシ
ョンを設ける、等である。
【０００７】いずれにせよ、ＲＯＭアレイを組込んだ集
積回路の製造の連続ステップは、以下の主要ステップを
逐次的に含む： −予備注入の形成、 −厚い酸化物の形成、 −第１のレベルのポリシリコンの形成、 −拡散領域の形成、 −いくつかのレベルのメタライゼーションの形成。
積回路の製造の連続ステップは、以下の主要ステップを
逐次的に含む： −予備注入の形成、 −厚い酸化物の形成、 −第１のレベルのポリシリコンの形成、 −拡散領域の形成、 −いくつかのレベルのメタライゼーションの形成。
【０００８】半導体業界においては、通常、シリコン内
で実現される技術操作（フロントエンド）は、メタライ
ゼーションおよびビアを形成する操作（バックエンド）
とは、明確に分離されている。これら２つの種類の操作
は、同じ工場の異なるセクションで、または異なる工場
で、行なわれる。
で実現される技術操作（フロントエンド）は、メタライ
ゼーションおよびビアを形成する操作（バックエンド）
とは、明確に分離されている。これら２つの種類の操作
は、同じ工場の異なるセクションで、または異なる工場
で、行なわれる。
【０００９】実際的な観点から、（活性トランジスタお
よび不活性トランジスタを決定する）メモリアレイをプ
ログラミングするステップは、バックエンドのステップ
に先送りされることが有利である。そうすれば、メモリ
アレイのレベル、および、同じ集積回路内に実現される
プロセッサ等の他のコンポーネントのレベルの、シリコ
ン内にすべての拡散を含む中間コンポーネントを前もっ
て製造し、かつ保存して、顧客の注文を受けた時点でＲ
ＯＭアレイをメタライゼーションによってプログラムす
ることが可能となり、これにより、供給時間がはるかに
短縮される。
よび不活性トランジスタを決定する）メモリアレイをプ
ログラミングするステップは、バックエンドのステップ
に先送りされることが有利である。そうすれば、メモリ
アレイのレベル、および、同じ集積回路内に実現される
プロセッサ等の他のコンポーネントのレベルの、シリコ
ン内にすべての拡散を含む中間コンポーネントを前もっ
て製造し、かつ保存して、顧客の注文を受けた時点でＲ
ＯＭアレイをメタライゼーションによってプログラムす
ることが可能となり、これにより、供給時間がはるかに
短縮される。
【００１０】先に述べたように、選択された交点を禁止
するには、いくつかの技術がある。第１のグループの技
術は、トランジスタゲートを禁止するものである。これ
は、薄いゲート酸化物が形成されるべき位置に、厚い酸
化物を残すことによってなされ得る。この技術の欠点
は、メモリアレイのプログラミングが第１の製造ステッ
プでなされなくてはならないことである。別の技術は、
ゲートの下で基板を濃くドープするインプランテーショ
ンを実現して、そのゲートを動作不能にするものであ
る。この別の技術も、複雑であり、通常のプロセスと比
較して製造ステップを増やし、かつ、やはりフロントエ
ンドステップで実現されるという、欠点を有する。
するには、いくつかの技術がある。第１のグループの技
術は、トランジスタゲートを禁止するものである。これ
は、薄いゲート酸化物が形成されるべき位置に、厚い酸
化物を残すことによってなされ得る。この技術の欠点
は、メモリアレイのプログラミングが第１の製造ステッ
プでなされなくてはならないことである。別の技術は、
ゲートの下で基板を濃くドープするインプランテーショ
ンを実現して、そのゲートを動作不能にするものであ
る。この別の技術も、複雑であり、通常のプロセスと比
較して製造ステップを増やし、かつ、やはりフロントエ
ンドステップで実現されるという、欠点を有する。
【００１１】しかしながら、これらのゲートプログラミ
ング技術は、図１に示された基本的な構造と比較して、
集積密度を相当に増すことを可能にするという利点を有
する。
ング技術は、図１に示された基本的な構造と比較して、
集積密度を相当に増すことを可能にするという利点を有
する。
【００１２】このことが、図３に示される。図３は、ワ
ード線の各対が（この例では行Ｌｉ−２と行Ｌｉ−１と
の間、および、行Ｌｉと行Ｌｉ＋１との間の）同じ基準
行Ｖｓｓを共有するよう実現された、メモリアレイを示
す。このことは、同じ列内の隣接するトランジスタの各
対が、同じソースを共有することを意味する。同様に、
たとえば行Ｌｉ−１と行Ｌｉとの間の、２つの隣接する
トランジスタのドレインも共通である。この構造の利点
は、トランジスタの行間の厚い酸化物の行が取除かれ、
ドレインおよびソースの数が半減されることである。結
果として、明らかに、図１の基本図と比較してメモリア
レイのサイズは大いに減じられる。
ード線の各対が（この例では行Ｌｉ−２と行Ｌｉ−１と
の間、および、行Ｌｉと行Ｌｉ＋１との間の）同じ基準
行Ｖｓｓを共有するよう実現された、メモリアレイを示
す。このことは、同じ列内の隣接するトランジスタの各
対が、同じソースを共有することを意味する。同様に、
たとえば行Ｌｉ−１と行Ｌｉとの間の、２つの隣接する
トランジスタのドレインも共通である。この構造の利点
は、トランジスタの行間の厚い酸化物の行が取除かれ、
ドレインおよびソースの数が半減されることである。結
果として、明らかに、図１の基本図と比較してメモリア
レイのサイズは大いに減じられる。
【００１３】第２の重要なグループの技術は、列のメタ
ライゼーションと個々のドレインとの間に接続を実現す
るかまたはしないというものである。この目的のために
は、図２に示されるように、ビア１２のいくつかを取除
くだけで十分であることが理解されるであろう。したが
って、このプログラミングは、コンタクトのエッチング
用マスクによってなされ得る（このマスクは、図内に示
される下方のメタライゼーション層の下ではなく、上方
の２つのメタライゼーション層の間で実現され得る）。
この種の技術は、ＲＯＭのプログラミングがバックエン
ドのステップで行なわれ得るという利点を有する。
ライゼーションと個々のドレインとの間に接続を実現す
るかまたはしないというものである。この目的のために
は、図２に示されるように、ビア１２のいくつかを取除
くだけで十分であることが理解されるであろう。したが
って、このプログラミングは、コンタクトのエッチング
用マスクによってなされ得る（このマスクは、図内に示
される下方のメタライゼーション層の下ではなく、上方
の２つのメタライゼーション層の間で実現され得る）。
この種の技術は、ＲＯＭのプログラミングがバックエン
ドのステップで行なわれ得るという利点を有する。
【００１４】しかしながら、これらの技術は、図３の線
図のような、隣接するトランジスタが共通のドレインを
有する構造を、もはや提供できないという欠点を有す
る。そこで、図４に示される種類の、隣接するトランジ
スタが共通のソースを有するが別々のドレインを有する
というメモリアレイの構成を使用する必要があり、これ
が図４に示される。したがって、図１の基本構造と比較
して、ソース拡散の２つに１つを削除し、かつ、これら
のソース間の中間の厚い酸化物を削除することにより、
サイズは減じられるが、すべてのドレイン拡散および、
それらのドレイン領域を分離する厚い酸化物はそのまま
である。
図のような、隣接するトランジスタが共通のドレインを
有する構造を、もはや提供できないという欠点を有す
る。そこで、図４に示される種類の、隣接するトランジ
スタが共通のソースを有するが別々のドレインを有する
というメモリアレイの構成を使用する必要があり、これ
が図４に示される。したがって、図１の基本構造と比較
して、ソース拡散の２つに１つを削除し、かつ、これら
のソース間の中間の厚い酸化物を削除することにより、
サイズは減じられるが、すべてのドレイン拡散および、
それらのドレイン領域を分離する厚い酸化物はそのまま
である。
【００１５】したがって、現時点の技術水準において
は、実際には、ゲートプログラミング技術を選択するこ
とによって、製造の便利さを犠牲にして、メモリアレイ
の緻密さを優先するか、または、ドレインプログラミン
グ技術を選択することによって、緻密さを犠牲にして製
造の便利さを優先するかのどちらかが、選択されなくて
はならない。
は、実際には、ゲートプログラミング技術を選択するこ
とによって、製造の便利さを犠牲にして、メモリアレイ
の緻密さを優先するか、または、ドレインプログラミン
グ技術を選択することによって、緻密さを犠牲にして製
造の便利さを優先するかのどちらかが、選択されなくて
はならない。
【００１６】
【発明の概要】したがって、この発明の１つの目的は、
メタライゼーションによってプログラム可能でありかつ
非常に緻密である、ＲＯＭアレイを提供することであ
る。
メタライゼーションによってプログラム可能でありかつ
非常に緻密である、ＲＯＭアレイを提供することであ
る。
【００１７】この発明の別の目的は、実現およびプログ
ラミングが特に容易である、メモリアレイを提供するこ
とである。
ラミングが特に容易である、メモリアレイを提供するこ
とである。
【００１８】この発明のまた別の目的は、浮遊容量が低
くしたがって迅速な読出が可能な、メモリアレイを提供
することである。
くしたがって迅速な読出が可能な、メモリアレイを提供
することである。
【００１９】これらの目的を達成するために、この発明
は、以下のものを含む、実質的に直交する行および列を
有するマトリックスのメモリアレイを提供する。すなわ
ち、第１の導電型の半導体基板と、活性列を分離する厚
い酸化物列と、第１の導電材料のゲート行とを含み、そ
れらの行が活性列をカバーする位置にゲート絶縁体が挿
入され、さらに、厚い酸化物列およびゲート行によって
限定された第２の導電型のドープされたアイランドと、
活性列のピッチの、ビット線を構成する第１の導電列
と、第１の導電列のピッチの２倍の、基準線を構成する
第２の導電列と、各アイランドと第１の対応する導電列
または第２の隣接する導電列との間の接続手段とを含
む、マトリックスのメモリアレイである。
は、以下のものを含む、実質的に直交する行および列を
有するマトリックスのメモリアレイを提供する。すなわ
ち、第１の導電型の半導体基板と、活性列を分離する厚
い酸化物列と、第１の導電材料のゲート行とを含み、そ
れらの行が活性列をカバーする位置にゲート絶縁体が挿
入され、さらに、厚い酸化物列およびゲート行によって
限定された第２の導電型のドープされたアイランドと、
活性列のピッチの、ビット線を構成する第１の導電列
と、第１の導電列のピッチの２倍の、基準線を構成する
第２の導電列と、各アイランドと第１の対応する導電列
または第２の隣接する導電列との間の接続手段とを含
む、マトリックスのメモリアレイである。
【００２０】この発明の一実施例に従って、ゲート領域
の各側に配置された２つのアイランドからなる活性トラ
ンジスタは、第１のアイランドを第１の列におよび第２
のアイランドを第２の列に接続することによって実現さ
れる。
の各側に配置された２つのアイランドからなる活性トラ
ンジスタは、第１のアイランドを第１の列におよび第２
のアイランドを第２の列に接続することによって実現さ
れる。
【００２１】この発明の一実施例に従って、ゲート領域
の各側に配置された２つのアイランドからなる不活性ト
ランジスタは、その２つのアイランドを第１の列または
第２の列に接続することによって実現される。
の各側に配置された２つのアイランドからなる不活性ト
ランジスタは、その２つのアイランドを第１の列または
第２の列に接続することによって実現される。
【００２２】この発明の一実施例に従って、アイランド
の各々は、所与のメタライゼーションレベルに位置する
パッドに接続される。
の各々は、所与のメタライゼーションレベルに位置する
パッドに接続される。
【００２３】この発明の一実施例に従って、プログラミ
ングは、パッドを含むメタライゼーションレベルならび
に、パッドのいくつかをより高いメタライゼーションレ
ベルに接続する基準線およびビア線の構成を選択するこ
とによって行なわれる。
ングは、パッドを含むメタライゼーションレベルならび
に、パッドのいくつかをより高いメタライゼーションレ
ベルに接続する基準線およびビア線の構成を選択するこ
とによって行なわれる。
【００２４】この発明の一実施例に従って、所与のプロ
グラミングについて、各活性列のアイランドの接続は、
ビット線への接続の数が基準線への接続の数より少なく
なるように選択される。
グラミングについて、各活性列のアイランドの接続は、
ビット線への接続の数が基準線への接続の数より少なく
なるように選択される。
【００２５】この発明の以上の目的、特徴および利点
は、添付の図面に関連して、以下のこの発明の特定の実
施例の限定しない説明の中で、詳細に述べられる。
は、添付の図面に関連して、以下のこの発明の特定の実
施例の限定しない説明の中で、詳細に述べられる。
【００２６】
【詳細な説明】半導体コンポーネントの表現の分野で通
例であるように、種々の構造図は一定の比率では示され
ていない。
例であるように、種々の構造図は一定の比率では示され
ていない。
【００２７】図５に示されるように、この発明に従った
メモリアレイは、２つの隣接するトランジスタのソース
およびドレインが共有されている、トランジスタの列を
含む。すなわち、同じ列内の２つの隣接する交点に対し
て２つの拡散領域のみが使用され、それにより、この構
造の列方向に、図３の実施例の場合と同じ緻密さが与え
られる。これらの拡散領域は複数のアイランドとして現
れ、（基準電位Ｖｓｓへの接続が、その一部分がトラン
ジスタのソースに対応する拡散行によって実現される）
図１、図３および図４の構造の場合とは異なり、同じ行
内の拡散領域の組間に連続性はない。
メモリアレイは、２つの隣接するトランジスタのソース
およびドレインが共有されている、トランジスタの列を
含む。すなわち、同じ列内の２つの隣接する交点に対し
て２つの拡散領域のみが使用され、それにより、この構
造の列方向に、図３の実施例の場合と同じ緻密さが与え
られる。これらの拡散領域は複数のアイランドとして現
れ、（基準電位Ｖｓｓへの接続が、その一部分がトラン
ジスタのソースに対応する拡散行によって実現される）
図１、図３および図４の構造の場合とは異なり、同じ行
内の拡散領域の組間に連続性はない。
【００２８】先と同様に、たとえば行Ｌｉのような同じ
行内の交点のすべてのゲートは、たとえばポリシリコン
の線である同じ導通ラインの一部分からなる。
行内の交点のすべてのゲートは、たとえばポリシリコン
の線である同じ導通ラインの一部分からなる。
【００２９】列の方向では、拡散アイランドの各列に、
ビット線を形成する列メタライゼーション（Ｃｊ−１、
Ｃｊ、Ｃｊ＋１、Ｃｊ＋２）が関連し、ビット線の各対
に、列メタライゼーションまたは基準線が関連する。し
たがって、ビット線Ｃｊ−１とビット線Ｃｊとの間に基
準線Ｖｓｓj-1/j が、ビット線Ｃｊ＋１とビット線Ｃｊ
＋２との間に基準線Ｖｓｓj+1/j+2 が存在する。
ビット線を形成する列メタライゼーション（Ｃｊ−１、
Ｃｊ、Ｃｊ＋１、Ｃｊ＋２）が関連し、ビット線の各対
に、列メタライゼーションまたは基準線が関連する。し
たがって、ビット線Ｃｊ−１とビット線Ｃｊとの間に基
準線Ｖｓｓj-1/j が、ビット線Ｃｊ＋１とビット線Ｃｊ
＋２との間に基準線Ｖｓｓj+1/j+2 が存在する。
【００３０】トランジスタＴｉｊを活性にするには、そ
の端子のうちの１つ（ドレインまたはソース）を対応す
る列Ｃｊに接続し、かつその他方の端子（ソースまたは
ドレイン）を対応する列Ｖｓｓj-1/j に接続する。トラ
ンジスタを不活性にするには、その２つの端子を、列Ｃ
ｊまたは列Ｖｓｓj-1/j のいずれかに接続する。
の端子のうちの１つ（ドレインまたはソース）を対応す
る列Ｃｊに接続し、かつその他方の端子（ソースまたは
ドレイン）を対応する列Ｖｓｓj-1/j に接続する。トラ
ンジスタを不活性にするには、その２つの端子を、列Ｃ
ｊまたは列Ｖｓｓj-1/j のいずれかに接続する。
【００３１】図５を検討することにより、示されるメモ
リアレイの一部分が、図６に示されるプログラミングテ
ーブルに対応することが理解されるであろう。たとえ
ば、２つの端子が列Ｃｊに接続されたトランジスタＴｉ
ｊは不活性であり、一方の端子がビット線に、他方の端
子が基準線に接続されたトランジスタＴｉ，ｊ＋２は活
性である。
リアレイの一部分が、図６に示されるプログラミングテ
ーブルに対応することが理解されるであろう。たとえ
ば、２つの端子が列Ｃｊに接続されたトランジスタＴｉ
ｊは不活性であり、一方の端子がビット線に、他方の端
子が基準線に接続されたトランジスタＴｉ，ｊ＋２は活
性である。
【００３２】このように、図５に示される、この発明に
従ったメモリアレイは、列方向で、図３のメモリアレイ
と同じ緻密さを有し、したがって、図４のメモリアレイ
よりもはるかに高い緻密さを有する。
従ったメモリアレイは、列方向で、図３のメモリアレイ
と同じ緻密さを有し、したがって、図４のメモリアレイ
よりもはるかに高い緻密さを有する。
【００３３】この発明に従ったメモリアレイは、行方向
では、図３および図４のメモリアレイよりも明らかに緻
密さが劣るが、これは基準線が存在することによる。し
かしながら、この差は実際には無視できるものである。
事実、たとえば８本の連続した列を考えると、この発明
は、この８本のビット線に対して、基準線を構成する４
本のメタライゼーションを施した列を付加する。しか
し、実際には、図３に示される種類の構造においても、
電位Ｖｓｓへの接続のための拡散行の導電性は低い。こ
れを増強するためには、これらの拡散行上に周期的に金
属性コンタクトがとられて、金属性列との接続が実現さ
れなくてはならず、たとえば、各８列につき１本の金属
性列が提供される。したがって、この発明に従えば、図
３の構造と比較して、８本のビット線のグループにつ
き、実際には３本の金属性列のみが付加されることにな
る。さらに、これらの基準列を備えることで、それらを
備えない場合と比較して、行方向のサイズが大いに増す
ということもない。事実、行方向で、２つの隣接するト
ランジスタの少なくともドレインは厚い酸化物領域によ
って分離されており、この厚い酸化物領域は実質的に、
金属性の線を備えるのに必要な幅を有する。したがっ
て、サイズの増加は全くないかまたは非常に少ない。
では、図３および図４のメモリアレイよりも明らかに緻
密さが劣るが、これは基準線が存在することによる。し
かしながら、この差は実際には無視できるものである。
事実、たとえば８本の連続した列を考えると、この発明
は、この８本のビット線に対して、基準線を構成する４
本のメタライゼーションを施した列を付加する。しか
し、実際には、図３に示される種類の構造においても、
電位Ｖｓｓへの接続のための拡散行の導電性は低い。こ
れを増強するためには、これらの拡散行上に周期的に金
属性コンタクトがとられて、金属性列との接続が実現さ
れなくてはならず、たとえば、各８列につき１本の金属
性列が提供される。したがって、この発明に従えば、図
３の構造と比較して、８本のビット線のグループにつ
き、実際には３本の金属性列のみが付加されることにな
る。さらに、これらの基準列を備えることで、それらを
備えない場合と比較して、行方向のサイズが大いに増す
ということもない。事実、行方向で、２つの隣接するト
ランジスタの少なくともドレインは厚い酸化物領域によ
って分離されており、この厚い酸化物領域は実質的に、
金属性の線を備えるのに必要な幅を有する。したがっ
て、サイズの増加は全くないかまたは非常に少ない。
【００３４】パターン規定限界が０．５μｍである従来
のプロセスを使用する、この発明に従った構造は、図３
の型の構造と比較して、サイズの増加はわずか数％、た
とえば５％から８％である。これに対し、図４の構造
は、図３の構造と比較して表面積が約２５％増加する。
のプロセスを使用する、この発明に従った構造は、図３
の型の構造と比較して、サイズの増加はわずか数％、た
とえば５％から８％である。これに対し、図４の構造
は、図３の構造と比較して表面積が約２５％増加する。
【００３５】このように、この発明は、図３の構造の緻
密さという利点を実質的に維持しながら、さらに、図４
の構造同様、バックエンドのステップの間にプログラム
可能であるという利点を有する。
密さという利点を実質的に維持しながら、さらに、図４
の構造同様、バックエンドのステップの間にプログラム
可能であるという利点を有する。
【００３６】先行技術の構造と比較したこの発明の別の
利点は、ビット線の対ごとに絶縁された基準線が存在
し、この基準線がビット線の各対ごとに異なることから
もたらされる。これに対して、先行技術の構造では、先
に記載したように、電位Ｖｓｓのすべての基準線が相互
接続されている。この発明に従った構造によって得られ
る基準線の相互絶縁により、選択された数の基準線のみ
を同時にアドレス指定することが可能となる。したがっ
て、限られた数のビット線のみがアドレス指定される場
合には、対応する基準線のみがアドレス指定される。そ
の結果、浮遊容量およびメモリ消費が減じられる。
利点は、ビット線の対ごとに絶縁された基準線が存在
し、この基準線がビット線の各対ごとに異なることから
もたらされる。これに対して、先行技術の構造では、先
に記載したように、電位Ｖｓｓのすべての基準線が相互
接続されている。この発明に従った構造によって得られ
る基準線の相互絶縁により、選択された数の基準線のみ
を同時にアドレス指定することが可能となる。したがっ
て、限られた数のビット線のみがアドレス指定される場
合には、対応する基準線のみがアドレス指定される。そ
の結果、浮遊容量およびメモリ消費が減じられる。
【００３７】この発明の別の利点は、どの拡散アイラン
ドも端子Ｖｓｓへの１つの接続に特に割当てられないと
いう事実からもたらされる。したがって、不活性のトラ
ンジスタでは、対応する隣接したアイランドが２つと
も、Ｖｓｓ（基準線）またはＶｄｄ（ビット線）のいず
れかに接続されている。所与の交点のための接続は、同
じ列内の先行する交点に対して選択された接続に依存し
て選択されるが、この選択は１列内のすべてのトランジ
スタについて逆転され得る。そのため、不活性のトラン
ジスタの端子の対をＶｓｓに多数接続するために、各活
性列の接続を最適化することが可能である。したがっ
て、読出段階において高電位Ｖｄｄに接続されたビット
線Ｃｊ上の電荷を減じることが可能となり、それにより
読出速度が上昇する。たとえば、図５の例で、線ｊの交
点に対して、基準線Ｖｓｓj-1/j への接続よりもビット
線Ｃｊへの接続の方が多いことに気がつかれるであろう
が、複雑なマトリックスの場合には、これらの接続は何
の支障もなく逆転され得る（同じことが線ｊ＋２につい
ても当てはまる）。
ドも端子Ｖｓｓへの１つの接続に特に割当てられないと
いう事実からもたらされる。したがって、不活性のトラ
ンジスタでは、対応する隣接したアイランドが２つと
も、Ｖｓｓ（基準線）またはＶｄｄ（ビット線）のいず
れかに接続されている。所与の交点のための接続は、同
じ列内の先行する交点に対して選択された接続に依存し
て選択されるが、この選択は１列内のすべてのトランジ
スタについて逆転され得る。そのため、不活性のトラン
ジスタの端子の対をＶｓｓに多数接続するために、各活
性列の接続を最適化することが可能である。したがっ
て、読出段階において高電位Ｖｄｄに接続されたビット
線Ｃｊ上の電荷を減じることが可能となり、それにより
読出速度が上昇する。たとえば、図５の例で、線ｊの交
点に対して、基準線Ｖｓｓj-1/j への接続よりもビット
線Ｃｊへの接続の方が多いことに気がつかれるであろう
が、複雑なマトリックスの場合には、これらの接続は何
の支障もなく逆転され得る（同じことが線ｊ＋２につい
ても当てはまる）。
【００３８】図７、図８および図９は、この発明の一実
施例を示す。当業者には、記載された実施例が例示のた
めのみのものであり、特に使用される材料およびメタラ
イゼーションのレベルに関して、多くの別の実施例が可
能であることが明らかであろう。
施例を示す。当業者には、記載された実施例が例示のた
めのみのものであり、特に使用される材料およびメタラ
イゼーションのレベルに関して、多くの別の実施例が可
能であることが明らかであろう。
【００３９】図７は、この発明に従ったメモリアレイの
一実施例の一部分の、活性列に沿った断面図を示す。た
とえばＰの第１の導電型の半導体基板２０内で、反対の
導電型、ここではＮ型のドープされたアイランド２１が
形成される。アイランド２１は、ゲート絶縁体および、
ポリシリコンの行Ｌｉ＋１、Ｌｉ、Ｌｉ−１、Ｌｉ−２
の一部分でカバーされた、基板領域によって分離され
る。各アイランド２１は、ビア２２によって、第１のメ
タライゼーションレベルのパッド２３に接続される。パ
ッド２３は、ビア２４によって列Ｃｊに対応するより高
いメタライゼーションレベル２５に接続されるか、また
は、図面の範囲外の、たとえばＶｓｓj-1/ j のような基
準列を構成する同じレベルのメタライゼーションに接続
される。したがって、選択されたプログラミングは、パ
ッド２３およびビア２４のエッチングのレベルで構造に
与えられる。
一実施例の一部分の、活性列に沿った断面図を示す。た
とえばＰの第１の導電型の半導体基板２０内で、反対の
導電型、ここではＮ型のドープされたアイランド２１が
形成される。アイランド２１は、ゲート絶縁体および、
ポリシリコンの行Ｌｉ＋１、Ｌｉ、Ｌｉ−１、Ｌｉ−２
の一部分でカバーされた、基板領域によって分離され
る。各アイランド２１は、ビア２２によって、第１のメ
タライゼーションレベルのパッド２３に接続される。パ
ッド２３は、ビア２４によって列Ｃｊに対応するより高
いメタライゼーションレベル２５に接続されるか、また
は、図面の範囲外の、たとえばＶｓｓj-1/ j のような基
準列を構成する同じレベルのメタライゼーションに接続
される。したがって、選択されたプログラミングは、パ
ッド２３およびビア２４のエッチングのレベルで構造に
与えられる。
【００４０】もちろん、アイランドからビット線または
基準線への種々の別の接続を実現することは当業者の能
力の範囲内である。たとえば４から７の複数のレベルの
メタライゼーションを使用する技術において、プログラ
ミングは、より高いレベルのビアおよびメタライゼーシ
ョンの構成を選択することによって得ることが可能であ
る。
基準線への種々の別の接続を実現することは当業者の能
力の範囲内である。たとえば４から７の複数のレベルの
メタライゼーションを使用する技術において、プログラ
ミングは、より高いレベルのビアおよびメタライゼーシ
ョンの構成を選択することによって得ることが可能であ
る。
【００４１】図８は本構造の立面図を示すが、そこで線
Ｃｊ−１、Ｔｉｊj-1/j 、Ｃｊ、Ｃｊ＋１、Ｖｓｓ
j+1/j+2 およびＣｊ＋２、ならびに、行Ｌｉ＋１、Ｌ
ｉ、Ｌｉ−１、Ｌｉ−２が示される。（見えない）各拡
散アイランドの上方の、基準線Ｖｓｓへの接続を確実に
するコンタクトが破線の四角形で示され、ビア２４を介
するビット線Ｃｊへのコンタクトが実線の四角形で示さ
れている。
Ｃｊ−１、Ｔｉｊj-1/j 、Ｃｊ、Ｃｊ＋１、Ｖｓｓ
j+1/j+2 およびＣｊ＋２、ならびに、行Ｌｉ＋１、Ｌ
ｉ、Ｌｉ−１、Ｌｉ−２が示される。（見えない）各拡
散アイランドの上方の、基準線Ｖｓｓへの接続を確実に
するコンタクトが破線の四角形で示され、ビア２４を介
するビット線Ｃｊへのコンタクトが実線の四角形で示さ
れている。
【００４２】図９は、フロントエンドのステップの最終
段階にあるこの発明に従った構造の、図８の（行に沿っ
た）線ＣＣに従って切断された、斜視切断図を示す。
段階にあるこの発明に従った構造の、図８の（行に沿っ
た）線ＣＣに従って切断された、斜視切断図を示す。
【００４３】図９に示されるように、活性化された列
は、厚い酸化物列３０によって互いに分離されている
（第１の製造ステップ）。ポリシリコンの行Ｌｉ、Ｌｉ
＋１は、一定の間隔で、一方では厚い酸化物領域３０の
上方に、他方では活性部分上に形成された薄い酸化物領
域３１の上方に、延びる（第２の製造ステップ）。次い
で、この構造にＮ型インプラントが施されて、ゲート領
域の間の活性列内に、第２の導電型のアイランド２１が
形成される（第３の製造ステップ）。その後、図９の構
造は、絶縁層（図示せず）でコーティングされて好まし
くは平坦化される。この構造はこの段階で保存されて、
図７のビア２２、パッド２３およびビア２４の実現が待
たれ得る。最初のメタライゼーションおよびビアのレベ
ルもまた、この発明に従って、メモリのプログラミング
を決定するメタライゼーションおよびビアのレベルま
で、実現され得る。
は、厚い酸化物列３０によって互いに分離されている
（第１の製造ステップ）。ポリシリコンの行Ｌｉ、Ｌｉ
＋１は、一定の間隔で、一方では厚い酸化物領域３０の
上方に、他方では活性部分上に形成された薄い酸化物領
域３１の上方に、延びる（第２の製造ステップ）。次い
で、この構造にＮ型インプラントが施されて、ゲート領
域の間の活性列内に、第２の導電型のアイランド２１が
形成される（第３の製造ステップ）。その後、図９の構
造は、絶縁層（図示せず）でコーティングされて好まし
くは平坦化される。この構造はこの段階で保存されて、
図７のビア２２、パッド２３およびビア２４の実現が待
たれ得る。最初のメタライゼーションおよびビアのレベ
ルもまた、この発明に従って、メモリのプログラミング
を決定するメタライゼーションおよびビアのレベルま
で、実現され得る。
【００４４】この発明は、種々の代替案、変形案、およ
び改良案を有するが、当業者はこれらを容易に思いつく
であろう。そのような代替案、変形案および改良案は、
この開示の一部分であり、この発明の精神および範囲内
であるものとする。したがって、前述の記載は例示のた
めのみのものであり、限定を意図するものではない。こ
の発明は、前掲の請求項およびその均等物によっての
み、限定されるものである。
び改良案を有するが、当業者はこれらを容易に思いつく
であろう。そのような代替案、変形案および改良案は、
この開示の一部分であり、この発明の精神および範囲内
であるものとする。したがって、前述の記載は例示のた
めのみのものであり、限定を意図するものではない。こ
の発明は、前掲の請求項およびその均等物によっての
み、限定されるものである。
【図１】ＲＯＭアレイの基本的な線図である。
【図２】メモリアレイを実現する簡素化された構造の一
部分の、列に沿った断面図である。
部分の、列に沿った断面図である。
【図３】メモリアレイの概略図である。
【図４】メモリアレイの概略図である。
【図５】この発明に従ったメモリアレイの図である。
【図６】図５のメモリアレイのプログラミングテーブル
を示した図である。
を示した図である。
【図７】この発明に従ったメモリアレイを実現する構造
の一部分の、列に沿った断面図である。
の一部分の、列に沿った断面図である。
【図８】この発明に従ったメモリアレイの一部分の立面
図である。
図である。
【図９】メタライゼーションの形成に先立った、この発
明に従ったメモリアレイの一部分の、行に沿った断面図
を斜視図と合わせて示した図である。
明に従ったメモリアレイの一部分の、行に沿った断面図
を斜視図と合わせて示した図である。
２０ 半導体基板 ２１ アイランド ３０ 厚い酸化物列 ３１ ゲート絶縁体 Ｌｉ 行またはワード線 Ｃｊ 列またはビット線
Claims (6)
- 【請求項１】 第１の導電型の半導体基板（２０）と、 活性列を分離する厚い酸化物列（３０）と、 導電ゲート行（Ｌｉ）とを含み、ゲート絶縁体（３１）
はこれらの行が前記活性列をカバーする位置に挿入さ
れ、さらに、 前記厚い酸化物列および前記ゲート行によって限定され
る、第２の導電型のアイランド（２１）と、 前記活性列のピッチの、ビット線を構成する、第１の導
電列（Ｃｊ）と、 前記第１の導電列の２倍のピッチの、基準線を構成す
る、第２の導電列（Ｖｓｓ）と、 各アイランドと前記第１の対応する導電列または第２の
隣接する導電列との間の接続手段とを含む、実質的に直
交する行および列を有するメモリアレイ。 - 【請求項２】 ゲート領域の各側に配置された２つのア
イランドからなる活性トランジスタは、第１のアイラン
ドを第１の列に、かつ第２のアイランドを第２の列に接
続することによって実現される、請求項１に記載のメモ
リアレイ。 - 【請求項３】 ゲート領域の各側に配置された２つのア
イランドからなる不活性トランジスタは、その２つのア
イランドを第１の列または第２の列に接続することによ
って実現される、請求項１に記載のメモリアレイ。 - 【請求項４】 前記アイランドの各々は、所与のメタラ
イゼーションレベルに位置するパッドに接続される、請
求項１に記載のメモリアレイ。 - 【請求項５】 プログラミングは、パッドを含むメタラ
イゼーションレベルならびに、パッドのいくつかをより
高いメタライゼーションレベルに接続する基準線および
ビア線の構成を選択することによって行なわれる、請求
項４に記載のメモリアレイ。 - 【請求項６】 所与のプログラミングに対して、各活性
列のアイランドの接続は、ビット線への接続の数が基準
線への接続の数より少なくなるように選択される、請求
項１に記載のメモリアレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9606949 | 1996-05-31 | ||
| FR9606949A FR2749434B1 (fr) | 1996-05-31 | 1996-05-31 | Matrice de memoire rom compacte |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056083A true JPH1056083A (ja) | 1998-02-24 |
| JP4059545B2 JP4059545B2 (ja) | 2008-03-12 |
Family
ID=9492751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14140697A Expired - Fee Related JP4059545B2 (ja) | 1996-05-31 | 1997-05-30 | 実質的に直交する行および列を有するメモリアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5917224A (ja) |
| EP (1) | EP0810665B1 (ja) |
| JP (1) | JP4059545B2 (ja) |
| FR (1) | FR2749434B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003534663A (ja) * | 2000-05-19 | 2003-11-18 | モトローラ・インコーポレイテッド | 超後時プログラミング読出専用メモリおよび製造方法 |
| JP2011048898A (ja) * | 2009-08-28 | 2011-03-10 | Arm Ltd | 複数ビット値を格納するための読み出し専用メモリセル |
Families Citing this family (36)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3571887B2 (ja) * | 1996-10-18 | 2004-09-29 | キヤノン株式会社 | アクティブマトリクス基板及び液晶装置 |
| JPH10289950A (ja) * | 1997-04-15 | 1998-10-27 | Oki Electric Ind Co Ltd | 半導体装置の製造方法及び半導体装置 |
| US6838713B1 (en) | 1999-07-12 | 2005-01-04 | Virage Logic Corporation | Dual-height cell with variable width power rail architecture |
| DE19957117A1 (de) * | 1999-11-26 | 2001-06-07 | Infineon Technologies Ag | Maskenprogrammierbare ROM-Speichervorrichtung sowie Verfahren zu deren Herstellung |
| EP1132959A1 (en) * | 2000-03-03 | 2001-09-12 | STMicroelectronics S.r.l. | A method of forming low-resistivity connections in non-volatile memories |
| US6617621B1 (en) | 2000-06-06 | 2003-09-09 | Virage Logic Corporation | Gate array architecture using elevated metal levels for customization |
| US6646312B1 (en) * | 2000-07-28 | 2003-11-11 | Oki Electric Industry Co., Ltd. | Semiconductor memory device with bit lines having reduced cross-talk |
| US6556468B2 (en) | 2000-07-31 | 2003-04-29 | Stmicroelectronics Ltd. | High bit density, high speed, via and metal programmable read only memory core cell architecture |
| FR2826170B1 (fr) * | 2001-06-15 | 2003-12-12 | Dolphin Integration Sa | Memoire rom a points memoire multibit |
| DE10156742A1 (de) * | 2001-11-19 | 2003-06-05 | Infineon Technologies Ag | Halbleiterbauelement mit zumindest einer Speicherzelle und Verfahren dessen Herstellung |
| DE10214529B4 (de) * | 2002-04-02 | 2006-07-27 | Infineon Technologies Ag | ROM-Speicheranordnung |
| DE10254155B4 (de) * | 2002-11-20 | 2010-12-09 | Infineon Technologies Ag | Maskenprogrammierbares ROM-Bauelement |
| US7002827B1 (en) | 2003-02-10 | 2006-02-21 | Virage Logic Corporation | Methods and apparatuses for a ROM memory array having a virtually grounded line |
| US6853572B1 (en) | 2003-02-28 | 2005-02-08 | Virage Logic Corporation | Methods and apparatuses for a ROM memory array having twisted source or bit lines |
| JP2005142260A (ja) * | 2003-11-05 | 2005-06-02 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| DE102004020306B4 (de) * | 2004-04-26 | 2006-06-01 | Infineon Technologies Ag | Verfahren zum Programmieren einer Speicheranordnung und programmierte Speicheranordnung |
| US7149142B1 (en) | 2004-05-28 | 2006-12-12 | Virage Logic Corporation | Methods and apparatuses for memory array leakage reduction using internal voltage biasing circuitry |
| FR2880982A1 (fr) * | 2005-01-19 | 2006-07-21 | St Microelectronics Sa | Memoire morte rom integree a haute densite d'acces reduit |
| US7616036B1 (en) | 2005-09-12 | 2009-11-10 | Virage Logic Corporation | Programmable strobe and clock generator |
| FR2915019B1 (fr) | 2007-04-13 | 2009-07-17 | Dolphin Integration Sa | Memoire rom multibit |
| US7684244B2 (en) | 2007-05-16 | 2010-03-23 | Atmel Corporation | High density non-volatile memory array |
| US7961490B2 (en) * | 2009-01-09 | 2011-06-14 | Arm Limited | Generating ROM bit cell arrays |
| US8134870B2 (en) * | 2009-06-16 | 2012-03-13 | Atmel Corporation | High-density non-volatile read-only memory arrays and related methods |
| JP2013247278A (ja) * | 2012-05-28 | 2013-12-09 | Toshiba Corp | スイッチ回路 |
| US8873269B2 (en) | 2013-03-18 | 2014-10-28 | International Business Machines Corporation | Read only memory bitline load-balancing |
| US9202588B1 (en) | 2014-09-23 | 2015-12-01 | Nxp B.V. | 1T compact ROM cell with dual bit storage for high speed and low voltage |
| US9640229B2 (en) * | 2015-01-12 | 2017-05-02 | Mediatek Inc. | Memory circuit and layout structure of a memory circuit |
| US9898568B2 (en) | 2015-06-23 | 2018-02-20 | Advanced Micro Devices, Inc. | Reducing the load on the bitlines of a ROM bitcell array |
| US9710589B2 (en) | 2015-06-24 | 2017-07-18 | Advanced Micro Devices, Inc. | Using a cut mask to form spaces representing spacing violations in a semiconductor structure |
| US9691496B1 (en) | 2016-02-08 | 2017-06-27 | Nxp B.V. | High density ROM cell with dual bit storage for high speed and low voltage |
| US9697908B1 (en) | 2016-06-10 | 2017-07-04 | Arm Limited | Non-discharging read-only memory cells |
| CN109390021B (zh) | 2017-08-03 | 2022-05-03 | 联华电子股份有限公司 | 只读存储器 |
| US10236071B1 (en) | 2017-09-10 | 2019-03-19 | Nxp B.V. | Dual-bit ROM cell with virtual ground line and programmable metal track |
| WO2020230666A1 (ja) * | 2019-05-13 | 2020-11-19 | 株式会社ソシオネクスト | 半導体記憶装置 |
| US11710698B2 (en) | 2020-09-24 | 2023-07-25 | Advanced Micro Devices, Inc. | Dual-track bitline scheme for 6T SRAM cells |
| US20230334214A1 (en) * | 2022-04-15 | 2023-10-19 | Advanced Micro Devices, Inc. | Design of an integrated circuit using multiple and different process corners |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60163455A (ja) * | 1984-02-03 | 1985-08-26 | Toshiba Corp | 読み出し専用記憶装置及びその製造方法 |
| JPH02144965A (ja) * | 1988-11-28 | 1990-06-04 | Hitachi Ltd | 半導体記憶装置 |
| US5241205A (en) * | 1990-06-26 | 1993-08-31 | Sharp Kabushiki Kaisha | Semiconductor memory device |
| JP3186084B2 (ja) * | 1991-05-24 | 2001-07-11 | 日本電気株式会社 | 半導体メモリー装置 |
| JPH0729999A (ja) * | 1993-07-15 | 1995-01-31 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP3368002B2 (ja) * | 1993-08-31 | 2003-01-20 | 三菱電機株式会社 | 半導体記憶装置 |
-
1996
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Cited By (3)
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|---|---|---|---|---|
| JP2003534663A (ja) * | 2000-05-19 | 2003-11-18 | モトローラ・インコーポレイテッド | 超後時プログラミング読出専用メモリおよび製造方法 |
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