JPH1056147A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH1056147A
JPH1056147A JP8209991A JP20999196A JPH1056147A JP H1056147 A JPH1056147 A JP H1056147A JP 8209991 A JP8209991 A JP 8209991A JP 20999196 A JP20999196 A JP 20999196A JP H1056147 A JPH1056147 A JP H1056147A
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dram
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Abstract

(57)【要約】 【課題】 電荷保持特性の良好なDRAMメモリセルを得
る。 【解決手段】 １）MOS FET を有し，該MOS FET のしき
い値電圧制御用のチャネル領域と同導電型不純物が該チ
ャネル領域及びソースまたはドレインのどちらか一方に
導入されてなる半導体装置，２）基板上にゲート電極を
形成し，ソースまたはドレインのどちらか一方のみを開
口するマスクを該基板上に形成し，該開口よりチャネル
領域と同導電型不純物を斜め方向から該基板にイオン注
入する工程を含む，３）斜め方向からイオン注入を複数
の方向または連続して異なる方向から行う，４）前記１
記載の半導体装置がDRAMである，５）DRAMの製造工程に
おいて，基板上にゲート電極を形成し, その上に被着さ
れた絶縁膜にビット線のコンタクトホールを形成し，次
いで該コンタクトホールよりチャネル領域と同導電型不
純物を斜め方向から該基板にイオン注入する工程を含
む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り，特にダイナミックランダムアクセスメ
モリ(DRAM)セルのしきい値調整用のイオン注入方法に関
する。
【０００２】
【従来の技術】DRAMにおいては，蓄積容量に蓄えられた
電荷を情報として記憶するため, 電荷の保持特性が重要
となる。電荷はいくつかの経路で逃げていくが，その主
なものは, ストレージノード (蓄積電極) 側のpn接合の
リーク電流, トランジスタのサブスレショルドリーク,
蓄積容量のリーク電流である。
【０００３】通常のMOS FET は, pn接合はソース側とド
レイン側に二つ存在する。DRAMではそれぞれがビット線
コンタクト側及びストレージノードコンタクト側に相当
する。電荷はストレージノード側に接続された蓄積容量
に蓄えられているので, 電荷の保持特性を左右するのは
ストレージノード側のpn接合のリーク電流である。
【０００４】従来のｎチャネルMOS FET のpn接合のリー
ク電流は, しきい値電圧制御用のｐ型不純物と，ソー
ス, ドレインあるいはLDD(低濃度ドレイン) 形成用のイ
オン注入で導入したｎ型不純物とで形成される接合がど
の程度の不純物濃度で形成されているかによって決定さ
れていた。
【０００５】
【発明が解決しようとする課題】従来の工程では，ゲー
ト電極形成前にしきい値電圧制御用のイオン注入を行う
ので，ビット線コンタクト側もストレージノードコンタ
クト側もしきい値電圧制御用のイオン注入が行われてい
たが，これは本来必要がなく，チャネル領域にだけでよ
い。
【０００６】また，素子の寸法を微細化するためには，
しきい値電圧制御用のイオン注入の濃度を上げていく必
要があるが，これによりpn接合位置における不純物濃度
が高くなり, ますますリーク電流が増加するという問題
が生じる。
【０００７】本発明は，電荷保持特性の良好なDRAMメモ
リセルを得ることを目的とする。
【０００８】
【課題を解決するための手段】上記課題の解決は， １）MOS FET を有し，該MOS FET のしきい値電圧制御用
のチャネル領域と同導電型不純物が該チャネル領域及び
ソースまたはドレインのどちらか一方に導入されてなる
半導体装置，あるいは ２）MOS FET の製造工程において，基板上にゲート電極
を形成し，次いでソースまたはドレインのどちらか一方
のみを開口するマスクを該基板上に形成し，次いで該開
口よりチャネル領域と同導電型不純物を斜め方向から該
基板にイオン注入する工程を含む半導体装置の製造方
法，あるいは ３）前記の斜め方向からイオン注入を複数の方向または
連続して異なる方向から行う前記２記載の半導体装置の
製造方法，あるいは ４）前記１記載の半導体装置がダイナミックランダムア
クセスメモリ(DRAM)である半導体装置，あるいは ５）DRAMの製造工程において，基板上にゲート電極を形
成し, その上に被着された絶縁膜にビット線のコンタク
トホールを形成し，次いで該コンタクトホールよりチャ
ネル領域と同導電型不純物を斜め方向から該基板にイオ
ン注入する工程を含む半導体装置の製造方法により達成
される。
【０００９】本発明では, DRAMのメモリセルトランジス
タの製造工程において，ゲート電極形成後にビット線コ
ンタクト部分のみが開口している注入マスクを形成し，
トランジスタのしきい値制御用のイオン注入を斜め方向
から行うようにしている。
【００１０】この方法によれば, ストレージノードコン
タクト側にはしきい値制御用のイオンが導入されないの
で，ストレージノードコンタクト側のpn接合のリーク電
流を減少させることができ，電荷保持特性の良好なDRAM
メモリセルを作製できる。
【００１１】
【発明の実施の形態】本発明によるDRAMメモリセルトラ
ンジスタをその製造工程とともに図１を用いてて説明す
る。
【００１２】図１(A) 〜(E) は本発明の実施の形態の説
明図である。図１(A) において，従来工程により，シリ
コン(Si)基板 1上の素子分離領域にフィールド酸化膜 2
を形成し，素子形成領域の基板上にゲート酸化膜 3を介
してゲート 4を形成する。この際, 従来行っていたゲー
ト形成前のしきい値制御用のイオン注入は行わない。
【００１３】図１(B) において，チャネルイオン注入
(しきい値制御用のイオン注入) 用のビット線コンタク
ト部分のみを開口する注入レジストマスク 5を形成す
る。例えば, リソグラフィ工程により膜厚 300nmのレジ
スト膜を用いて形成する。
【００１４】図１(C) において，チャネルイオンを斜め
注入によりチャネルイオン注入領域６に導入する。注入
条件は，例えば, 硼素イオン(B+ ) をエネルギー 20 Ke
V,ドーズ量5×1012cm-2で, 垂直方向より30°の角度で
注入する。
【００１５】図１(D) において，LDD形成用注入領域7の
イオン注入を行う。注入条件は，例えば, 砒素イオン
(As+ ) をエネルギー 10 KeV,ドーズ量1×1014cm-2で,
垂直方向より注入する。
【００１６】図１(E) において，ゲート電極の両側にシ
リコン酸化膜からなるサイドウォール 8を形成する。こ
の後の工程は通常の工程により，メモリセルトランジス
タ作製の工程を完成させる。
【００１７】上記の工程の内, 本発明で重要な点は図１
(B) 及び(C) においてビット線コンタクト部分のみを開
口するマスクを用いて斜め方向からしきい値電流制御用
のイオン注入を行うことである。
【００１８】斜め方向の注入角度は, 上記の工程では30
°としたが, ゲート長, ゲートの膜厚, マスクの厚さに
より調整する必要がある。また，注入方向は１種類の方
向からだけではなく，同じ角度でいくつもの方向から注
入を行ってもよく，また，基板を回転させながら連続的
にイオン注入を行ってもよい。
【００１９】このイオン注入を行った後のビット線コン
タクト側及びストレージノードコンタクト側の硼素及び
砒素の深さ方向の濃度プロファイルを図２(A),(B) に示
す。図２(A),(B) は本発明の効果説明図である。
【００２０】図２(A) はビット線側，図２(B) はストレ
ージ濃度側の濃度プロファイルである。pn接合位置 (硼
素と砒素の濃度の等しい位置) の不純物濃度はビット線
側で約9×1017cm-3, ストレージノード側で約 5×1016c
m-3であり，両者で不純物濃度が約20倍異なる。ストレ
ージノード側の濃度はもともとの基板濃度であり，しき
い値電圧制御用のイオンは全く注入されていない。
【００２１】ストレージノード側の接合濃度が低下する
と, 空乏層が広がり且つキャリアの寿命が長くなるので
接合のリーク電流が低減する。さらに，ストレージノー
ド側にはしきい値電圧制御用のイオン注入を行わないた
め，イオン注入時に発生する欠陥も減少するので接合の
リーク電流が一層低下する。
【００２２】上記の実施の形態の工程では，ゲート電極
形成後に例えばレジストマスクを形成したが，他の実施
の形態として，DRAM製造工程におけるビット線コンタク
トを形成した後に, しきい値電圧制御用の斜めイオン注
入を行うことも可能である。このようにすれば，しきい
値電圧制御用のイオン注入に新たなマスクが必要でない
ために製造工程の短縮が可能である。
【００２３】本発明では, 接合リーク電流の低減が最も
重要な課題であるDRAMを例にとって説明したが，ロジッ
クデバイスに適用しても接合容量を低下できるので消費
電力の低減が可能である。
【００２４】
【発明の効果】本発明によれば，ビット線コンタクト側
からのしきい値電圧制御用の斜めイオン注入を行うこと
により，ストレージノードコンタクト側のpn接合の不純
物濃度を低下できるため, 電荷保持特性の良好なDRAMメ
モリセルを得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態の説明図
【図２】 本発明の効果説明図
【符号の説明】
1 シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート 5 注入用レジストマスク 6 チャネルイオン注入領域 7 LDD 形成用注入領域 8 サイドウォール

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 MOS FET を有し，該MOS FET のしきい値
    電圧制御用のチャネル領域と同導電型不純物が該チャネ
    ル領域及びソースまたはドレインのどちらか一方に導入
    されてなることを特徴とする半導体装置。
  2. 【請求項２】 MOS FET の製造工程において，基板上に
    ゲート電極を形成し，次いでソースまたはドレインのど
    ちらか一方のみを開口するマスクを該基板上に形成し，
    次いで該開口よりチャネル領域と同導電型不純物を斜め
    方向から該基板にイオン注入する工程を含むことを特徴
    とする半導体装置の製造方法。
  3. 【請求項３】 前記の斜め方向からイオン注入を複数の
    方向または連続して異なる方向から行うことを特徴とす
    る請求項２記載の半導体装置の製造方法。
  4. 【請求項４】 請求項１記載の半導体装置がダイナミッ
    クランダムアクセスメモリ(DRAM)であることを特徴とす
    る半導体装置。
  5. 【請求項５】 DRAMの製造工程において，基板上にゲー
    ト電極を形成し, その上に被着された絶縁膜にビット線
    のコンタクトホールを形成し，次いで該コンタクトホー
    ルよりチャネル領域と同導電型不純物を斜め方向から該
    基板にイオン注入する工程を含むことを特徴とする半導
    体装置の製造方法。
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