JPH1056155A - 半導体メモリ装置のキャパシタ下部電極の製造方法 - Google Patents
半導体メモリ装置のキャパシタ下部電極の製造方法Info
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- JPH1056155A JPH1056155A JP9143034A JP14303497A JPH1056155A JP H1056155 A JPH1056155 A JP H1056155A JP 9143034 A JP9143034 A JP 9143034A JP 14303497 A JP14303497 A JP 14303497A JP H1056155 A JPH1056155 A JP H1056155A
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
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- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
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- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 半導体メモリ装置のキャパシタ下部電極の製
造方法を提供する。 【解決手段】 キャパシタを製造するために、半導体基
板１００上に前記半導体基板１００の所定の領域を露出
させるコンタクトホールが形成された絶縁層パターン１
１２を形成し、前記結果物の全面に不純物がドーピング
された非晶質シリコン膜を蒸着し、前記非晶質シリコン
膜をパタニングして下部電極パターンを形成し、前記結
果物を洗浄して前記結果物の表面から汚染物と表面酸化
膜を取り除き、前記洗浄された結果物を真空で維持され
る前記反応チャンバー内にローディングし、前記反応チ
ャンバー内に所定のガスを所定の時間ほど供給すること
により、前記下部電極パターンの表面に非晶質シリコン
薄層を蒸着し、前記非晶質シリコン薄層に多数のシリコ
ン結晶核を生成及び成長させることにより、屈曲型の結
晶粒を有する下部電極１３０を形成する段階とを含む。
造方法を提供する。 【解決手段】 キャパシタを製造するために、半導体基
板１００上に前記半導体基板１００の所定の領域を露出
させるコンタクトホールが形成された絶縁層パターン１
１２を形成し、前記結果物の全面に不純物がドーピング
された非晶質シリコン膜を蒸着し、前記非晶質シリコン
膜をパタニングして下部電極パターンを形成し、前記結
果物を洗浄して前記結果物の表面から汚染物と表面酸化
膜を取り除き、前記洗浄された結果物を真空で維持され
る前記反応チャンバー内にローディングし、前記反応チ
ャンバー内に所定のガスを所定の時間ほど供給すること
により、前記下部電極パターンの表面に非晶質シリコン
薄層を蒸着し、前記非晶質シリコン薄層に多数のシリコ
ン結晶核を生成及び成長させることにより、屈曲型の結
晶粒を有する下部電極１３０を形成する段階とを含む。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にＤＲＡＭ（Dynamic Random Access Memo
ry）において電極の表面積を増加させてキャパシタのキ
ャパシタンスを増加させる半導体メモリ装置のキャパシ
タ下部電極の製造方法に関する。
法に係り、特にＤＲＡＭ（Dynamic Random Access Memo
ry）において電極の表面積を増加させてキャパシタのキ
ャパシタンスを増加させる半導体メモリ装置のキャパシ
タ下部電極の製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭにおいて、単位メモリセルの面
積の減少に伴い、セルキャパシタンスが減少する。これ
により、メモリセルの読出し能力は低下し、ソウトエラ
ー率は増加する。したがって、半導体メモリ装置の高集
積化を達成するためには、特定値以上のセルキャパシタ
ンスを確保しなければならない。
積の減少に伴い、セルキャパシタンスが減少する。これ
により、メモリセルの読出し能力は低下し、ソウトエラ
ー率は増加する。したがって、半導体メモリ装置の高集
積化を達成するためには、特定値以上のセルキャパシタ
ンスを確保しなければならない。
【０００３】半導体メモリ装置のセルキャパシタンスは
メモリ装置の記憶容量を定める重要な変数である。これ
により、半導体メモリ装置の集積度が増えるにつれて、
限られたたセル面積内でキャパシタンスを増加させるた
めの各種の方法が提案された。キャパシタのキャパシタ
ンスＣは次のように表される。
メモリ装置の記憶容量を定める重要な変数である。これ
により、半導体メモリ装置の集積度が増えるにつれて、
限られたたセル面積内でキャパシタンスを増加させるた
めの各種の方法が提案された。キャパシタのキャパシタ
ンスＣは次のように表される。
【０００４】 ここで、ε0 は自由空間における誘電率、εr は誘電膜
の相対誘電率、Ａは電極の有効面積、ｄは誘電膜の厚さ
を示す。式１からわかるように、キャパシタンスは、３
種の変数、すなわち誘電膜の誘電率、キャパシタの有効
面積、誘電膜の厚さを変化させることにより増加させる
ことができる。
の相対誘電率、Ａは電極の有効面積、ｄは誘電膜の厚さ
を示す。式１からわかるように、キャパシタンスは、３
種の変数、すなわち誘電膜の誘電率、キャパシタの有効
面積、誘電膜の厚さを変化させることにより増加させる
ことができる。
【０００５】電極の表面積を増加させてキャパシタのキ
ャパシタンスを増加させる典型的な方法としては、下部
電極の表面に屈曲型の結晶粒であるいわゆるＨＳＧ（He
mispherical Grain ）シリコン膜を形成するか、キャパ
シタの構造をスタック型、トリンチ型及びシリコン型な
どの３次元構造で形成する。タツミなどによる米国特許
第５，８３５，８６３号では、キャパシタ電極の有効面
積を増加させるため、半導体基板を覆う絶縁膜の上部に
非晶質シリコン膜を蒸着し、前記非晶質シリコン膜の表
面中の複数の部分にそれぞれ複数の結晶核を発生させ、
前記複数の結晶核をそれぞれ茸又は半球形状の結晶粒に
成長させて前記非晶質シリコン膜をポリシリコン膜に変
換させることにより、前記ポリシリコン膜からなるキャ
パシタ電極を形成する。
ャパシタンスを増加させる典型的な方法としては、下部
電極の表面に屈曲型の結晶粒であるいわゆるＨＳＧ（He
mispherical Grain ）シリコン膜を形成するか、キャパ
シタの構造をスタック型、トリンチ型及びシリコン型な
どの３次元構造で形成する。タツミなどによる米国特許
第５，８３５，８６３号では、キャパシタ電極の有効面
積を増加させるため、半導体基板を覆う絶縁膜の上部に
非晶質シリコン膜を蒸着し、前記非晶質シリコン膜の表
面中の複数の部分にそれぞれ複数の結晶核を発生させ、
前記複数の結晶核をそれぞれ茸又は半球形状の結晶粒に
成長させて前記非晶質シリコン膜をポリシリコン膜に変
換させることにより、前記ポリシリコン膜からなるキャ
パシタ電極を形成する。
【０００６】しかしながら、上述した従来の技術によれ
ば、前記絶縁膜の上部に蒸着された非晶質シリコン膜を
清潔な状態に維持することは困難である。その上、前記
非晶質シリコン膜内で極めて微小な領域で結晶化が行わ
れたり、その表面が他の物質により汚れた場合には、非
晶質シリコン膜内のシリコン原子の表面移動が抑制され
て結晶核の生成及び成長が行われない。その結果、不均
一な形状を有するＨＳＧシリコン膜が形成されるという
問題がある。
ば、前記絶縁膜の上部に蒸着された非晶質シリコン膜を
清潔な状態に維持することは困難である。その上、前記
非晶質シリコン膜内で極めて微小な領域で結晶化が行わ
れたり、その表面が他の物質により汚れた場合には、非
晶質シリコン膜内のシリコン原子の表面移動が抑制され
て結晶核の生成及び成長が行われない。その結果、不均
一な形状を有するＨＳＧシリコン膜が形成されるという
問題がある。
【０００７】図１Ａ及び図１Ｂは半導体基板上の非晶質
シリコン膜が部分的に結晶化された状態でＨＳＧを形成
した結果を示すＳＥＭ（scanning electron microscop
e）写真である。図１Ａ及び図１Ｂからわかるように、
非晶質シリコンの上部にはＨＳＧが正常的に形成されて
いるが、結晶化された部分ではシリコンの移動駆動力が
ないため、核の成長が見だされない。
シリコン膜が部分的に結晶化された状態でＨＳＧを形成
した結果を示すＳＥＭ（scanning electron microscop
e）写真である。図１Ａ及び図１Ｂからわかるように、
非晶質シリコンの上部にはＨＳＧが正常的に形成されて
いるが、結晶化された部分ではシリコンの移動駆動力が
ないため、核の成長が見だされない。
【０００８】同様に、非晶質シリコン表面が他の異物に
より汚れる場合も、非晶質シリコン原子が異物原子と結
合されるので、シリコンの表面移動は困難である。か
つ、非晶質シリコン表面の汚染度が増えて一定の厚さの
異物が存在する場合も、核の生成及び成長が行われな
い。
より汚れる場合も、非晶質シリコン原子が異物原子と結
合されるので、シリコンの表面移動は困難である。か
つ、非晶質シリコン表面の汚染度が増えて一定の厚さの
異物が存在する場合も、核の生成及び成長が行われな
い。
【０００９】
【発明が解決しようとする課題】したがって、本発明の
目的は、均一な表面屈曲を有する下部電極を形成するこ
とのできる半導体メモリ装置のキャパシタ下部電極の製
造方法を提供することにある。
目的は、均一な表面屈曲を有する下部電極を形成するこ
とのできる半導体メモリ装置のキャパシタ下部電極の製
造方法を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するため
に本発明は、ウェーハを載置するサセプターが装着され
た密閉反応チャンバーを備える薄膜蒸着装備を用いて下
部電極を形成する半導体メモリ装置のキャパシタ下部電
極の製造方法において、（ａ）半導体基板上に前記半導
体基板の所定の領域を露出させるコンタクトホールが形
成された絶縁層パターンを形成する段階と、（ｂ）前記
結果物の全面に不純物がドーピングされた非晶質シリコ
ン膜を蒸着する段階と、（ｃ）前記非晶質シリコン膜を
パタニングして下部電極パターンを形成する段階と、
（ｄ）前記結果物を洗浄して前記結果物の表面から汚染
物と表面酸化膜を取り除く段階と、（ｅ） 前記洗浄さ
れた結果物を高真空で維持される前記反応チャンバー内
にローディングし、前記反応チャンバー内に所定のガス
を所定の時間ほど供給することにより、前記下部電極パ
ターンの表面に非晶質シリコン薄層を蒸着する段階と、
（ｆ）前記非晶質シリコン薄層に多数のシリコン結晶核
を生成及び成長させることにより、屈曲型の結晶粒を有
する下部電極を形成する段階とを含むことを特徴とする
半導体メモリ装置のキャパシタ下部電極の製造方法を提
供する。
に本発明は、ウェーハを載置するサセプターが装着され
た密閉反応チャンバーを備える薄膜蒸着装備を用いて下
部電極を形成する半導体メモリ装置のキャパシタ下部電
極の製造方法において、（ａ）半導体基板上に前記半導
体基板の所定の領域を露出させるコンタクトホールが形
成された絶縁層パターンを形成する段階と、（ｂ）前記
結果物の全面に不純物がドーピングされた非晶質シリコ
ン膜を蒸着する段階と、（ｃ）前記非晶質シリコン膜を
パタニングして下部電極パターンを形成する段階と、
（ｄ）前記結果物を洗浄して前記結果物の表面から汚染
物と表面酸化膜を取り除く段階と、（ｅ） 前記洗浄さ
れた結果物を高真空で維持される前記反応チャンバー内
にローディングし、前記反応チャンバー内に所定のガス
を所定の時間ほど供給することにより、前記下部電極パ
ターンの表面に非晶質シリコン薄層を蒸着する段階と、
（ｆ）前記非晶質シリコン薄層に多数のシリコン結晶核
を生成及び成長させることにより、屈曲型の結晶粒を有
する下部電極を形成する段階とを含むことを特徴とする
半導体メモリ装置のキャパシタ下部電極の製造方法を提
供する。
【００１１】望ましくは、前記所定のガスの供給は前記
半導体基板の温度を上昇させながら行い、前記半導体基
板の温度を上昇させる段階は、前記サセプターの温度を
７００〜１０００℃で５〜４０秒間維持する第１段階
と、前記第１段階の直後に前記反応チャンバー内のサセ
プターの温度を５００〜８００℃で維持する第２段階と
を含む。
半導体基板の温度を上昇させながら行い、前記半導体基
板の温度を上昇させる段階は、前記サセプターの温度を
７００〜１０００℃で５〜４０秒間維持する第１段階
と、前記第１段階の直後に前記反応チャンバー内のサセ
プターの温度を５００〜８００℃で維持する第２段階と
を含む。
【００１２】かつ、望ましくは、前記所定のガスは、Ｓ
ｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ2 Ｃｌ2 よりなる群から
選ばれるいずれか一つのガスあるいはそれらの混合ガス
である。より望ましくは、前記所定のガスは不活性ガス
をさらに含む。さらに、前記（ｅ）段階では、前記非晶
質シリコン薄層が前記下部電極パターンの表面にのみ選
択的に蒸着されることが望ましい。
ｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ2 Ｃｌ2 よりなる群から
選ばれるいずれか一つのガスあるいはそれらの混合ガス
である。より望ましくは、前記所定のガスは不活性ガス
をさらに含む。さらに、前記（ｅ）段階では、前記非晶
質シリコン薄層が前記下部電極パターンの表面にのみ選
択的に蒸着されることが望ましい。
【００１３】望ましくは、前記（ｆ）段階は、前記
（ｅ）段階の後に真空遮断なしに連続的に行う。かつ、
前記（ｆ）段階は、１０-7ｔｏｒｒ以下の超高真空状態
で行うことが望ましい。前記（ｆ）段階は、前記シリコ
ン結晶核の生成時は前記所定のガスを連続的に供給する
段階と、前記シリコン結晶核の成長時は前記所定のガス
の供給を遮断する段階とを含むことが望ましい。かつ、
所定のガスの供給は前記所定のガスの流量調節と共に行
われる。
（ｅ）段階の後に真空遮断なしに連続的に行う。かつ、
前記（ｆ）段階は、１０-7ｔｏｒｒ以下の超高真空状態
で行うことが望ましい。前記（ｆ）段階は、前記シリコ
ン結晶核の生成時は前記所定のガスを連続的に供給する
段階と、前記シリコン結晶核の成長時は前記所定のガス
の供給を遮断する段階とを含むことが望ましい。かつ、
所定のガスの供給は前記所定のガスの流量調節と共に行
われる。
【００１４】
【発明の実施の形態】以下、添付した図面に基づき本発
明の実施の形態を詳しく説明する。一般に、キャパシタ
電極の有効面積を増加させるため、ＨＳＧシリコン膜を
形成する方法では、シリコン原子の表面移動メカニズム
を用いて電極の表面積を増加させる。そのメカニズムに
よれば、シリコンソースガス、例えばシラン（Ｓｉ
Ｈ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いて非晶質シ
リコン膜の表面にシリコン結晶核を形成し、非晶質シリ
コン膜のシリコン原子が前記結晶核に移動して非晶質シ
リコン膜の表面に一定の大きさを有する半球状のグレイ
ンからなるＨＳＧシリコン膜を形成するように所定の温
度でアニーリングさせる。この際、結晶核の成長が所望
の時間ほど続けて行われるようにするため、前記シリコ
ン原子が結晶核に移動する速度が、下地膜である非晶質
シリコン膜のバルク領域が結晶化される速度より速くな
るべきである。かかるメカニズムを用いて電極の有効面
積を増加させるためには、非晶質シリコン膜のバルク領
域における結晶の成長速度と非晶質シリコン膜の表面に
おけるシリコン原子の結晶核への移動速度を安定的に調
節することが必要である。
明の実施の形態を詳しく説明する。一般に、キャパシタ
電極の有効面積を増加させるため、ＨＳＧシリコン膜を
形成する方法では、シリコン原子の表面移動メカニズム
を用いて電極の表面積を増加させる。そのメカニズムに
よれば、シリコンソースガス、例えばシラン（Ｓｉ
Ｈ4 ）、ジシラン（Ｓｉ2 Ｈ6 ）ガスを用いて非晶質シ
リコン膜の表面にシリコン結晶核を形成し、非晶質シリ
コン膜のシリコン原子が前記結晶核に移動して非晶質シ
リコン膜の表面に一定の大きさを有する半球状のグレイ
ンからなるＨＳＧシリコン膜を形成するように所定の温
度でアニーリングさせる。この際、結晶核の成長が所望
の時間ほど続けて行われるようにするため、前記シリコ
ン原子が結晶核に移動する速度が、下地膜である非晶質
シリコン膜のバルク領域が結晶化される速度より速くな
るべきである。かかるメカニズムを用いて電極の有効面
積を増加させるためには、非晶質シリコン膜のバルク領
域における結晶の成長速度と非晶質シリコン膜の表面に
おけるシリコン原子の結晶核への移動速度を安定的に調
節することが必要である。
【００１５】このように非晶質シリコン膜の表面にＨＳ
Ｇシリコン膜のような屈曲型の結晶粒を形成するメカニ
ズムは、工程の途中に２種の因子により影響を受ける。
その一つの因子は非晶質シリコン膜自体の特性であり、
もう一つの因子は結晶核の形成前又は形成後に下地膜の
表面に吸着される異物による汚染である。具体的に説明
すると、表面屈曲を形成するための下地膜として用いら
れる非晶質シリコン膜は結晶粒が全く存在しない完全な
非晶質状態を維持しなければならない。これは、下地膜
に結晶粒が存在すると、表面屈曲の形成時、結晶粒内の
シリコン原子が結晶核に移動しなくなるからである。一
方、異物による汚染は下地膜表面の洗浄時に発生するこ
とがあり、結晶核が形成されている結果物が大気中に露
出されるときに発生することもある。したがって、シリ
コン結晶核を形成するまえに下地膜表面の清浄度を保つ
ことが求められる。
Ｇシリコン膜のような屈曲型の結晶粒を形成するメカニ
ズムは、工程の途中に２種の因子により影響を受ける。
その一つの因子は非晶質シリコン膜自体の特性であり、
もう一つの因子は結晶核の形成前又は形成後に下地膜の
表面に吸着される異物による汚染である。具体的に説明
すると、表面屈曲を形成するための下地膜として用いら
れる非晶質シリコン膜は結晶粒が全く存在しない完全な
非晶質状態を維持しなければならない。これは、下地膜
に結晶粒が存在すると、表面屈曲の形成時、結晶粒内の
シリコン原子が結晶核に移動しなくなるからである。一
方、異物による汚染は下地膜表面の洗浄時に発生するこ
とがあり、結晶核が形成されている結果物が大気中に露
出されるときに発生することもある。したがって、シリ
コン結晶核を形成するまえに下地膜表面の清浄度を保つ
ことが求められる。
【００１６】図２は、典型的な気体雰囲気の下で非晶質
シリコンからなる下部電極パターン１０の表面に結晶質
シリコンからなる結晶核１２の生成状態を示す。一般
に、非晶質シリコン表面に形成された結晶核が相の転移
を駆動力として成長するメカニズムは、相の転移に関連
するギブスの自由エネルギー（Gibbs freeenergy ）
と、結晶核の生成及び成長時に発生する界面エネルギー
（又は表面エネルギー）との和として表することができ
る。このような関係を図２を参照して数式で表現する
と、次のとおりである。
シリコンからなる下部電極パターン１０の表面に結晶質
シリコンからなる結晶核１２の生成状態を示す。一般
に、非晶質シリコン表面に形成された結晶核が相の転移
を駆動力として成長するメカニズムは、相の転移に関連
するギブスの自由エネルギー（Gibbs freeenergy ）
と、結晶核の生成及び成長時に発生する界面エネルギー
（又は表面エネルギー）との和として表することができ
る。このような関係を図２を参照して数式で表現する
と、次のとおりである。
【００１７】（式２） △Ｇ＝（４／３）πｒ2 △Ｇtrｆ（θ）＋４πｒ2 γｆ
（θ） ここで、△Ｇは全体ギブスの自由エネルギー、ｒは結晶
核の半径、△Ｇtrは単位体積当たり相転移のギブスの自
由エネルギー（△Ｇtr＝△Ｇcrystal −△
Ｇamorphous ）、γはγmg、γnm及びγngのベクトル和
であり、ここで、γmgは気体と非晶質シリコンとの表面
張力、γngは気体と結晶質シリコンとの表面張力であ
る。かつ、ｆ（θ）は形状因子である。
（θ） ここで、△Ｇは全体ギブスの自由エネルギー、ｒは結晶
核の半径、△Ｇtrは単位体積当たり相転移のギブスの自
由エネルギー（△Ｇtr＝△Ｇcrystal −△
Ｇamorphous ）、γはγmg、γnm及びγngのベクトル和
であり、ここで、γmgは気体と非晶質シリコンとの表面
張力、γngは気体と結晶質シリコンとの表面張力であ
る。かつ、ｆ（θ）は形状因子である。
【００１８】上述したように、非晶質シリコン表面のシ
リコン原子は前記式の駆動力で結晶質シリコン、すなわ
ち結晶核１２に移動して結晶核を成長させる。前記の式
は、非晶質シリコン膜内のシリコン原子が結晶質シリコ
ン核に相転移しながら、結晶質シリコンに成長するとき
に求められる駆動力のみを示したものであり、実際は上
述したように結晶核の成長をなすためには、非晶質シリ
コン膜内のシリコン原子が結晶質シリコンに移動しなけ
ればならない。このように、非晶質シリコン膜内のシリ
コン原子の結晶質シリコンへの移動を許すためには、非
晶質シリコンの非晶質性を保ち、非晶質シリコン表面上
のシリコン原子が他の原子とは結合しない自由表面を有
しなければならない。
リコン原子は前記式の駆動力で結晶質シリコン、すなわ
ち結晶核１２に移動して結晶核を成長させる。前記の式
は、非晶質シリコン膜内のシリコン原子が結晶質シリコ
ン核に相転移しながら、結晶質シリコンに成長するとき
に求められる駆動力のみを示したものであり、実際は上
述したように結晶核の成長をなすためには、非晶質シリ
コン膜内のシリコン原子が結晶質シリコンに移動しなけ
ればならない。このように、非晶質シリコン膜内のシリ
コン原子の結晶質シリコンへの移動を許すためには、非
晶質シリコンの非晶質性を保ち、非晶質シリコン表面上
のシリコン原子が他の原子とは結合しない自由表面を有
しなければならない。
【００１９】（実施例）本発明においては、非晶質シリ
コン層が形成された半導体基板を反応チャンバーにロー
ディングした後、超高真空状態で前記非晶質シリコン層
の上に高純度及び低欠陥状態の非晶質シリコン薄層を形
成させる。引き続き、前記非晶質シリコン薄層に対して
結晶核の生成及び成長工程を行い所望の屈曲型の結晶粒
を形成させる。
コン層が形成された半導体基板を反応チャンバーにロー
ディングした後、超高真空状態で前記非晶質シリコン層
の上に高純度及び低欠陥状態の非晶質シリコン薄層を形
成させる。引き続き、前記非晶質シリコン薄層に対して
結晶核の生成及び成長工程を行い所望の屈曲型の結晶粒
を形成させる。
【００２０】図３〜図６は、本発明の望ましい実施例に
より半導体メモリ装置のキャパシタを製造する方法を説
明するために工程順序により示した断面図である。図３
を参照すれば、トランジスタなどの下部構造物が形成さ
れた半導体基板１００の上に前記下部構造物を絶縁させ
る目的で絶縁層を形成する。その後、前記絶縁層の上に
写真食刻工程によりフォトレジストパターン（図示せ
ず）を形成し、前記フォトレジストパターンを食刻マス
クとして用いて前記絶縁層を食刻して絶縁層パターン１
１２を形成することにより、前記半導体基板１００の一
部を露出させるコンタクトホールｈ1 を形成する。
より半導体メモリ装置のキャパシタを製造する方法を説
明するために工程順序により示した断面図である。図３
を参照すれば、トランジスタなどの下部構造物が形成さ
れた半導体基板１００の上に前記下部構造物を絶縁させ
る目的で絶縁層を形成する。その後、前記絶縁層の上に
写真食刻工程によりフォトレジストパターン（図示せ
ず）を形成し、前記フォトレジストパターンを食刻マス
クとして用いて前記絶縁層を食刻して絶縁層パターン１
１２を形成することにより、前記半導体基板１００の一
部を露出させるコンタクトホールｈ1 を形成する。
【００２１】その後、前記フォトレジストパターンを取
り除いた後、前記コンタクトホールｈ1 が形成された結
果物の全面に不純物がドーピングされている非晶質シリ
コン膜を蒸着してからパタニングして非晶質シリコンか
らなる下部電極パターン１２０を形成する。次に、前記
結果物を湿式洗浄して下部電極パターン１２０の表面か
ら汚染物と表面酸化膜（自然酸化膜）を取り除く。その
後、屈曲型の結晶粒を形成するため、前記結果物を超高
真空で維持される反応チャンバー（図示せず）、望まし
くは、１０-7ｔｏｒｒ以下の圧力で維持される反応チャ
ンバー内にローディングする。
り除いた後、前記コンタクトホールｈ1 が形成された結
果物の全面に不純物がドーピングされている非晶質シリ
コン膜を蒸着してからパタニングして非晶質シリコンか
らなる下部電極パターン１２０を形成する。次に、前記
結果物を湿式洗浄して下部電極パターン１２０の表面か
ら汚染物と表面酸化膜（自然酸化膜）を取り除く。その
後、屈曲型の結晶粒を形成するため、前記結果物を超高
真空で維持される反応チャンバー（図示せず）、望まし
くは、１０-7ｔｏｒｒ以下の圧力で維持される反応チャ
ンバー内にローディングする。
【００２２】図７は、前記半導体基板１００の下部電極
パターン１２０の表面に屈曲型の結晶粒を形成するため
に前記反応チャンバー内で工程進行中の各段階別の温度
変化を示すグラフである。図７において、（ａ）は反応
チャンバー内のサセプター（susceptor ）の温度を調節
するために前記反応チャンバーに設けられたヒーターの
設定温度変化を示すものである。（ｂ）は半導体基板の
実際の温度変化を示すものであり、（ｃ）はサセプター
の温度変化を示すものである。
パターン１２０の表面に屈曲型の結晶粒を形成するため
に前記反応チャンバー内で工程進行中の各段階別の温度
変化を示すグラフである。図７において、（ａ）は反応
チャンバー内のサセプター（susceptor ）の温度を調節
するために前記反応チャンバーに設けられたヒーターの
設定温度変化を示すものである。（ｂ）は半導体基板の
実際の温度変化を示すものであり、（ｃ）はサセプター
の温度変化を示すものである。
【００２３】図７を参照すれば、段階１で前記反応チャ
ンバーにローディングされている下部電極パターン１２
０が形成された半導体基板１００の温度を迅速に上げる
ためにヒーターの温度を約５〜４０秒間、望ましくは、
約２０秒間１０００℃程度に上げてサセプターの温度を
７００〜１０００℃、望ましくは、約８５０℃まで上げ
る。その後、ヒーターの温度を７６５℃程度に下げるこ
とにより、前記サセプターの温度を一定の温度、例えば
５００〜８００℃、望ましくは、約７２０℃に下げ、前
記ヒーターの温度は７６５℃程度に維持させる。そし
て、下部電極パターン１２０の表面が後続く工程により
その表面上に非晶質シリコン薄層の蒸着に好適な温度と
なるまで、前記半導体基板１００を反応チャンバー内に
所定の時間ほど待機させる。以下、このような待機時
間、すなわち非晶質シリコン薄層の蒸着に好適な温度と
なるまでの時間を“温度安定化時間”という。
ンバーにローディングされている下部電極パターン１２
０が形成された半導体基板１００の温度を迅速に上げる
ためにヒーターの温度を約５〜４０秒間、望ましくは、
約２０秒間１０００℃程度に上げてサセプターの温度を
７００〜１０００℃、望ましくは、約８５０℃まで上げ
る。その後、ヒーターの温度を７６５℃程度に下げるこ
とにより、前記サセプターの温度を一定の温度、例えば
５００〜８００℃、望ましくは、約７２０℃に下げ、前
記ヒーターの温度は７６５℃程度に維持させる。そし
て、下部電極パターン１２０の表面が後続く工程により
その表面上に非晶質シリコン薄層の蒸着に好適な温度と
なるまで、前記半導体基板１００を反応チャンバー内に
所定の時間ほど待機させる。以下、このような待機時
間、すなわち非晶質シリコン薄層の蒸着に好適な温度と
なるまでの時間を“温度安定化時間”という。
【００２４】段階２では、前記半導体基板１００の温度
が非晶質シリコン薄層の蒸着に好適な温度、すなわち結
晶粒を形成する温度より低い所定の温度、望ましくは、
５５０℃以下の温度になると、前記反応チャンバー内に
屈曲型の結晶粒を形成するための結晶核の形成に求めら
れる工程ガス、例えばＳｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ
2 Ｃｌ2 よりなる群から選ばれるいずれか一つのガスを
供給して前記下部電極パターン１２０の表面に非晶質シ
リコン薄層を蒸着する。この際、反応チャンバー内にＮ
2 ガス又はＡｒガスのような不活性ガスを同時に供給す
ることもできる。
が非晶質シリコン薄層の蒸着に好適な温度、すなわち結
晶粒を形成する温度より低い所定の温度、望ましくは、
５５０℃以下の温度になると、前記反応チャンバー内に
屈曲型の結晶粒を形成するための結晶核の形成に求めら
れる工程ガス、例えばＳｉＨ4 、Ｓｉ2 Ｈ6 及びＳｉＨ
2 Ｃｌ2 よりなる群から選ばれるいずれか一つのガスを
供給して前記下部電極パターン１２０の表面に非晶質シ
リコン薄層を蒸着する。この際、反応チャンバー内にＮ
2 ガス又はＡｒガスのような不活性ガスを同時に供給す
ることもできる。
【００２５】図４は、前記下部電極パターン１２０の表
面に非晶質シリコン薄層１２５が蒸着された状態を示
す。ここで、前記非晶質シリコン薄層１２５の厚さを数
十Å程度の厚さで蒸着するが、工程ガスの供給時間を調
節して前記下部電極パターン１２０の表面にのみ非晶質
シリコン薄層が蒸着されるようにすることが望ましい。
この際、前記反応チャンバー内の蒸着圧力は、非晶質シ
リコン薄層１２５の蒸着工程中にも１０-3ｔｏｒｒ以下
の高真空が保たれるので、前記下部電極パターン１２０
の表面への不純物の吸着が防止されて半導体基板の表面
が汚れることを抑制することができる。
面に非晶質シリコン薄層１２５が蒸着された状態を示
す。ここで、前記非晶質シリコン薄層１２５の厚さを数
十Å程度の厚さで蒸着するが、工程ガスの供給時間を調
節して前記下部電極パターン１２０の表面にのみ非晶質
シリコン薄層が蒸着されるようにすることが望ましい。
この際、前記反応チャンバー内の蒸着圧力は、非晶質シ
リコン薄層１２５の蒸着工程中にも１０-3ｔｏｒｒ以下
の高真空が保たれるので、前記下部電極パターン１２０
の表面への不純物の吸着が防止されて半導体基板の表面
が汚れることを抑制することができる。
【００２６】図７の段階２において、前記非晶質シリコ
ン薄層１２５の蒸着が行われるとき、前記半導体基板１
００の温度は結晶核の形成が可能な温度、例えば５７０
℃以上に上がり、前記非晶質シリコン薄層１２５の表面
に多数の結晶核の形成が可能となる。図７の段階３にお
いて、前記半導体基板１００の温度が結晶化温度の以上
に徐々に上がることにより、前記非晶質シリコン薄層１
２５（図４参照）には連続的に多数の結晶核が生成され
る。すなわち、高真空の下で行われる前記非晶質シリコ
ン薄層１２５の蒸着工程の後、真空遮断なしに前記非晶
質シリコン薄層１２５の上に結晶核が連続的に形成され
る。この際、前記シリコン結晶核の生成時、上述したよ
うな工程に必要なガスを連続的に供給する。ここで、必
要に応じて前記ガスの流量調節を同時に行うこともでき
る。これにより、非晶質シリコン薄層１２５とシリコン
結晶核を真空遮断なしに連続的に形成することにより、
それらの界面への不純物の吸着及び生成を防止しうる。
したがって、本発明による方法では、均一な形状の結晶
核を生成させることが可能である。
ン薄層１２５の蒸着が行われるとき、前記半導体基板１
００の温度は結晶核の形成が可能な温度、例えば５７０
℃以上に上がり、前記非晶質シリコン薄層１２５の表面
に多数の結晶核の形成が可能となる。図７の段階３にお
いて、前記半導体基板１００の温度が結晶化温度の以上
に徐々に上がることにより、前記非晶質シリコン薄層１
２５（図４参照）には連続的に多数の結晶核が生成され
る。すなわち、高真空の下で行われる前記非晶質シリコ
ン薄層１２５の蒸着工程の後、真空遮断なしに前記非晶
質シリコン薄層１２５の上に結晶核が連続的に形成され
る。この際、前記シリコン結晶核の生成時、上述したよ
うな工程に必要なガスを連続的に供給する。ここで、必
要に応じて前記ガスの流量調節を同時に行うこともでき
る。これにより、非晶質シリコン薄層１２５とシリコン
結晶核を真空遮断なしに連続的に形成することにより、
それらの界面への不純物の吸着及び生成を防止しうる。
したがって、本発明による方法では、均一な形状の結晶
核を生成させることが可能である。
【００２７】図７の段階４では、前記工程ガスの供給を
止め、前記反応チャンバー内の圧力を再び超高真空、例
えば１０-7ｔｏｒｒ以下の圧力に維持させた後、結晶核
の成長工程を行う。すなわち、前記半導体基板１００の
温度が反応チャンバー内で正常状態に至る温度まで上が
ることにより、シリコンの結晶化温度の以上で前記結晶
核１２８に対する熱処理効果が与えられる。実際は、前
記半導体基板１００の温度が反応チャンバー内で正常状
態（約６００℃）となるまで、約１５０秒がかかる。す
なわち、前記非晶質シリコン薄膜１２５内のシリコン原
子が前記結晶核１２８に移動し、前記結晶核１２８が徐
々に成長する。この際、上述したような結晶核の成長が
続けられると、周囲にある結晶粒の間に相互凝集現象が
発生してキャパシタの有効面積が減るため、適宜な大き
さの結晶粒を有する屈曲型の結晶粒が形成されるように
熱処理温度及び時間を調節して結晶粒の成長を制御す
る。
止め、前記反応チャンバー内の圧力を再び超高真空、例
えば１０-7ｔｏｒｒ以下の圧力に維持させた後、結晶核
の成長工程を行う。すなわち、前記半導体基板１００の
温度が反応チャンバー内で正常状態に至る温度まで上が
ることにより、シリコンの結晶化温度の以上で前記結晶
核１２８に対する熱処理効果が与えられる。実際は、前
記半導体基板１００の温度が反応チャンバー内で正常状
態（約６００℃）となるまで、約１５０秒がかかる。す
なわち、前記非晶質シリコン薄膜１２５内のシリコン原
子が前記結晶核１２８に移動し、前記結晶核１２８が徐
々に成長する。この際、上述したような結晶核の成長が
続けられると、周囲にある結晶粒の間に相互凝集現象が
発生してキャパシタの有効面積が減るため、適宜な大き
さの結晶粒を有する屈曲型の結晶粒が形成されるように
熱処理温度及び時間を調節して結晶粒の成長を制御す
る。
【００２８】図６は、屈曲型の結晶粒を有する下部電極
１３０の完成状態を示す断面図である。図６における参
照番号１２０Ａは、前記下部電極１３０の上に屈曲型の
結晶粒を完成するまえに前記下部電極パターン１２０の
アウトラインを示すものである。図７の段階４におい
て、屈曲型の結晶粒を有する下部電極１３０が完成され
た後、図７の段階５で前記反応チャンバーから前記半導
体基板１００をアンローディングし、前記半導体基板１
００を常温で冷却させる。
１３０の完成状態を示す断面図である。図６における参
照番号１２０Ａは、前記下部電極１３０の上に屈曲型の
結晶粒を完成するまえに前記下部電極パターン１２０の
アウトラインを示すものである。図７の段階４におい
て、屈曲型の結晶粒を有する下部電極１３０が完成され
た後、図７の段階５で前記反応チャンバーから前記半導
体基板１００をアンローディングし、前記半導体基板１
００を常温で冷却させる。
【００２９】その後、前記結果物上にキャパシタ絶縁膜
を形成し、その上に上部電極を形成するための導電物質
を蒸着する。上述したように本発明によれば、下部電極
パターンの表面に非晶質シリコン薄層、結晶核及び結晶
粒を形成する一連の工程が一つの反応チャンバー内で真
空遮断なしに連続的に行われるので、超清浄状態で工程
を行うことが可能である。したがって、従来のような結
晶粒の成長が発生しない欠陥を抑制することができ、結
晶粒の大きさと密度の均一性を向上させうる。
を形成し、その上に上部電極を形成するための導電物質
を蒸着する。上述したように本発明によれば、下部電極
パターンの表面に非晶質シリコン薄層、結晶核及び結晶
粒を形成する一連の工程が一つの反応チャンバー内で真
空遮断なしに連続的に行われるので、超清浄状態で工程
を行うことが可能である。したがって、従来のような結
晶粒の成長が発生しない欠陥を抑制することができ、結
晶粒の大きさと密度の均一性を向上させうる。
【００３０】かつ、本発明の方法によれば、下部電極と
結晶粒との間に非晶質層が蒸着されることにより、後述
するようにキャパシタンスの最大値と最小値の比率（以
下、“Ｃｍｉｎ／Ｃｍａｘ”という）は低減する。しか
しながら、このような問題は、理想的なＣｍｉｎ／Ｃｍ
ａｘを得るための別途の熱処理工程を行うことなく、キ
ャパシタが形成された後に行われる工程により半導体基
板に熱処理する効果が得られるので、解決することがで
きる。
結晶粒との間に非晶質層が蒸着されることにより、後述
するようにキャパシタンスの最大値と最小値の比率（以
下、“Ｃｍｉｎ／Ｃｍａｘ”という）は低減する。しか
しながら、このような問題は、理想的なＣｍｉｎ／Ｃｍ
ａｘを得るための別途の熱処理工程を行うことなく、キ
ャパシタが形成された後に行われる工程により半導体基
板に熱処理する効果が得られるので、解決することがで
きる。
【００３１】（評価例１）上述したように、本発明の方
法により下部電極の表面に屈曲型の結晶粒を形成して製
造したキャパシタの特性を次のように評価した。本発明
の方法により下部電極パターンの表面に屈曲型の結晶粒
を形成するまえに非晶質シリコン薄層を形成すること
が、その後に形成される屈曲型の結晶粒に及ぼす影響を
評価するため、ヒーターの温度７６５℃、結晶核の成長
時間１８０秒、工程ガスＳｉ2 Ｈ6 の流量１８ｓｃｃｍ
の条件を一定にした状態で、温度安定化時間、すなわち
非晶質シリコン薄層の形成に必要な工程ガスの供給前ま
での待機時間を３０〜１８０秒に変化させ、工程ガスの
供給時間を８０〜１４０秒に変化させる。これにより、
下部電極の上に形成される屈曲型の結晶粒の形態を観察
した。
法により下部電極の表面に屈曲型の結晶粒を形成して製
造したキャパシタの特性を次のように評価した。本発明
の方法により下部電極パターンの表面に屈曲型の結晶粒
を形成するまえに非晶質シリコン薄層を形成すること
が、その後に形成される屈曲型の結晶粒に及ぼす影響を
評価するため、ヒーターの温度７６５℃、結晶核の成長
時間１８０秒、工程ガスＳｉ2 Ｈ6 の流量１８ｓｃｃｍ
の条件を一定にした状態で、温度安定化時間、すなわち
非晶質シリコン薄層の形成に必要な工程ガスの供給前ま
での待機時間を３０〜１８０秒に変化させ、工程ガスの
供給時間を８０〜１４０秒に変化させる。これにより、
下部電極の上に形成される屈曲型の結晶粒の形態を観察
した。
【００３２】図８〜図１１は、前記テストのように温度
安定化時間と工程ガス供給時間の変化により得られた屈
曲型の結晶粒の表面構造を示すＳＥＭ写真である。図８
は温度安定化時間を１８０秒、工程ガスの供給時間を８
０秒とする場合、図９は温度安定化時間を９０秒、工程
ガスの供給時間を１００秒とする場合、図１０の温度安
定化時間を６０秒、工程ガスの供給時間を１２０秒とす
る場合、図１１は温度安定化時間を３０秒、工程ガスの
供給時間を１４０秒とする場合にあたる。
安定化時間と工程ガス供給時間の変化により得られた屈
曲型の結晶粒の表面構造を示すＳＥＭ写真である。図８
は温度安定化時間を１８０秒、工程ガスの供給時間を８
０秒とする場合、図９は温度安定化時間を９０秒、工程
ガスの供給時間を１００秒とする場合、図１０の温度安
定化時間を６０秒、工程ガスの供給時間を１２０秒とす
る場合、図１１は温度安定化時間を３０秒、工程ガスの
供給時間を１４０秒とする場合にあたる。
【００３３】図８〜図１１の結果からわかるように、温
度上昇による温度安定化時間が十分でシリコンの結晶化
温度で結晶核の生成及び成長が行われる場合（図８参
照）には、結晶粒が大きく結晶粒の密度も高い。一方、
温度上昇による安定化時間を９０秒、６０秒及び３０秒
にそれぞれ低減させることにより、工程ガスの供給時間
を増やせても、工程ガスの供給後シリコンの結晶化温度
となるまでは非晶質膜の蒸着が行われるので、結晶粒の
生成時間が減る。その結果、工程の完了後に得られる構
造は、結晶粒の密度が低くその大きさも小さい。したが
って、キャパシタを形成することにおいて、温度安定化
時間は下部電極の有効面積を変化させ、その結果、キャ
パシタンス値に直接影響を及ぼす。
度上昇による温度安定化時間が十分でシリコンの結晶化
温度で結晶核の生成及び成長が行われる場合（図８参
照）には、結晶粒が大きく結晶粒の密度も高い。一方、
温度上昇による安定化時間を９０秒、６０秒及び３０秒
にそれぞれ低減させることにより、工程ガスの供給時間
を増やせても、工程ガスの供給後シリコンの結晶化温度
となるまでは非晶質膜の蒸着が行われるので、結晶粒の
生成時間が減る。その結果、工程の完了後に得られる構
造は、結晶粒の密度が低くその大きさも小さい。したが
って、キャパシタを形成することにおいて、温度安定化
時間は下部電極の有効面積を変化させ、その結果、キャ
パシタンス値に直接影響を及ぼす。
【００３４】（評価例２）前記評価例１における各テス
ト条件の下で形成されたサンプルの上に絶縁膜及び上部
電極を形成することにより得られるサンプルのそれぞれ
についてキャパシタ特性を評価した。図１２は、前記各
サンプルについてキャパシタンス及びＣｍｉｎ／Ｃｍａ
ｘ特性を評価した結果を示すグラフである。Ｃｍｉｎ／
Ｃｍａｘは、キャパシタンス測定電圧を−１．５Ｖから
＋１．５Ｖに変化させて測定したキャパシタンスの最大
値と最小値の比を示す。ここで、ｎ型の不純物でドーピ
ングされた下部電極に接地電圧を加えた状態で、上部電
極に−１．５Ｖの電圧を加えたときに得られるキャパシ
タンスをＣｍｉｎとし、＋１．５Ｖの電圧を加えたとき
に得られるキャパシタンスをＣｍａｘとした。
ト条件の下で形成されたサンプルの上に絶縁膜及び上部
電極を形成することにより得られるサンプルのそれぞれ
についてキャパシタ特性を評価した。図１２は、前記各
サンプルについてキャパシタンス及びＣｍｉｎ／Ｃｍａ
ｘ特性を評価した結果を示すグラフである。Ｃｍｉｎ／
Ｃｍａｘは、キャパシタンス測定電圧を−１．５Ｖから
＋１．５Ｖに変化させて測定したキャパシタンスの最大
値と最小値の比を示す。ここで、ｎ型の不純物でドーピ
ングされた下部電極に接地電圧を加えた状態で、上部電
極に−１．５Ｖの電圧を加えたときに得られるキャパシ
タンスをＣｍｉｎとし、＋１．５Ｖの電圧を加えたとき
に得られるキャパシタンスをＣｍａｘとした。
【００３５】図１２の結果から、温度安定化時間が増え
るにつれてキャパシタンスが増えるということがわか
る。これは、前記図８〜図１１のＳＥＭ写真に示したよ
うに、下部電極の表面に形成された結晶粒の大きさ及び
密度の増加による。かつ、Ｃｍｉｎ／Ｃｍａｘが８４〜
８７％の範囲で分布することがわかる。 （評価例３）前記評価例２の評価結果に基づき、非晶質
シリコンからなる下部電極パターンが形成された半導体
基板を反応チャンバーにローディングし、温度安定化時
間を十分に維持させた後、本発明の方法により屈曲型の
結晶粒が形成された下部電極を備えるキャパシタの特性
を評価した。ここで、温度安定化時間は１８０秒、工程
ガス供給時間（すなわち、結晶粒の形成時間）は８０
秒、工程ガスの供給流量は１８ｓｃｃｍに設定し、工程
温度を調整することにより、結晶粒の大きさ、すなわ
ち、結晶粒の高さを制御して各結晶粒によるキャパシタ
ンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した。
るにつれてキャパシタンスが増えるということがわか
る。これは、前記図８〜図１１のＳＥＭ写真に示したよ
うに、下部電極の表面に形成された結晶粒の大きさ及び
密度の増加による。かつ、Ｃｍｉｎ／Ｃｍａｘが８４〜
８７％の範囲で分布することがわかる。 （評価例３）前記評価例２の評価結果に基づき、非晶質
シリコンからなる下部電極パターンが形成された半導体
基板を反応チャンバーにローディングし、温度安定化時
間を十分に維持させた後、本発明の方法により屈曲型の
結晶粒が形成された下部電極を備えるキャパシタの特性
を評価した。ここで、温度安定化時間は１８０秒、工程
ガス供給時間（すなわち、結晶粒の形成時間）は８０
秒、工程ガスの供給流量は１８ｓｃｃｍに設定し、工程
温度を調整することにより、結晶粒の大きさ、すなわ
ち、結晶粒の高さを制御して各結晶粒によるキャパシタ
ンス及びＣｍｉｎ／Ｃｍａｘ特性を評価した。
【００３６】図１３は、上述した評価結果として得られ
るキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を示すグ
ラフである。図１３において、結晶粒の高さ“０Å”と
は、屈曲型の結晶粒が形成されていない状態を示す。図
１３の結果からわかるように、結晶粒の大きさが増加す
るとキャパシタの有効面積も増えるため、キャパシタン
ス値が増大する。かつ、Ｃｍｉｎ／Ｃｍａｘは、結晶粒
の大きさが増加すると減少する。
るキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特性を示すグ
ラフである。図１３において、結晶粒の高さ“０Å”と
は、屈曲型の結晶粒が形成されていない状態を示す。図
１３の結果からわかるように、結晶粒の大きさが増加す
るとキャパシタの有効面積も増えるため、キャパシタン
ス値が増大する。かつ、Ｃｍｉｎ／Ｃｍａｘは、結晶粒
の大きさが増加すると減少する。
【００３７】この結果からわかるように、表面屈曲を用
いて有効面積を増加させたキャパシタの場合は、結晶粒
の大きさが増加すると、キャパシタンスが増えるが、Ｃ
ｍｉｎ／Ｃｍａｘは減少する。しかしながら、本発明に
より温度安定化時間を短く設定して屈曲型の結晶粒を形
成したキャパシタの場合には、図１３における評価に用
いたサンプルの場合とは異なり、結晶粒の大きさが小さ
くなりキャパシタンスが減少するが、Ｃｍｉｎ／Ｃｍａ
ｘ値は増えない。その理由は、半導体基板の温度が十分
に上がらない低い温度状態で、不純物がドーピングされ
た非晶質シリコンからなる下部電極パターンに屈曲型の
結晶粒を形成するために高真空でシリコンの形成に必要
なガスを供給すると、屈曲型の結晶粒が形成されるまえ
に不純物でドーピングされていない非晶質シリコン膜が
先に形成されるからである。このように下部電極パター
ンと屈曲型の結晶粒との間に形成された不純物でドーピ
ングされていない非晶質シリコン層により下部電極で空
乏現象がひどく発生することにより、Ｃｍｉｎ／Ｃｍａ
ｘ値は低くなる。
いて有効面積を増加させたキャパシタの場合は、結晶粒
の大きさが増加すると、キャパシタンスが増えるが、Ｃ
ｍｉｎ／Ｃｍａｘは減少する。しかしながら、本発明に
より温度安定化時間を短く設定して屈曲型の結晶粒を形
成したキャパシタの場合には、図１３における評価に用
いたサンプルの場合とは異なり、結晶粒の大きさが小さ
くなりキャパシタンスが減少するが、Ｃｍｉｎ／Ｃｍａ
ｘ値は増えない。その理由は、半導体基板の温度が十分
に上がらない低い温度状態で、不純物がドーピングされ
た非晶質シリコンからなる下部電極パターンに屈曲型の
結晶粒を形成するために高真空でシリコンの形成に必要
なガスを供給すると、屈曲型の結晶粒が形成されるまえ
に不純物でドーピングされていない非晶質シリコン膜が
先に形成されるからである。このように下部電極パター
ンと屈曲型の結晶粒との間に形成された不純物でドーピ
ングされていない非晶質シリコン層により下部電極で空
乏現象がひどく発生することにより、Ｃｍｉｎ／Ｃｍａ
ｘ値は低くなる。
【００３８】ここで、高真空の下で形成された非晶質シ
リコン層によるＣｍｉｎ／Ｃｍａｘの減少は、キャパシ
タを形成した後に熱処理することにより解決できる。上
述したように、温度安定化時間、工程ガス供給時間及び
他の工程変数を適宜に調節することにより、屈曲型の結
晶粒が部分的に又は全体的に形成されない現象を防止
し、所望のキャパシタンスを得ることができる。
リコン層によるＣｍｉｎ／Ｃｍａｘの減少は、キャパシ
タを形成した後に熱処理することにより解決できる。上
述したように、温度安定化時間、工程ガス供給時間及び
他の工程変数を適宜に調節することにより、屈曲型の結
晶粒が部分的に又は全体的に形成されない現象を防止
し、所望のキャパシタンスを得ることができる。
【００３９】（評価例４）図１４は、本発明の方法によ
り製造されたキャパシタのキャパシタンス特性を評価し
た結果である。図１４において、対照用のサンプルは本
発明による方法を適用しない場合、すなわち屈曲型の結
晶粒を形成しない場合を示す。図１４の結果からわかる
ように、本発明による方法を適用してキャパシタを製造
した場合のキャパシタンス（約２５ｆＦ／セル）は、本
発明による方法を適用しない場合のキャパシタンス（約
１５ｆＦ／セル）に比べ１．６倍以上が増えた。かつ、
適用回数により、再現性があり、安定したキャパシタン
スの分布を得ることができる。
り製造されたキャパシタのキャパシタンス特性を評価し
た結果である。図１４において、対照用のサンプルは本
発明による方法を適用しない場合、すなわち屈曲型の結
晶粒を形成しない場合を示す。図１４の結果からわかる
ように、本発明による方法を適用してキャパシタを製造
した場合のキャパシタンス（約２５ｆＦ／セル）は、本
発明による方法を適用しない場合のキャパシタンス（約
１５ｆＦ／セル）に比べ１．６倍以上が増えた。かつ、
適用回数により、再現性があり、安定したキャパシタン
スの分布を得ることができる。
【００４０】（評価例５）図１５は、本発明の方法によ
り製造されたキャパシタのＣｍｉｎ／Ｃｍａｘ特性を評
価した結果である。図１５において、対照用のサンプル
は本発明を適用しない場合、すなわち屈曲型の結晶粒を
形成しない場合を示す。実際の半導体素子の製造工程に
おいては、キャパシタを形成してから後続く工程が行わ
れるにつれて別途の熱処理工程を行わなく、半導体基板
に熱処理する効果が得られる。このような後続く熱処理
効果により高真空の下で形成された非晶質層にも不純物
が拡散される。したがって、図１５の結果からわかるよ
うに、本発明の方法を適用してキャパシタを製造する場
合、Ｃｍｉｎ／Ｃｍａｘ特性が向上される。
り製造されたキャパシタのＣｍｉｎ／Ｃｍａｘ特性を評
価した結果である。図１５において、対照用のサンプル
は本発明を適用しない場合、すなわち屈曲型の結晶粒を
形成しない場合を示す。実際の半導体素子の製造工程に
おいては、キャパシタを形成してから後続く工程が行わ
れるにつれて別途の熱処理工程を行わなく、半導体基板
に熱処理する効果が得られる。このような後続く熱処理
効果により高真空の下で形成された非晶質層にも不純物
が拡散される。したがって、図１５の結果からわかるよ
うに、本発明の方法を適用してキャパシタを製造する場
合、Ｃｍｉｎ／Ｃｍａｘ特性が向上される。
【００４１】
【発明の効果】上述したように、本発明によれば、結晶
粒が局部的に成長されない欠陥を抑制することができ、
従来のＨＳＧよりその大きさが均一で密度の高い屈曲型
の結晶粒を得ることができる。したがって、半導体メモ
リ装置のキャパシタの有効面積を効率よく増加させう
る。
粒が局部的に成長されない欠陥を抑制することができ、
従来のＨＳＧよりその大きさが均一で密度の高い屈曲型
の結晶粒を得ることができる。したがって、半導体メモ
リ装置のキャパシタの有効面積を効率よく増加させう
る。
【００４２】以上、本発明を具体的な実施例を挙げて詳
しく説明したが、本発明はこれに限るものでなく、本発
明の技術的な思想の範囲内で当分野における通常の知識
を持つ者により様々な変形が可能である。
しく説明したが、本発明はこれに限るものでなく、本発
明の技術的な思想の範囲内で当分野における通常の知識
を持つ者により様々な変形が可能である。
【図１】（Ａ）及び（Ｂ）は、従来技術の半導体基板上
の非晶質シリコン膜が部分的に結晶化された状態でＨＳ
Ｇを形成した場合の結果を示すＳＥＭ写真による組織図
である。
の非晶質シリコン膜が部分的に結晶化された状態でＨＳ
Ｇを形成した場合の結果を示すＳＥＭ写真による組織図
である。
【図２】従来技術の下部電極の表面に結晶核が生成され
た状態を示す図である。
た状態を示す図である。
【図３】本発明の望ましい実施例による半導体メモリ装
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
【図４】本発明の望ましい実施例による半導体メモリ装
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
【図５】本発明の望ましい実施例による半導体メモリ装
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
【図６】本発明の望ましい実施例による半導体メモリ装
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
置のキャパシタ下部電極の製造方法を順次に示す断面図
である。
【図７】本発明によるキャパシタの下部電極の製造にお
いて、反応チャンバー内における工程温度変化を示すグ
ラフである。
いて、反応チャンバー内における工程温度変化を示すグ
ラフである。
【図８】本発明による温度安定化時間と工程ガス供給時
間の変化により得られた屈曲型の結晶粒の表面構造を示
すＳＥＭ写真による組織図である。
間の変化により得られた屈曲型の結晶粒の表面構造を示
すＳＥＭ写真による組織図である。
【図９】本発明による温度安定化時間と工程ガス供給時
間の変化により得られた屈曲型の結晶粒の表面構造を示
すＳＥＭ写真による組織図である。
間の変化により得られた屈曲型の結晶粒の表面構造を示
すＳＥＭ写真による組織図である。
【図１０】本発明による温度安定化時間と工程ガス供給
時間の変化により得られた屈曲型の結晶粒の表面構造を
示すＳＥＭ写真による組織図である。
時間の変化により得られた屈曲型の結晶粒の表面構造を
示すＳＥＭ写真による組織図である。
【図１１】本発明による温度安定化時間と工程ガス供給
時間の変化により得られた屈曲型の結晶粒の表面構造を
示すＳＥＭ写真による組織図である。
時間の変化により得られた屈曲型の結晶粒の表面構造を
示すＳＥＭ写真による組織図である。
【図１２】本発明の各テスト条件により形成されたサン
プルに対してキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特
性を評価した結果を示すグラフである。
プルに対してキャパシタンス及びＣｍｉｎ／Ｃｍａｘ特
性を評価した結果を示すグラフである。
【図１３】本発明による温度安定化時間を十分に維持し
た状態で形成された結晶粒の大きさによるキャパシタン
ス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグ
ラフである。
た状態で形成された結晶粒の大きさによるキャパシタン
ス及びＣｍｉｎ／Ｃｍａｘ特性を評価した結果を示すグ
ラフである。
【図１４】本発明の方法により製造されたキャパシタの
キャパシタンス特性を評価した結果である。
キャパシタンス特性を評価した結果である。
【図１５】本発明の方法により製造されたキャパシタの
Ｃｍｉｎ／Ｃｍａｘ特性を評価した結果である。
Ｃｍｉｎ／Ｃｍａｘ特性を評価した結果である。
１００ 半導体基板 １１２ 絶縁層パターン １２０ 下部電極パターン １２５ 非晶質シリコン薄層 １２８ 結晶核 １３０ 下部電極
Claims (12)
- 【請求項１】 ウェーハを載置するサセプターが装着さ
れた密閉反応チャンバーを備える薄膜蒸着装備を用いて
下部電極を形成する半導体メモリ装置のキャパシタ下部
電極の製造方法において、 （ａ）半導体基板上に前記半導体基板の所定の領域を露
出させるコンタクトホールが形成された絶縁層パターン
を形成する段階と、 （ｂ）前記結果物の全面に不純物がドーピングされた非
晶質シリコン膜を蒸着する段階と、 （ｃ）前記非晶質シリコン膜をパタニングして下部電極
パターンを形成する段階と、 （ｄ）前記結果物を洗浄して前記結果物の表面から汚染
物と表面酸化膜を取り除く段階と、 （ｅ） 前記洗浄された結果物を高真空で維持される前
記反応チャンバー内にローディングし、前記反応チャン
バー内に所定のガスを所定の時間ほど供給することによ
り、前記下部電極パターンの表面に非晶質シリコン薄層
を蒸着する段階と、 （ｆ）前記非晶質シリコン薄層に多数のシリコン結晶核
を生成及び成長させることにより、屈曲型の結晶粒を有
する下部電極を形成する段階とを含むことを特徴とする
半導体メモリ装置のキャパシタ下部電極の製造方法。 - 【請求項２】 前記洗浄段階は湿式により行うことを特
徴とする請求項１に記載の半導体メモリ装置のキャパシ
タ下部電極の製造方法。 - 【請求項３】 前記（ｅ）段階で前記所定のガスの供給
は前記半導体基板の温度を上昇させながら行うことを特
徴とする請求項１に記載の半導体メモリ装置のキャパシ
タ下部電極の製造方法。 - 【請求項４】 前記半導体基板の温度を上昇させる段階
は、 前記サセプターの温度を７００〜１０００℃で５〜４０
秒間維持する第１段階と、 前記第１段階の直後に前記反応チャンバー内のサセプタ
ーの温度を５００〜８００℃で維持する第２段階とを含
むことを特徴とする請求項３に記載の半導体メモリ装置
のキャパシタ下部電極の製造方法。 - 【請求項５】 前記（ｅ）段階で前記所定のガスの供給
は前記半導体基板の温度を一定の温度で維持しながら行
うことを特徴とする請求項１に記載の半導体メモリ装置
のキャパシタ下部電極の製造方法。 - 【請求項６】 前記所定のガスは、ＳｉＨ4 、Ｓｉ2 Ｈ
6 及びＳｉＨ2 Ｃｌ2 よりなる群から選ばれるいずれか
一つのガスあるいはそれらの混合ガスであることを特徴
とする請求項１に記載の半導体メモリ装置のキャパシタ
下部電極の製造方法。 - 【請求項７】 前記所定のガスは不活性ガスをさらに含
むことを特徴とする請求項６に記載の半導体メモリ装置
のキャパシタ下部電極の製造方法。 - 【請求項８】 前記（ｅ）段階では、前記非晶質シリコ
ン薄層が前記下部電極パターンの表面にのみ選択的に蒸
着されることを特徴とする請求項１に記載の半導体メモ
リ装置のキャパシタ下部電極の製造方法。 - 【請求項９】 前記（ｆ）段階は前記（ｅ）段階の後に
真空遮断なしに連続的に行うことを特徴とする請求項１
に記載の半導体メモリ装置のキャパシタ下部電極の製造
方法。 - 【請求項１０】 前記（ｆ）段階は１０-7ｔｏｒｒ以下
の超高真空状態で行うことを特徴とする請求項１に記載
の半導体メモリ装置のキャパシタ下部電極の製造方法。 - 【請求項１１】 前記（ｆ）段階は、 前記シリコン結晶核の生成時は前記所定のガスを連続的
に供給する段階と、 前記シリコン結晶核の成長時は前記所定のガスの供給を
遮断する段階とを含むことを特徴とする請求項１に記載
の半導体メモリ装置のキャパシタ下部電極の製造方法。 - 【請求項１２】 前記所定のガス供給は、前記所定のガ
スの流量調節と同時に行われることを特徴とする請求項
１１に記載の半導体メモリ装置のキャパシタ下部電極の
製造方法。
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|---|---|---|---|
| KR1019960017740A KR100219482B1 (ko) | 1996-05-23 | 1996-05-23 | 반도체 메모리 장치의 커패시터 제조 방법 |
| KR1996P17740 | 1996-05-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1056155A true JPH1056155A (ja) | 1998-02-24 |
| JP3741518B2 JP3741518B2 (ja) | 2006-02-01 |
Family
ID=19459681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14303497A Expired - Fee Related JP3741518B2 (ja) | 1996-05-23 | 1997-05-16 | 半導体メモリ装置のキャパシタ下部電極の製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP3741518B2 (ja) |
| KR (1) | KR100219482B1 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524927B1 (en) | 1998-09-04 | 2003-02-25 | Hitachi, Ltd. | Semiconductor device and method of fabricating the same |
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| KR100255662B1 (ko) * | 1997-05-03 | 2000-05-01 | 윤종용 | 반구형그레인의다결정실리콘막을갖는반도체장치의제조방법 |
| US6245632B1 (en) * | 1997-05-22 | 2001-06-12 | Samsung Electronics Co., Ltd. | Variable temperature methods of forming hemispherical grained silicon (HSG-Si) layers |
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| JP3244049B2 (ja) * | 1998-05-20 | 2002-01-07 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000150815A (ja) * | 1998-09-04 | 2000-05-30 | Kokusai Electric Co Ltd | 半導体装置の製造方法及び半導体製造装置 |
| KR20010083563A (ko) | 2000-02-16 | 2001-09-01 | 윤종용 | 폴리머 부착에 의한 선택적 반구형 그레인 성장을 이용한커패시터의 형성방법 및 이에 의해 형성된 커패시터 |
| KR100434489B1 (ko) | 2001-03-22 | 2004-06-05 | 삼성전자주식회사 | 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법 |
| KR100368978B1 (ko) | 2001-04-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
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-
1996
- 1996-05-23 KR KR1019960017740A patent/KR100219482B1/ko not_active Expired - Fee Related
-
1997
- 1997-05-16 JP JP14303497A patent/JP3741518B2/ja not_active Expired - Fee Related
- 1997-05-22 US US08/861,607 patent/US5960281A/en not_active Expired - Lifetime
- 1997-05-22 TW TW086106873A patent/TW449857B/zh not_active IP Right Cessation
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| Publication number | Publication date |
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