JPH05315543A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05315543A JPH05315543A JP4115558A JP11555892A JPH05315543A JP H05315543 A JPH05315543 A JP H05315543A JP 4115558 A JP4115558 A JP 4115558A JP 11555892 A JP11555892 A JP 11555892A JP H05315543 A JPH05315543 A JP H05315543A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】スタックトキャパシタ構造のＤＲＡＭにおい
て、全面に半球面状の凹凸を有する蓄積電極を形成し
て、表面積を増大させてキャパシタ容量を増やす。 【構成】Ｐ型シリコン基板１にフィールド酸化膜２を形
成したのち、ゲート酸化膜３およびゲート電極４を形成
する。つぎにソース５ａおよびドレイン５ｂを形成す
る。つぎに層間絶縁膜６を形成したのち、ドレイン５ｂ
に接続する蓄積電極７を形成する。つぎにＬＰＣＶＤ法
によりアモルファスシリコン８を成長したのち、エッチ
バックして各蓄積電極７間を分離する。つぎに５００〜
６００℃で弗化水素処理を行なったのち、窒素雰囲気で
アニールしてＨＳＧ−Ｓｉ膜８ａを形成する。
て、全面に半球面状の凹凸を有する蓄積電極を形成し
て、表面積を増大させてキャパシタ容量を増やす。 【構成】Ｐ型シリコン基板１にフィールド酸化膜２を形
成したのち、ゲート酸化膜３およびゲート電極４を形成
する。つぎにソース５ａおよびドレイン５ｂを形成す
る。つぎに層間絶縁膜６を形成したのち、ドレイン５ｂ
に接続する蓄積電極７を形成する。つぎにＬＰＣＶＤ法
によりアモルファスシリコン８を成長したのち、エッチ
バックして各蓄積電極７間を分離する。つぎに５００〜
６００℃で弗化水素処理を行なったのち、窒素雰囲気で
アニールしてＨＳＧ−Ｓｉ膜８ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置に関し、特に
スタックトキャパシタ（積層型容量素子）構造の１トラ
ンジスタメモリセルからなるＤＲＡＭ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関す
るものである。
スタックトキャパシタ（積層型容量素子）構造の１トラ
ンジスタメモリセルからなるＤＲＡＭ（ｄｙｎａｍｉｃ
ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏｒｙ）に関す
るものである。
【０００２】
【従来の技術】半導体メモリは、ビット当たりの製造単
価低減あるいは、メモリアクセス時間短縮のため、メモ
リセル面積の縮小による高集積化が図られてきた。
価低減あるいは、メモリアクセス時間短縮のため、メモ
リセル面積の縮小による高集積化が図られてきた。
【０００３】現在、０．８μｍ幅の最小設計ルールを用
いた４ＭｂＤＲＡＭあるいは１ＭｂＳＲＡＭが製品化さ
れている。さらに、０．６μｍ幅の最小設計ルールを用
いた１６ＭｂＤＲＡＭあるいは４ＭｂＳＲＡＭが開発さ
れている。
いた４ＭｂＤＲＡＭあるいは１ＭｂＳＲＡＭが製品化さ
れている。さらに、０．６μｍ幅の最小設計ルールを用
いた１６ＭｂＤＲＡＭあるいは４ＭｂＳＲＡＭが開発さ
れている。
【０００４】メモリセル面積の縮小によって、メモリセ
ルに蓄積できる電荷容量が低下する。ＤＲＡＭの高集積
化が進むにつれて、キャパシタ容量の確保が難しくなっ
てきている。小さいセル面積でも十分な電荷蓄積量を得
るために開発された、溝掘り（トレンチ）型または積層
（スタック）型が実用化されている。
ルに蓄積できる電荷容量が低下する。ＤＲＡＭの高集積
化が進むにつれて、キャパシタ容量の確保が難しくなっ
てきている。小さいセル面積でも十分な電荷蓄積量を得
るために開発された、溝掘り（トレンチ）型または積層
（スタック）型が実用化されている。
【０００５】特に積層型セルは、ソフトエラー耐性が高
く、トレンチ形成と違ってシリコン基板結晶に対して損
傷を与えない。蓄積電極の形状を工夫すれば実効セル面
積を増加できるなどの優れた特長があるので、次世代メ
モリセル構造として注目されている。
く、トレンチ形成と違ってシリコン基板結晶に対して損
傷を与えない。蓄積電極の形状を工夫すれば実効セル面
積を増加できるなどの優れた特長があるので、次世代メ
モリセル構造として注目されている。
【０００６】６４Ｍｂ以上のＤＲＡＭ用高密度メモリセ
ルとして、ＨＳＧ−Ｓｉ（ｈｅｍｉｓｐｈｅｒｉｃａｌ
−ｇｒａｉｎ−ｓｉｌｉｃｏｎ）蓄積電極が笠井直紀、
坂尾眞人、石嶋俊之、井川英治、渡辺啓二、寺田和夫、
吉川公麿によって「ＨＳＧポリシリコン蓄積電極を用い
た６４ＭｂＤＲＡＭ用メモリセル」、電子情報通信学会
技術研究報告ＳＤＭ９０−２０２、ｐｐ．４７−５２に
提案されている。これは表面に微細な凹凸を形成したポ
リシリコンを蓄積電極として、実効的な電極表面積を増
加して蓄積容量を大きくする方法である。
ルとして、ＨＳＧ−Ｓｉ（ｈｅｍｉｓｐｈｅｒｉｃａｌ
−ｇｒａｉｎ−ｓｉｌｉｃｏｎ）蓄積電極が笠井直紀、
坂尾眞人、石嶋俊之、井川英治、渡辺啓二、寺田和夫、
吉川公麿によって「ＨＳＧポリシリコン蓄積電極を用い
た６４ＭｂＤＲＡＭ用メモリセル」、電子情報通信学会
技術研究報告ＳＤＭ９０−２０２、ｐｐ．４７−５２に
提案されている。これは表面に微細な凹凸を形成したポ
リシリコンを蓄積電極として、実効的な電極表面積を増
加して蓄積容量を大きくする方法である。
【０００７】このＨＳＧポリシリコン蓄積電極の形成方
法について、図６（ａ）〜（ｃ）を参照して説明する。
法について、図６（ａ）〜（ｃ）を参照して説明する。
【０００８】はじめに図６（ａ）に示すように、Ｐ型シ
リコン基板１上にＬＯＣＯＳ（選択酸化）法によりフィ
ールド酸化膜２を形成したのち、ゲート酸化膜３、ゲー
ト電極４、ソース５ａおよびドレイン５ｂを形成してＭ
ＯＳＦＥＴを形成する。
リコン基板１上にＬＯＣＯＳ（選択酸化）法によりフィ
ールド酸化膜２を形成したのち、ゲート酸化膜３、ゲー
ト電極４、ソース５ａおよびドレイン５ｂを形成してＭ
ＯＳＦＥＴを形成する。
【０００９】つぎにＣＶＤ（化学気相成長）法により層
間絶縁膜６を堆積したのち、コンタクトホールを開口す
る。つぎにＬＰＣＶＤ法により６００℃でポリシリコン
を堆積したのち、レジスト（図示せず）をマスクとして
ドライエッチングして、蓄積電極７を形成する。
間絶縁膜６を堆積したのち、コンタクトホールを開口す
る。つぎにＬＰＣＶＤ法により６００℃でポリシリコン
を堆積したのち、レジスト（図示せず）をマスクとして
ドライエッチングして、蓄積電極７を形成する。
【００１０】つぎに図６（ｂ）に示すように、ＨＳＧポ
リシリコンからなるＨＳＧ−Ｓｉ膜８ａを形成する。隣
接する蓄積電極の電極間隔をレジストパターンで実現可
能な最小幅よりも狭めるとともに、凹凸によって表面積
を拡大することができる。
リシリコンからなるＨＳＧ−Ｓｉ膜８ａを形成する。隣
接する蓄積電極の電極間隔をレジストパターンで実現可
能な最小幅よりも狭めるとともに、凹凸によって表面積
を拡大することができる。
【００１１】このＨＳＧ−Ｓｉ膜８ａはつぎのようにし
て形成する。はじめに反応ガスとして流量２００ｓｃｃ
ｍのＳｉＨ4 を用いたＬＰＣＶＤ法により基板温度５５
０℃、圧力１Ｔｏｒｒにおいて３０分間で、厚さ１５０
ｎｍのアモルファスシリコンを堆積する。つぎに基板温
度を５５０℃に保って、反応ガス供給を止め、窒素雰囲
気で３０分間アニールして多結晶となったＨＳＧ−Ｓｉ
膜８ａが形成される。
て形成する。はじめに反応ガスとして流量２００ｓｃｃ
ｍのＳｉＨ4 を用いたＬＰＣＶＤ法により基板温度５５
０℃、圧力１Ｔｏｒｒにおいて３０分間で、厚さ１５０
ｎｍのアモルファスシリコンを堆積する。つぎに基板温
度を５５０℃に保って、反応ガス供給を止め、窒素雰囲
気で３０分間アニールして多結晶となったＨＳＧ−Ｓｉ
膜８ａが形成される。
【００１２】さらに図６（ｃ）に示すように、ＲＩＥ法
によってエッチバックすることにより、ＨＳＧ−Ｓｉ膜
８ａからなる各蓄積電極７間を分離する。
によってエッチバックすることにより、ＨＳＧ−Ｓｉ膜
８ａからなる各蓄積電極７間を分離する。
【００１３】
【発明が解決しようとする課題】ＨＳＧ−Ｓｉ蓄積電極
は、その電極表面に凹凸を形成して、実効的な電極表面
積を増加した積層（スタック）型蓄積電極である。
は、その電極表面に凹凸を形成して、実効的な電極表面
積を増加した積層（スタック）型蓄積電極である。
【００１４】従来の蓄積電極形成方法では、ＨＳＧ−Ｓ
ｉ膜を成長したのち、各蓄積電極間を分離するためＨＳ
Ｇ−Ｓｉ膜をエッチバックする必要がある。このエッチ
バックによって、ＨＳＧ−Ｓｉ蓄積電極の表面形状が変
化する。
ｉ膜を成長したのち、各蓄積電極間を分離するためＨＳ
Ｇ−Ｓｉ膜をエッチバックする必要がある。このエッチ
バックによって、ＨＳＧ−Ｓｉ蓄積電極の表面形状が変
化する。
【００１５】蓄積電極表面のうち、上面および側壁上部
は、エッチバック前の形状がエッチングのあと転写され
て凹凸形状が残っている。しかし、側壁下部はエッチン
グによって凹凸形状が消滅して、蓄積電極の表面積が減
少する。
は、エッチバック前の形状がエッチングのあと転写され
て凹凸形状が残っている。しかし、側壁下部はエッチン
グによって凹凸形状が消滅して、蓄積電極の表面積が減
少する。
【００１６】このように、従来方法では蓄積電極側壁の
凹凸形状が消滅して、ＨＳＧ−Ｓｉ蓄積電極の総表面積
が減少し、メモリセルの蓄積電荷容量が減少するという
欠点があった。
凹凸形状が消滅して、ＨＳＧ−Ｓｉ蓄積電極の総表面積
が減少し、メモリセルの蓄積電荷容量が減少するという
欠点があった。
【００１７】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面にＭＯＳＦＥＴのドレインに接続す
る第１のポリシリコンが形成され、前記第１のポリシリ
コンの表面を覆って厚さ２ｎｍ以下の酸化シリコン膜が
形成され、前記酸化シリコン膜上に成長した半径１０〜
１００ｎｍの半球面シリコン粒で覆われた第２のポリシ
リコンが形成されたものである。
半導体基板の一主面にＭＯＳＦＥＴのドレインに接続す
る第１のポリシリコンが形成され、前記第１のポリシリ
コンの表面を覆って厚さ２ｎｍ以下の酸化シリコン膜が
形成され、前記酸化シリコン膜上に成長した半径１０〜
１００ｎｍの半球面シリコン粒で覆われた第２のポリシ
リコンが形成されたものである。
【００１８】また本発明の半導体装置の製造方法は、Ｍ
ＯＳＦＥＴが形成された半導体基板の一主面上に、ＣＶ
Ｄ法によりアモルファスシリコンを堆積する工程と、前
記アモルファスシリコンを選択エッチングしてパターニ
ングする工程と、５００〜６００℃で弗化水素処理した
のち、酸素分圧１×１０-4Ｔｏｒｒ以下でアニール処理
して前記アモルファスシリコンをポリシリコンに結晶化
する工程とを含むものである。
ＯＳＦＥＴが形成された半導体基板の一主面上に、ＣＶ
Ｄ法によりアモルファスシリコンを堆積する工程と、前
記アモルファスシリコンを選択エッチングしてパターニ
ングする工程と、５００〜６００℃で弗化水素処理した
のち、酸素分圧１×１０-4Ｔｏｒｒ以下でアニール処理
して前記アモルファスシリコンをポリシリコンに結晶化
する工程とを含むものである。
【００１９】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００２０】はじめに図１（ａ）に示すように、面方位
（１００）、抵抗率１０Ω−ｃｍのＰ型シリコン基板１
上に、ＬＯＣＯＳ法によりフィールド酸化膜２を形成す
る。つぎに、ゲート酸化膜３およびゲート電極４を形成
したのち、ソース５ａおよびドレイン５ｂを拡散して、
スィッチングトランジスタの素子部を形成する。
（１００）、抵抗率１０Ω−ｃｍのＰ型シリコン基板１
上に、ＬＯＣＯＳ法によりフィールド酸化膜２を形成す
る。つぎに、ゲート酸化膜３およびゲート電極４を形成
したのち、ソース５ａおよびドレイン５ｂを拡散して、
スィッチングトランジスタの素子部を形成する。
【００２１】つぎに、ＣＶＤ法により酸化膜を堆積した
のち、ドレイン５ｂに接続するコンタクトホールを開口
して層間絶縁膜６を形成する。つぎにＬＰＣＶＤ法によ
りポリシリコンを堆積したのち、レジスト（図示せず）
をマスクとしてエッチングすることにより、蓄積電極７
を形成する。このとき形成された蓄積電極７は、高さが
０．３μｍ、電極間距離が０．４μｍである。
のち、ドレイン５ｂに接続するコンタクトホールを開口
して層間絶縁膜６を形成する。つぎにＬＰＣＶＤ法によ
りポリシリコンを堆積したのち、レジスト（図示せず）
をマスクとしてエッチングすることにより、蓄積電極７
を形成する。このとき形成された蓄積電極７は、高さが
０．３μｍ、電極間距離が０．４μｍである。
【００２２】ここまでは、図６（ａ）に示す従来方法と
同じである。
同じである。
【００２３】つぎにＬＰＣＶＤ装置を用いて、基板温度
５１０℃、圧力１０Ｔｏｒｒ、Ｓｉ2 Ｈ6 流量２００ｓ
ｃｃｍ、Ｎ2 流量５ｓｌｍ（５０００ｓｃｃｍ）の条件
で、全面に厚さ０．１μｍのノンドープのアモルファス
シリコン８を成長した。このとき、圧力を高くしてステ
ップカバレッジ（段差被覆性）を悪化させ、蓄積電極７
上の膜厚を層間絶縁膜６上の膜厚よりも厚くする必要が
ある。
５１０℃、圧力１０Ｔｏｒｒ、Ｓｉ2 Ｈ6 流量２００ｓ
ｃｃｍ、Ｎ2 流量５ｓｌｍ（５０００ｓｃｃｍ）の条件
で、全面に厚さ０．１μｍのノンドープのアモルファス
シリコン８を成長した。このとき、圧力を高くしてステ
ップカバレッジ（段差被覆性）を悪化させ、蓄積電極７
上の膜厚を層間絶縁膜６上の膜厚よりも厚くする必要が
ある。
【００２４】つぎに図１（ｂ）に示すように、ＲＩＥ法
によってアモルファスシリコン８のエッチバックを行な
って各蓄積電極７間を分離する。
によってアモルファスシリコン８のエッチバックを行な
って各蓄積電極７間を分離する。
【００２５】つぎに図１（ｃ）に示すように、弗化水素
処理を行なったのち、窒素雰囲気でアニールしてＨＳＧ
−Ｓｉ膜８ａを形成する。
処理を行なったのち、窒素雰囲気でアニールしてＨＳＧ
−Ｓｉ膜８ａを形成する。
【００２６】このとき図２に示す装置を用いる。これは
抵抗加熱方式の縦型ＬＰＣＶＤ炉をアニール室１２と
し、高純度窒素ガスでパージしたロードロック室１３に
よって、弗化水素処理室１１と連結したものである。ロ
ードロック室１３の酸素分圧は、１×１０-6Ｔｏｒｒ以
下とし、アニール処理室の到達真空度は、１×１０-8Ｔ
ｏｒｒとする。さらに図３に示すように、高純度窒素パ
ージ室の代りに真空ポンプ１５を用いた真空排気式ロー
ドロック室１３を設けることもできる。
抵抗加熱方式の縦型ＬＰＣＶＤ炉をアニール室１２と
し、高純度窒素ガスでパージしたロードロック室１３に
よって、弗化水素処理室１１と連結したものである。ロ
ードロック室１３の酸素分圧は、１×１０-6Ｔｏｒｒ以
下とし、アニール処理室の到達真空度は、１×１０-8Ｔ
ｏｒｒとする。さらに図３に示すように、高純度窒素パ
ージ室の代りに真空ポンプ１５を用いた真空排気式ロー
ドロック室１３を設けることもできる。
【００２７】つぎにＨＳＧ−Ｓｉ膜の形成方法について
図３および図４を参照して説明する。はじめに、弗化水
素処理室１１でアモルファスシリコンのエッチバックが
完了したウェーハ１５に弗化水素処理を行なって、アモ
ルファスシリコン表面の自然酸化膜を除去する。つぎ
に、ウエーハ１５を高純度窒素雰囲気のロードロック室
１３を介して、５５０℃に保ったアニール室１２に移動
させた。アニール室１２を排気して真空度１×１０-8Ｔ
ｏｒｒに５分間保ったのち、窒素流量を２０ｓｌｍと
し、真空度１Ｔｏｒｒ、温度５５０℃で３０分間アニー
ルすることにより、ＨＳＧ−Ｓｉ膜を形成することがで
きる。
図３および図４を参照して説明する。はじめに、弗化水
素処理室１１でアモルファスシリコンのエッチバックが
完了したウェーハ１５に弗化水素処理を行なって、アモ
ルファスシリコン表面の自然酸化膜を除去する。つぎ
に、ウエーハ１５を高純度窒素雰囲気のロードロック室
１３を介して、５５０℃に保ったアニール室１２に移動
させた。アニール室１２を排気して真空度１×１０-8Ｔ
ｏｒｒに５分間保ったのち、窒素流量を２０ｓｌｍと
し、真空度１Ｔｏｒｒ、温度５５０℃で３０分間アニー
ルすることにより、ＨＳＧ−Ｓｉ膜を形成することがで
きる。
【００２８】従来の蓄積電極においては、電極側壁下部
の凹凸が消滅しているのに対し、本実施例では、蓄積電
極の全面にわたって凹凸が形成されている。
の凹凸が消滅しているのに対し、本実施例では、蓄積電
極の全面にわたって凹凸が形成されている。
【００２９】蓄積電極の凹凸半径は５０ｎｍ、最終電極
寸法は高さ０．４μｍ×幅０．７μｍ×奥行き０．７μ
ｍで、電極間距離は０．１μｍとなった。一方、従来法
においては、蓄積電極側壁の高さ０．３μｍまでの領域
で凹凸が消滅していた。
寸法は高さ０．４μｍ×幅０．７μｍ×奥行き０．７μ
ｍで、電極間距離は０．１μｍとなった。一方、従来法
においては、蓄積電極側壁の高さ０．３μｍまでの領域
で凹凸が消滅していた。
【００３０】つぎに本発明の第２の実施例について説明
する。
する。
【００３１】第２の実施例では、Ｐ（燐）をドープしな
がらアモルファスシリコンを成長した。
がらアモルファスシリコンを成長した。
【００３２】第１の実施例と同様に図１（ａ）に示すよ
うに、Ｐ型シリコン基板１上にスィッチングトランジス
タを形成したのち、ＣＶＤ法により層間絶縁膜を堆積し
てコンタクトホールを開口する。つぎにポリシリコンの
堆積したのちレジスト（図示せず）をマスクとしてエッ
チングして、蓄積電極７を形成する。
うに、Ｐ型シリコン基板１上にスィッチングトランジス
タを形成したのち、ＣＶＤ法により層間絶縁膜を堆積し
てコンタクトホールを開口する。つぎにポリシリコンの
堆積したのちレジスト（図示せず）をマスクとしてエッ
チングして、蓄積電極７を形成する。
【００３３】つぎにＬＰＣＶＤ装置を用いて、基板温度
５１０℃、圧力０．１Ｔｏｒｒ、Ｓｉ2 Ｈ6 流量２００
ｓｃｃｍ、４％ＰＨ3 流量１００ｓｃｃｍの条件で３５
分経ったら、ＰＨ3 を止めて５分経過してＰドープアモ
ルファスシリコン８を堆積した。
５１０℃、圧力０．１Ｔｏｒｒ、Ｓｉ2 Ｈ6 流量２００
ｓｃｃｍ、４％ＰＨ3 流量１００ｓｃｃｍの条件で３５
分経ったら、ＰＨ3 を止めて５分経過してＰドープアモ
ルファスシリコン８を堆積した。
【００３４】燐をドープしたので、圧力を高くしなくて
もステップカバレッジを悪化させることができる。
もステップカバレッジを悪化させることができる。
【００３５】あとの５分間をノンドープ成長としたの
は、アモルファスシリコン膜８の表面Ｐ濃度を減少させ
て、あとで表面に形成される誘電率の小さい自然酸化膜
を薄くするためである。
は、アモルファスシリコン膜８の表面Ｐ濃度を減少させ
て、あとで表面に形成される誘電率の小さい自然酸化膜
を薄くするためである。
【００３６】また、高濃度Ｐドープシリコン膜はステッ
プカバレージが悪いので、蓄積電極７上の膜厚はフィー
ルド酸化２上の膜厚よりも厚くなる。堆積したアモルフ
ァスシリコン８の膜厚は、第１の実施例と同じ０．１μ
ｍとなった。
プカバレージが悪いので、蓄積電極７上の膜厚はフィー
ルド酸化２上の膜厚よりも厚くなる。堆積したアモルフ
ァスシリコン８の膜厚は、第１の実施例と同じ０．１μ
ｍとなった。
【００３７】つぎに図１（ｂ）に示すように、ＲＩＥ法
によりアモルファスシリコン８をエッチバックして各蓄
積電極７間を分離する。
によりアモルファスシリコン８をエッチバックして各蓄
積電極７間を分離する。
【００３８】つぎに図１（ｃ）に示すように、第１の実
施例と同様にしてＨＳＧ−Ｓｉ膜８ａを形成した。本実
施例のアモルファスシリコン８はＰドープされているの
で、結晶化の核発生が早く、１０分間のアニールでＨＳ
Ｇ−Ｓｉ膜８ａを形成することができた。
施例と同様にしてＨＳＧ−Ｓｉ膜８ａを形成した。本実
施例のアモルファスシリコン８はＰドープされているの
で、結晶化の核発生が早く、１０分間のアニールでＨＳ
Ｇ−Ｓｉ膜８ａを形成することができた。
【００３９】本実施例でも第１の実施例と同様に、蓄積
電極７の全表面に凹凸が形成された。Ｐドープアモルフ
ァスシリコンをアニールしても、ＨＳＧ−Ｓｉ蓄積電極
が得られることが確認された。本実施例の場合、ＨＳＧ
−Ｓｉ形成前に蓄積電極全体がＰドープされているの
で、あとの工程で不純物を拡散する必要がないという長
所がある。
電極７の全表面に凹凸が形成された。Ｐドープアモルフ
ァスシリコンをアニールしても、ＨＳＧ−Ｓｉ蓄積電極
が得られることが確認された。本実施例の場合、ＨＳＧ
−Ｓｉ形成前に蓄積電極全体がＰドープされているの
で、あとの工程で不純物を拡散する必要がないという長
所がある。
【００４０】つぎに本発明の第３の実施例について、図
４（ａ）〜（ｃ）を参照して説明する。
４（ａ）〜（ｃ）を参照して説明する。
【００４１】はじめに図４（ａ）に示すように、スィッ
チングトランジスタが形成されたＰ型シリコン基板１に
層間絶縁膜６のコンタクトホールを通してドレイン５ｂ
に接続する蓄積電極７を形成する。
チングトランジスタが形成されたＰ型シリコン基板１に
層間絶縁膜６のコンタクトホールを通してドレイン５ｂ
に接続する蓄積電極７を形成する。
【００４２】つぎに図４（ｂ）に示すように、ＣＶＤ炉
を用いて８００℃でアルゴンをキャリアガスとして１０
０ｐｐｍに希釈した酸素で１０分間処理して、蓄積電極
７上に厚さ１ｎｍの酸化シリコン膜９を成長させる。
を用いて８００℃でアルゴンをキャリアガスとして１０
０ｐｐｍに希釈した酸素で１０分間処理して、蓄積電極
７上に厚さ１ｎｍの酸化シリコン膜９を成長させる。
【００４３】つぎに図４（ｃ）に示すように、引き続い
て８００℃に保ったままジクロロシラン、塩化水素、水
素を導入して半径１００ｎｍの半球状の表面をもつ厚さ
２００ｎｍの選択凹凸シリコン膜１０を成長させる。酸
化シリコン膜９上にのみ選択成長させることができる。
て８００℃に保ったままジクロロシラン、塩化水素、水
素を導入して半径１００ｎｍの半球状の表面をもつ厚さ
２００ｎｍの選択凹凸シリコン膜１０を成長させる。酸
化シリコン膜９上にのみ選択成長させることができる。
【００４４】厚さ２ｎｍ以下の酸化シリコン膜の上から
選択シリコン成長を行なうと、酸化シリコン膜上にはシ
リコンは成長しない。酸化シリコン膜の裂け目を核とし
てポリシリコンが成長するので、半球状のシリコンが成
長する。
選択シリコン成長を行なうと、酸化シリコン膜上にはシ
リコンは成長しない。酸化シリコン膜の裂け目を核とし
てポリシリコンが成長するので、半球状のシリコンが成
長する。
【００４５】この選択凹凸シリコン膜１０の表面が電荷
蓄積領域となる。選択成長であるので、蓄積電極の側面
も含めて全面に凹凸が残っている。隣接する蓄積電極７
の最小間隔をＬとして、選択凹凸シリコン膜１０の膜厚
はＬ／２未満とする。
蓄積領域となる。選択成長であるので、蓄積電極の側面
も含めて全面に凹凸が残っている。隣接する蓄積電極７
の最小間隔をＬとして、選択凹凸シリコン膜１０の膜厚
はＬ／２未満とする。
【００４６】つぎに本発明の第４の実施例について、図
５（ａ）〜（ｂ）を参照して説明する。
５（ａ）〜（ｂ）を参照して説明する。
【００４７】はじめに図５（ａ）に示すように、スィッ
チングトランジスタが形成されたＰ型シリコン基板１に
層間絶縁膜６を形成したのち蓄積電極７を形成する。
チングトランジスタが形成されたＰ型シリコン基板１に
層間絶縁膜６を形成したのち蓄積電極７を形成する。
【００４８】つぎにＣＶＤ炉を用いて８００℃で窒素を
キャリアガスとして１００ｐｐｍに希釈した水蒸気で５
分間処理して、蓄積電極７上に厚さ１ｎｍの酸化シリコ
ン膜９を成長させる。
キャリアガスとして１００ｐｐｍに希釈した水蒸気で５
分間処理して、蓄積電極７上に厚さ１ｎｍの酸化シリコ
ン膜９を成長させる。
【００４９】つぎに反応ガスの圧力を高くした若干選択
性の悪い条件で選択凹凸シリコン膜１０を成長させる。
性の悪い条件で選択凹凸シリコン膜１０を成長させる。
【００５０】つぎに図５（ｂ）に示すように、酸化シリ
コン膜９以外の層間絶縁膜６上に成長したポリシリコン
（選択凹凸シリコン膜１０）をエッチングする。選択成
長を用いているので、層間絶縁膜６上に堆積する選択凹
凸シリコン膜１０は極く薄く、エッチング時間は短い。
コン膜９以外の層間絶縁膜６上に成長したポリシリコン
（選択凹凸シリコン膜１０）をエッチングする。選択成
長を用いているので、層間絶縁膜６上に堆積する選択凹
凸シリコン膜１０は極く薄く、エッチング時間は短い。
【００５１】本実施例ではエッチング工程を追加してい
るので、汚れなどで選択性が失なわれた基板に対しても
適用することができる。選択凹凸シリコン膜の成長が確
実にできて、プロセスが安定している。
るので、汚れなどで選択性が失なわれた基板に対しても
適用することができる。選択凹凸シリコン膜の成長が確
実にできて、プロセスが安定している。
【００５２】
【発明の効果】ＣＶＤ法によりアモルファスシリコンを
堆積したのち、エッチバックして隣接蓄積電極間を分離
する。そのあと酸素分圧１×１０-4Ｔｏｒｒ以下で弗化
水素処理およびアニールを行なって、ＨＳＧ−Ｓｉ蓄積
電極を形成する。あるいは、選択凹凸酸化シリコン膜を
成長する。
堆積したのち、エッチバックして隣接蓄積電極間を分離
する。そのあと酸素分圧１×１０-4Ｔｏｒｒ以下で弗化
水素処理およびアニールを行なって、ＨＳＧ−Ｓｉ蓄積
電極を形成する。あるいは、選択凹凸酸化シリコン膜を
成長する。
【００５３】その結果、蓄積電極の全面にわたって凹凸
を形成することができた。従来、蓄積電極の側壁下部の
凹凸形状が消滅していた場合と比較して、本発明では蓄
積電荷容量を３５〜５０％増加させることができた。
を形成することができた。従来、蓄積電極の側壁下部の
凹凸形状が消滅していた場合と比較して、本発明では蓄
積電荷容量を３５〜５０％増加させることができた。
【００５４】メモリセル面積の縮小による高集積化によ
って、アスペクト比が大きくなるにつれて、いっそう蓄
積電容量を増加させる効果が著しくなる。
って、アスペクト比が大きくなるにつれて、いっそう蓄
積電容量を増加させる効果が著しくなる。
【図１】本発明の第１および第２の実施例を工程順に示
す断面図である。
す断面図である。
【図２】本発明の第１および第２の実施例で用いた弗化
水素処理およびアニールのための装置を示す模式図であ
る。
水素処理およびアニールのための装置を示す模式図であ
る。
【図３】本発明の第１および第２の実施例で用いた弗化
水素処理およびアニールのための装置を示す模式図であ
る。
水素処理およびアニールのための装置を示す模式図であ
る。
【図４】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図５】本発明の第４の実施例を工程順に示す断面図で
ある。
ある。
【図６】従来のＨＳＧポリシリコン蓄積電極の形成方法
を示す断面図である。
を示す断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ａ ソース ５ｂ ドレイン ６ 層間絶縁膜 ７ 蓄積電極 ８ アモルファスシリコン ８ａ ＨＳＧ−Ｓｉ膜 ９ 酸化シリコン膜 １０ 選択凹凸シリコン膜 １１ 弗化水素処理室 １２ アニール室 １３ ロードロック室 １４ ヒーター １５ 真空ポンプ １６ ウェーハローダ １７ ウェーハ
Claims (5)
- 【請求項１】 ＭＯＳＦＥＴが形成された半導体基板の
一主面上に、ＣＶＤ法によりアモルファスシリコンを堆
積する工程と、前記アモルファスシリコンを選択エッチ
ングしてパターニングする工程と、５００〜６００℃で
弗化水素処理したのち、酸素分圧１×１０-4Ｔｏｒｒ以
下でアニール処理して前記アモルファスシリコンをポリ
シリコンに結晶化する工程とを含む半導体装置の製造方
法。 - 【請求項２】 ＣＶＤ法により燐ドープアモルファスシ
リコンを堆積する請求項１記載の半導体装置の製造方
法。 - 【請求項３】 半導体基板の一主面にＭＯＳＦＥＴのド
レインに接続する第１のポリシリコンが形成され、前記
第１のポリシリコンの表面を覆って厚さ２ｎｍ以下の酸
化シリコン膜が形成され、前記酸化シリコン膜上に成長
した半径１０〜１００ｎｍの半球面シリコン粒で覆われ
た第２のポリシリコンが形成された半導体装置。 - 【請求項４】 ＭＯＳＦＥＴが形成された半導体基板の
一主面上に、ＣＶＤ法により第１のポリシリコンを堆積
したのち、選択エッチングしてパターニングする工程
と、ヘリウム、窒素、アルゴンのうち１つをキャリアガ
スとして希釈した、酸素および水蒸気のうちの１つの雰
囲気で熱処理して前記第１のポリシリコン表面に酸化シ
リコン膜を形成する工程と、ＣＶＤ法により前記酸化シ
リコン膜の表面に選択的に半球面シリコン粒で覆われた
第２のポリシリコンを成長する工程とを含む半導体装置
の製造方法。 - 【請求項５】 第２のポリシリコンを成長したのち、前
記第２のポリシリコンをエッチバックする工程を含む請
求項４記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115558A JPH05315543A (ja) | 1992-05-08 | 1992-05-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4115558A JPH05315543A (ja) | 1992-05-08 | 1992-05-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315543A true JPH05315543A (ja) | 1993-11-26 |
Family
ID=14665517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4115558A Withdrawn JPH05315543A (ja) | 1992-05-08 | 1992-05-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315543A (ja) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407534A (en) * | 1993-12-10 | 1995-04-18 | Micron Semiconductor, Inc. | Method to prepare hemi-spherical grain (HSG) silicon using a fluorine based gas mixture and high vacuum anneal |
| US5656531A (en) * | 1993-12-10 | 1997-08-12 | Micron Technology, Inc. | Method to form hemi-spherical grain (HSG) silicon from amorphous silicon |
| JPH09307080A (ja) * | 1996-05-02 | 1997-11-28 | Lg Semicon Co Ltd | 半導体素子のキャパシタ製造方法 |
| US5753559A (en) * | 1996-01-16 | 1998-05-19 | United Microelectronics Corporation | Method for growing hemispherical grain silicon |
| NL1004811C2 (nl) * | 1996-12-18 | 1998-06-19 | United Microelectronics Corp | Werkwijze voor het verhogen van de capaciteit. |
| FR2758008A1 (fr) * | 1996-12-30 | 1998-07-03 | United Microelectronics Corp | Procede pour augmenter la capacite dans des dispositifs a circuits integres |
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| US9111775B2 (en) | 2011-01-28 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Silicon structure and manufacturing methods thereof and of capacitor including silicon structure |
-
1992
- 1992-05-08 JP JP4115558A patent/JPH05315543A/ja not_active Withdrawn
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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