JPS59201517A - 多相クロツク信号供給方式 - Google Patents
多相クロツク信号供給方式Info
- Publication number
- JPS59201517A JPS59201517A JP58074953A JP7495383A JPS59201517A JP S59201517 A JPS59201517 A JP S59201517A JP 58074953 A JP58074953 A JP 58074953A JP 7495383 A JP7495383 A JP 7495383A JP S59201517 A JPS59201517 A JP S59201517A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- clock signal
- phase clock
- phase
- ckb
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ａ）発明の技術分野
本発明は多相クロック信号供給方式にかかりさらに詳し
くはＬＳＩチップ内の回路群に２相りロック侶号を供給
する方式に関するものである。
くはＬＳＩチップ内の回路群に２相りロック侶号を供給
する方式に関するものである。
ｂ）従来技術と問題点
ＬＳＩチップ内の回路群に２相タロツク信号を供給する
方式としては従来第１図のごとき回路が用いられている
。第１図の例において１はチッ７″ヲ２．３および４は
モノー−ルをそれぞれ示し、２ａ。
方式としては従来第１図のごとき回路が用いられている
。第１図の例において１はチッ７″ヲ２．３および４は
モノー−ルをそれぞれ示し、２ａ。
２ｂ 、＋・＋、２ｎ ：３ａ 、３ｂ ；４ａ等はそ
の内部のセルであってフリツノフロックあるいはラッチ
回路などによシ構成されるものとする。かかる回路に対
して外部から２相りロック１Ｂ号ＣＫＡ 、 ＣＫＢを
供給する場合について考える。この場合クロック信号Ｃ
ＫＡ 、 ＣＫＢはほぼチップ１の全面にわたって供給
されるため、レイアウトの相違による配線容量の差が生
じる。またモジュール４（＃ｉクロックイＳ号ＣＫＡ
ｊ、か供給されていないためにこのクロック信号ＣＫＡ
に対する負荷容量は信号ＣＫＪ３の負荷容量よシも大き
くなる。
の内部のセルであってフリツノフロックあるいはラッチ
回路などによシ構成されるものとする。かかる回路に対
して外部から２相りロック１Ｂ号ＣＫＡ 、 ＣＫＢを
供給する場合について考える。この場合クロック信号Ｃ
ＫＡ 、 ＣＫＢはほぼチップ１の全面にわたって供給
されるため、レイアウトの相違による配線容量の差が生
じる。またモジュール４（＃ｉクロックイＳ号ＣＫＡ
ｊ、か供給されていないためにこのクロック信号ＣＫＡ
に対する負荷容量は信号ＣＫＪ３の負荷容量よシも大き
くなる。
以上の原因により外部から供給される２相りロック信号
ＣＫＡ、 ＣＫＨの隣接位相がパ０″である場合には８
２図のようにチップ内でオーバーラツプすることが避け
られなくなる。第２図において（Ａ）はチップ外から供
給されるクロ、り信号波形を示し、（Ｂ）はチップ内で
各モジュールのセルに供給されるクロック信号波形を示
す。（Ｂ）においてｔ。７がオーバーラツプ期間である
。かかるオーバ−ラツプ期間は一般にクロックスキュー
という表現でも呼ばれているが、フリップフロラｆ＠の
動作保証上重要なファクターであシ、できるだけ小さい
あるいは°゛０′″にすることが望ましいものである。
ＣＫＡ、 ＣＫＨの隣接位相がパ０″である場合には８
２図のようにチップ内でオーバーラツプすることが避け
られなくなる。第２図において（Ａ）はチップ外から供
給されるクロ、り信号波形を示し、（Ｂ）はチップ内で
各モジュールのセルに供給されるクロック信号波形を示
す。（Ｂ）においてｔ。７がオーバーラツプ期間である
。かかるオーバ−ラツプ期間は一般にクロックスキュー
という表現でも呼ばれているが、フリップフロラｆ＠の
動作保証上重要なファクターであシ、できるだけ小さい
あるいは°゛０′″にすることが望ましいものである。
一般にＬＳＩチップ内においては高速動作が行なわれて
いるために僅かのオーバーラツプ、例えば数ナノ秒にお
いてもフリツプフロツプの誤動作を発生してしまう。ま
た上記の問題は２相以上の多相クロック信号を使用する
場合でも同様に生ずる。
いるために僅かのオーバーラツプ、例えば数ナノ秒にお
いてもフリツプフロツプの誤動作を発生してしまう。ま
た上記の問題は２相以上の多相クロック信号を使用する
場合でも同様に生ずる。
Ｃ）発明の目的
本発明は従来技術のかかる欠点にかんがみかかる誤動作
を防止するだめの多相クロック信号供給方式を提供する
こと全目的とするものである。
を防止するだめの多相クロック信号供給方式を提供する
こと全目的とするものである。
ｄ）発明の構成
そしてこの目的は本発明によれば半導体チップ内の回路
を複数個の回路ブロックに分割し、それぞれの該回路ブ
ロック内に多相クロック発生回路を設け、クロック供給
源から前記回路ブロックまでの間は単相クロック信号で
供給し、それぞれの前記回路ブロック内の前記多相クロ
ック発生回路で単相クロック信号をもとに多相クロック
信号を発生して前記回路ブロック内に供給することを特
徴とする多相クロック信号供給方式を提供することによ
って達成される。
を複数個の回路ブロックに分割し、それぞれの該回路ブ
ロック内に多相クロック発生回路を設け、クロック供給
源から前記回路ブロックまでの間は単相クロック信号で
供給し、それぞれの前記回路ブロック内の前記多相クロ
ック発生回路で単相クロック信号をもとに多相クロック
信号を発生して前記回路ブロック内に供給することを特
徴とする多相クロック信号供給方式を提供することによ
って達成される。
ｅ）発明の実施例
以下本発明の実施例を図面によって詳細に説明する。
第３図は本発明の方式の１芙施例を示し、同図において
第１図における記号と同一の記号は第１図における素子
と同−素子を示す。第３図におい♀ て本発明の特徴とするところは各回路ズック内に２相ク
ロツク発生回路５ａ、５ｂ、５ｃを配置し、チップ外か
ら２相クロツク発生回路５ａ 、 ５ｂ 。
第１図における記号と同一の記号は第１図における素子
と同−素子を示す。第３図におい♀ て本発明の特徴とするところは各回路ズック内に２相ク
ロツク発生回路５ａ、５ｂ、５ｃを配置し、チップ外か
ら２相クロツク発生回路５ａ 、 ５ｂ 。
５ｃまでを単相のクロックイ６号ＣＫｏで供給し、同口
路タック内の２相クロツク発生回路５ａ 、 ５ｂ 。
５ｃによυ２相クロックＣＫａ 、 ＣＫｂ’ｉｉ７元
生してセルに供給する。この結果クロック信号ＣＫａ
、 ＣＫｂの配線状態は各回路クーりが小ＦＩＪＪ積の
ためほぼ同じとなり、且つセルの負荷も同じであるため
クロック信号間の遅延差によるスキー−はなくな９オー
バーシツプも発生しない。
生してセルに供給する。この結果クロック信号ＣＫａ
、 ＣＫｂの配線状態は各回路クーりが小ＦＩＪＪ積の
ためほぼ同じとなり、且つセルの負荷も同じであるため
クロック信号間の遅延差によるスキー−はなくな９オー
バーシツプも発生しない。
第４図は外部から供給されるクロック信号ＣＫ。
↓
と、回路ブック内で分配された２相クロツクＣＫａＣＫ
ｂの相互関係を示し、且つ１相のクロックしかφ 使用しない回路ブックに対しても２相クロツク発生回路
を配置する。第４図によると供給されるクロック信号の
オーバーラツプは”０”となる。
ｂの相互関係を示し、且つ１相のクロックしかφ 使用しない回路ブックに対しても２相クロツク発生回路
を配置する。第４図によると供給されるクロック信号の
オーバーラツプは”０”となる。
なお第３図における本発明の２相クロツク発生回路５ａ
、５ｂ、、５ｃは非オーバーラツプ回路を形成できるも
のであって、その１実施例を第５図に、その各部におけ
る動作波形を第６図に示す。
、５ｂ、、５ｃは非オーバーラツプ回路を形成できるも
のであって、その１実施例を第５図に、その各部におけ
る動作波形を第６図に示す。
第５図において６はナンド回路、７はノア回路、７ａ〜
７Ｃ；８ａ、８ｂ；９ａ〜９Ｃ；１０ａ〜１０ｄはそれ
ぞれインバータを示す。第５図においてクロック信号Ｃ
Ｋｏを入力する入力端子Ａとしクロック（ｇ号ＣＫａ
、 ＣＫｂを出力する出力端子をＸｌ 、Ｘｌとし、各
点Ａ ＋ Ｂ ＨＣ、Ｘｌ 、 Ｘ２における）Ｒル
ス波形を第６図（ａ） ｌ （ｂ） ｌ （ｅ） ｌ
（ｄ） ｌ （ｅ）に示す。なお第５図において直列に
接続されるインバータの個数は非オーバーラツプ期間を
設定するものである。第５図のごとき回路を用いるとと
によ９第３図の場合よシもさらに確実な動作を保証でき
る。、！：〈に第３図におけるセルの７リクプフロツゾ
をクロック信号ＣＫａ 、 ＣＫｂの２相ダイナミツク
方式とした場合は２相クロツク発生回路全第５図のごと
き回路構成にしないと誤動作の回避は困難である。尚、
上記説明では２相クロツク信号を供給する場合を例にと
ったがそれ以上の多相クロックを供給する場合も本発明
は同様にして適用することができる。
７Ｃ；８ａ、８ｂ；９ａ〜９Ｃ；１０ａ〜１０ｄはそれ
ぞれインバータを示す。第５図においてクロック信号Ｃ
Ｋｏを入力する入力端子Ａとしクロック（ｇ号ＣＫａ
、 ＣＫｂを出力する出力端子をＸｌ 、Ｘｌとし、各
点Ａ ＋ Ｂ ＨＣ、Ｘｌ 、 Ｘ２における）Ｒル
ス波形を第６図（ａ） ｌ （ｂ） ｌ （ｅ） ｌ
（ｄ） ｌ （ｅ）に示す。なお第５図において直列に
接続されるインバータの個数は非オーバーラツプ期間を
設定するものである。第５図のごとき回路を用いるとと
によ９第３図の場合よシもさらに確実な動作を保証でき
る。、！：〈に第３図におけるセルの７リクプフロツゾ
をクロック信号ＣＫａ 、 ＣＫｂの２相ダイナミツク
方式とした場合は２相クロツク発生回路全第５図のごと
き回路構成にしないと誤動作の回避は困難である。尚、
上記説明では２相クロツク信号を供給する場合を例にと
ったがそれ以上の多相クロックを供給する場合も本発明
は同様にして適用することができる。
ｆ）発明の効果
以上詳細に説明したように本発明は誤動作を発生しない
２相クロツク伯号供給方式が提供できるのでＬＳＩチッ
プ内の高速駆動回路素子に適用してその効果は頗る大で
ある。
２相クロツク伯号供給方式が提供できるのでＬＳＩチッ
プ内の高速駆動回路素子に適用してその効果は頗る大で
ある。
第１図は従来の２相クロツク信号供給方式の１例を示す
ブロック図、第２図は第１図の回路の各部クロック信号
波形図、第３図は本発明にかかる方式の１実施例のブロ
ック図、第４図は第３図の回路の各部クロック信号波形
図、第５図は第３図における２相りロック発生回路の１
例を示すブロック図、第６図は第５図の回路の各部動作
波形図を示す。 図面においてＣＫｏは入力１相クロック信号、ＣＫａ
、 ＣＫｂは２相りロック信号、５ａ 、 ５ｂ 。 ＳＣは２相りロック発生回路をそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 肯 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 ２ 第 １文 第３図 る４図 （Ａ） Ｃに〇−「−し」−］− ｔｏｖ”。 第５図
ブロック図、第２図は第１図の回路の各部クロック信号
波形図、第３図は本発明にかかる方式の１実施例のブロ
ック図、第４図は第３図の回路の各部クロック信号波形
図、第５図は第３図における２相りロック発生回路の１
例を示すブロック図、第６図は第５図の回路の各部動作
波形図を示す。 図面においてＣＫｏは入力１相クロック信号、ＣＫａ
、 ＣＫｂは２相りロック信号、５ａ 、 ５ｂ 。 ＳＣは２相りロック発生回路をそれぞれ示す。 特許出願人 富士通株式会社 特許出願代理人 弁理士 肯 木 朗 弁理士 西 舘 和 之 弁理士 内 １）幸 男 弁理士 山 口 昭 ２ 第 １文 第３図 る４図 （Ａ） Ｃに〇−「−し」−］− ｔｏｖ”。 第５図
Claims (1)
- 半導体チップ内の回路を複数個の回路ブロックに分割し
、それぞれの該回路ブロック内に多相クロック発生回路
を設け、クロック供給源から前記回路ブロックまでの間
は単相クロック信号で供給し、それぞれの前記回路ブロ
ック内の前記多相クロック発生回路で単相クロック信号
をもとに多相クロック信号を発生して前記回路ブロック
内に供給することを特徴とする多相クロック信号供給方
式
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074953A JPS59201517A (ja) | 1983-04-30 | 1983-04-30 | 多相クロツク信号供給方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58074953A JPS59201517A (ja) | 1983-04-30 | 1983-04-30 | 多相クロツク信号供給方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59201517A true JPS59201517A (ja) | 1984-11-15 |
Family
ID=13562193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58074953A Pending JPS59201517A (ja) | 1983-04-30 | 1983-04-30 | 多相クロツク信号供給方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59201517A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134919A (ja) * | 1988-11-16 | 1990-05-23 | Hitachi Ltd | クロック分配回路の製造方法 |
| JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
-
1983
- 1983-04-30 JP JP58074953A patent/JPS59201517A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134919A (ja) * | 1988-11-16 | 1990-05-23 | Hitachi Ltd | クロック分配回路の製造方法 |
| JP2005086242A (ja) * | 2003-09-04 | 2005-03-31 | Nec Corp | 集積回路 |
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