JPH1064286A

JPH1064286A - 不揮発性半導体メモリ装置

Info

Publication number: JPH1064286A
Application number: JP9174922A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤; Toshibumi Asakawa; 俊文浅川
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1997-06-30
Filing date: 1997-06-30
Publication date: 1998-03-06

Abstract

(57)【要約】【課題】簡単な消去動作によって消去できる不揮発性
半導体メモリ装置を提供することを目的とするものであ
る。【解決手段】浮遊ゲート３と制御ゲート２とを有する
トランジスタ１を備える不揮発性メモリセルにおいて、
トランジスタ１のドレイン電極またはソース電極の一方
に電気的に接続する容量素子９と、容量素子９を充電
し、ドレイン電極またはソース電極の一方を他方と異な
る電位に設定する電位設定手段と、容量素子９が放電す
るまで、トランジスタ１の値電圧を変動させる電圧を制
御ゲート２に印加する電圧発生手段とを備える不揮発性
半導体メモリ装置である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、情報またはデータ
を電気的に書換えることのできる不揮発性半導体メモリ
装置に関し、特に、書込み、消去動作を簡単にかつ確実
に実施できる不揮発性半導体メモリ装置に関する。

【０００２】

【従来の技術】従来の不揮発性半導体メモリ装置では、
その記憶情報の書換え動作を大別すると、ホット・エ
レクトロンによる書き込み、トンネル電流による消去方
式と、トンネル電流による書き込み、トンネル電流に
よる消去方式とに分けられる。前者は、電気的消去型の
フラッシュＥＥＰＲＯＭであり、メモリセルの制御ゲー
トとドレイン電極の両方に書き込み電圧Ｖppを印加し
て、ホット・エレクトロンを浮遊ゲートに注入して書き
込みが行われている。従って、チャンネル長やトンネル
絶縁膜の膜厚やソース・ドレイン電極間の電圧などによ
りメモリセルの閾値が異なり、書き込み後の閾値Ｖ_THの
分布は、図３８（ａ）、（ｂ）に示すように大きなもの
となる。

【０００３】一方、消去時は、制御ゲートを接地し、ソ
ース電極（或いはドレイン電極）に消去電圧Ｖppを印加
し、浮遊ゲートに捕獲された電子をソース電極（或いは
ドレイン電極）に引き抜いている。この消去動作におい
ても、書き込み時と同線にワード線の電圧やドレイン電
圧やトンネル電圧絶縁膜厚などに依存して、消去後のセ
ルの閾値の分布は図３８（ａ）、（ｂ）に示すように大
きくばらついたものとなる。後者は、ＮＡＮＤ型ＥＥＰ
ＲＯＭであり、この不揮発性メモリは浮遊ゲートの全面
からのトンネル電流によって書き込み及び消去が行われ
る。上述した消去の場合と同様に、閾値はワード線の印
加電圧やドレイン電圧やトンネル絶縁膜などに依存して
変動するため、書き込み後や消去後のメモリセルの閾値
Ｖ_THの分布は、図３８（ｃ）に示すように大きくなる特
徴を有する。

【０００４】なお、図３８（ｄ）は紫外線消去型である
ＵＶＥＰＲＯＭの閾値を示すものであり、メモリセルの
制御ゲートとドレイン電極の両方に書き込み用電圧Ｖpp
を印加して、ホット・エレクトロンを浮遊ゲートに注入
して書き込みが行われる。従って、フラッシュＥＥＰＲ
ＯＭと同様に、書き込み後のメモリセルの閾値電圧は広
く分布する。一方、消去動作は、浮遊ゲートに捕獲され
た電子の引き抜きを紫外線の照射によって行うので、消
去後の閾値電圧Ｖ_THが約０．８Ｖ近傍に揃った分布とな
る。閾値電圧の分布を示す図３８（ａ）乃至（ｄ）で
は、縦軸が閾値電圧Ｖ_THを示し、横軸が各メモリセルの
閾値電圧Ｖ_THの頻度を示しており、浮遊ゲートに電荷が
蓄積された状態を”０”データとし、浮遊ゲートに蓄積
電荷がない状態を”１”データと表示して閾値電圧の分
布が示されている。従来の半導体不揮発性メモリでは、
上述したように、閾値電圧Ｖ_THのばらつきが発生する特
徴を有している。従って、同一の閾値電圧Ｖ_THとして書
き込み操作及び消去操作をすることができない。通常、
同一チップ内であっても、閾値のばらつきがあり、ビッ
ト毎に書き込み時間を変えることによって閾値電圧が所
定の範囲に収まるようにしており、書き込み時間がかか
る。

【０００５】また、従来の半導体不揮発性メモリでは、
メモリセルの書き込み状態や消去状態を検出し、修正す
るための輪理回路を具備しており、この諭理回路は半導
体メモリ装置において大きな面積を占める。また、この
論理回路は、通常、メモリセルに流れるドレイン電流か
ら書き込み状態や消去状態を検出する場合が多い。その
一例として、特開昭６４−４６２９７号（発明者:ウィ
ンストン・ケイ・エム・リー、出願人：インテル・コー
ポレーション）が挙げられる。図３９（ａ）、（ｂ）
は、その原理的な回路図であり、この不揮発性メモリの
消去は、浮遊ゲートの最終的な電位を制御する特別の回
路によって実施できる。

【０００６】図３９（ａ）に示されるように、不揮発性
メモリセル１は制卸ゲート２と浮遊ゲート３を備えてい
る。消去電圧源７はメモリセルのソースＳに消去電圧を
供給するようになっている。帰還増幅回路４がドレイン
Ｄと制御ゲート２の間に接続されている。動作において
は、ドレイン電圧が上昇すると、制御電圧２も上昇し、
浮遊ゲートから電子が放電される。その結果、一層帰還
電圧が上昇して制御ゲート２に印加され消去電圧を打ち
消す。帰還増幅回路４の帰還量を制御することによっ
て、浮遊ゲートの最終的な電位を制御することができ
る。

【０００７】図３９（ｂ）に示されるように、不揮発性
メモリ１は制御ゲート２と浮遊ゲート３を備え、不揮発
性メモリ１のドレインと制御ゲート２の間に、基準電圧
源６が接続された比較器５が接続され、その出力端子は
消去電圧源７に接続されている。ドレイン電圧が上昇し
て、基準電圧Ｖ_Rを越えると、比較器５の出力が反転し
て消去電圧源７の動作を停止する。これによって、不揮
発性メモリが過消去状態となって、負の閾値が発生する
のが防止される。上述のように、従来の不揮発性メモリ
は、初期状態の閾値が所定の分布を有しており、書き込
み時の閾値電圧のばらつきを少なくして安定した動作を
行わせるための回路や、消去状態を検出して修正する帰
還回路や論理回路を具備することにより、消去動作時は
メモリセルが過消去状態となり、負の閾値電圧が発生す
るのを防止して、メモリセルの初期状態の閾値電圧のば
らつきを低減する。こうして、従来の不揮発性半導体メ
モリはより複雑な回路構成となっている。このように、
メモリセル以外に多くの回路を必要とするため、不揮発
性半導体メモリ装置が必要以上に大きくなる。また、初
期状態のメモリセルの閾値電圧がばらついている場合に
は、書き込み時間を変えることにより、メモリセルの閾
値電圧が所定の範囲に入るようにしており、書き込み時
間を要する欠点がある。

【０００８】一般的に、フラッシュＥＥＰＲＯＭの書き
込み・消去動作は、予め浮遊ゲートに電荷を蓄積して"
０"データを書き込んだうえ、浮遊ゲートの蓄積電荷を
消去するようになされるので、その消去動作が複雑であ
る欠点がある。このようなことから、フラッシュＥＥＰ
ＲＯＭでは、消去動作は、電荷を浮遊ゲートに一旦蓄積
した後に、電荷を引き抜くようにして行っている。ま
た、書き込み時間を節約するために、データを一旦ＲＡ
Ｍに記録させてから、不揮発性メモリセルに書き込む方
法が採られている。

【０００９】そのため、大きな周辺回路が必要となる。
このような欠点を解消するため、不揮発性メモリの書き
込み・消去動作機能を保持しながら不揮発性メモリ装置
の周辺領域にＤＲＡＭ（ダイナミックＲＡＭ）を構成し
て、データをそのＲＡＭに一旦書き込んだ後に、順次不
揮発性メモリセルに書き込む方法が考えられている。

【００１０】また、副ビット線に蓄積された浮遊電荷の
漏洩（リーク電流）が大きい場合には、電位が急激に低
下して、プリチャージが十分になされない。これは、記
憶情報を読み出す際の支障となる。さらに、不揮発性メ
モリセルの浮遊ゲートに電荷を蓄積することによってデ
ータを蓄積する場合に、プリチャージされた副ビット線
の蓄積電荷が漏洩電流によって放出されると、不揮発性
メモリセルのドレイン電圧（充電電圧）が低下する。そ
のため、消去動作ができない恐れがある。ドレイン電圧
は一定であることが望ましく、変動が大きい場合には、
書き込み・消去動作が効果的に実行できなくなる。

【００１１】

【発明が解決しようとする課題】上記課題に鑑みなされ
たものであって、本発明の第１の目的は、簡単な消去動
作によって消去ができる不揮発性半導体メモリを提供す
ることである。また、本発明の第２の目的は、ビット線
に蓄積された電荷を保持して、浮遊ゲート型の不揮発性
メモリの書き込み・消去動作を確実になし得る不揮発性
半導体メモリ装置を提供することである。また、本発明
の第３の目的は、短時間に、しかも、安定した書き込み
・消去動作を確実になし得る不揮発性半導体メモリ装置
を提供することである。また、本発明の第４の目的は、
書き込み・消去動作を確実になし得、また消費電力を低
減できる不揮発性半導体メモリ装置を提供することであ
る。

【００１２】

【課題を解決するための手段】以下に、本発明の実施の
形態について、以下の四つの側面から説明する。本発明
の第１の側面によれば、複数のワード線、前記ワード線
と交差する複数本のビット線とソース線、前記ワード線
と前記ビット線、前記ソース線の交点の所に備えられ
た、各々ソース、ドレイン、浮遊ゲートおよび制御ゲー
トを有し、その制御ゲート、ドレイン、浮遊ゲートおよ
びソースが各ワード線、ビット線、ソース線にそれぞれ
接続されている、複数個のメモリセル、選択されたメモ
リセルのソースまたはドレインに電荷を与え、一定時間
後に浮遊状態にする手段、および前記選択メモリの制御
ゲートに正電位と負電位の間で変化する信号を印加し、
それによってその閾値が一定電圧に収束するようにする
手段、を備えたことを特徴とする前記不揮発性半導体メ
モリ装置、が提供される。

【００１３】本発明の第１の側面による不揮発性半導体
メモリ装置について、図１、図２を参照して説明する。
図１（ａ）の原理図において、不揮発性メモリセル１は
半導体基板にソース・ドレイン拡散層とその主表面に形
成された第１、第２の絶縁層（トンネル酸化膜）を有す
る。メモリセル１はまた、第１、第２の絶縁膜によって
囲まれた第１電極（浮遊ゲート）とその第１電極の上に
形成された第２電極（制御ゲート）とを有している。メ
モリセル１はスイッチＭＯＳトランジスタ８に接続さ
れ、そのドレイン電極はキャパシタ９に接続される。キ
ャパシタ９は複数個のメモリセルに接続されたビット
線、及びそのビット線に電気的に接続された部分の総合
寄生容量Ｃo を有している。ビット線に接続されている
部分は、たとえば選択スイッチ素子８とメモリセルであ
る。他のトランジスタまたは配線は回路に相当する構造
による。選択スイッチ素子８とメモリセルは少なくとも
１つのトランジスタを有するけれども、そのトランジス
タが接続されている側の不純物拡散層の寄生容量がおも
にまたは実質的に寄生容量Ｃo に寄与する。ビット線が
長くなり、不揮発性メモリセルの数が多くなると、寄生
容量が増大する。ビット線等が短く、寄生容量の発生が
不十分である場合、寄生容量Ｃo に、別の容量素子をビ
ット線に補助的に接続しても良い。

【００１４】今、データがセルに書き込まれるように電
荷が浮遊ゲート２に注入され、メモリセルの閾値が十分
に高いように浮遊ゲート２が負電位に十分に帯電される
ものとする。

【００１５】図１（ｂ）に示されるように、メモリセル
１のドレイン電極が正電位（５Ｖ）に帯電され、その後
浮遊電位に置かれる。次に、正パルスを制御電極２に印
加して制御電極２の電位が短時間、正（３Ｖ）となるよ
うにし、次に負パルスを制御電極２に印加して制御電極
の電位が短時間負（−１０Ｖ）となるようにする。その
ため、浮遊ゲート３の電位は若干変化してドレイン電位
を低下させる。このような動作を繰り返して浮遊ゲート
３に蓄積された電荷を減少させ、それによってメモリセ
ルに記憶されたデータを消去する。

【００１６】上述したように、本発明の第１の側面によ
る不揮発性半導体メモリ装置においては、消去は次のよ
うに行われる。正、負の電位に変化するパルス波（信
号）を制御ゲートに印加して、浮遊ゲートに蓄積された
電荷を放電し、メモリセルの閾値が十分に低くなると
き、ドレインの電荷がチャンネルを通してソースに放電
されてドレイン電位を低下させる。

【００１７】ドレイン電位はパルス波が制御電極に印加
されるとき低くなる。そのため、たとえ、負パルスが制
御電極に印加されても、浮遊ゲートとドレインの間でト
ンネル電流は流れず、浮遊ゲート電位はそれ以上変化し
ない。

【００１８】本発明の第２の側面によれば、複数本のワ
ード線、前記ワード線と交差する複数本の主ビット線と
それに選択トランジスタを介して接続された副ビット線
およびソース線、前記ワード線と前記副ビット線、前記
ソース線の交点の所に蓄えられた、各々ソース、ドレイ
ン、浮遊ゲートおよび制御ゲートを有し、その制御ゲー
ト、ドレインおよびソースが各ワード線、副ビット線、
ソース線にそれぞれ接続されている、複数個のメモリセ
ル、前記副ビット線のうちの一本をプリチャージし、一
定時間後に浮遊状態にする手段、前記選択メモリセルの
制御ゲートに正ピーク電位と負ピーク電位の間で変動す
るパルス信号を印加し、その閾値が一定電圧に収束する
ようにする手段、および前記副ビット線からの漏れ電流
を補償する電流をその副ビット線に供給する手段、を備
えたことを特徴とする不揮発性半導体メモリ装置、が提
供される。

【００１９】本発明による不揮発性半導体メモリ装置の
第２の側面においては、メモリセルの制御ゲートに正負
に振動するパルス信号を印加することによって、浮遊ゲ
ートに蓄積された電荷を引き抜いて、浮遊ゲート電圧を
一定電圧に収束するようにする。プリチャージされた電
荷の漏洩が大きい場合は、副ビット線に漏洩電流を補う
電流を印加して副ビット線の充電電圧が急速に低下する
のを防止する。こうして副ビット線の充電電位を保持し
ながら書き込み・消去動作を行うようにする。

【００２０】本発明の第３の側面によれば、第２の側面
による不揮発性半導体メモリ装置において、前記パルス
信号が、前記正の波高値電位の間に、前記正の波高値電
位より低い別の正の波高値電位と前記負の波高値電位の
間で変動するパルスが重畳されている、不揮発性半導体
メモリ装置が提供される。また、前記パルス信号が、前
記正の波高値電位の間に、前記正の波高値電位より高い
別の正の波高値電位と前記負の波高値電位の間で変動す
るパルスが重畳されている不揮発性半導体メモリ装置が
提供される。

【００２１】図２（ａ）を参照して、本発明の第３の側
面による不揮発性半導体メモリ装置の動作を簡単に説明
する。図２（ａ）において、Ｔs は選択用トランジス
タ、Ｍ ₁は浮遊ゲートを携える不揮発性のメモリトラン
ジスタである。メモリトランジスタＭ₁のドレインは選
択トランジスタＴｓのソースに接続されている。その接
続点に、キャパシタＣo と漏洩電線に対応する等価抵抗
Ｒ₀が接続されている。信号を制御ゲートに印加して閾
値の異なる不揮発性メモリの閾値電圧をその電荷を引き
抜くことによって所定の値に収束させるものである。

【００２２】尚、漏れ電流が大きい場合は、その電流値
に相当する電流を補充する漏洩電流供給手段によってド
レイン電圧の変動を小さくして閾値電圧の検出を容易に
する。また、キャパシ夕Ｃo は線間容量が大きい場合に
は省略できる。

【００２３】先ず、選択用トランジスタＴｓのドレイン
に５Ｖの電圧を印加し、そのゲート電極に５Ｖの電圧を
印加して選択用トランジスタＴｓをオン状態としてキャ
パシタＣo を充電し、選択トランジスタＴｓをオフ状態
としてメモリトランジスタＭ ₁を浮遊状態とする。メモ
リトランジスタＭ₁の制御ゲートには図２（ｃ）、
（ｄ）のようなパルスが印加される。

【００２４】図２（ｃ）の信号は正負に振動するパルス
からなり、正電位のパルスＡ、Ｂは波高値（３Ｖ、２．
５Ｖ）が異なり、負電位のパルスＣの波高値（−１０
Ｖ）は一定である。また、図２（ｄ）のパルス信号も正
負電位の間で振動するパルスからなる。図示されている
ように、−１０Ｖと−５Ｖのピーク値を有する負パルス
Ｂ、Ｃが、各々一定の波高値を有する正パルスＡの間で
交互に繰り返されて重畳される。

【００２５】このようにして、正電位のパルスＡによっ
て、メモリトランジスタＭ₁が所定の閾値電圧に設定さ
れ、正電位のパルスＢの電位を低くすることによって、
消費流が低減できる。

【００２６】本発明の第４の側面によれば、複数本のワ
ード線、前記ワード線と交差する複数中の主ビット線と
それに選択トランジスタを介して接続された副ビット線
およびソース線、前記ワード線と前記副ビット線、前記
ソース線の交点の所に備えられた、各々ソース、ドレイ
ン、浮遊ゲートおよび制御ゲートを有し、その制御ゲー
ト、ドレインおよびソースが各ワード線、副ビット線、
ソース線にそれぞれ接続されている、複数個のメモリセ
ル、前記各メモリセルのソースまたはドレインを正電位
に充電する手段、前記選択メモリセルの制御ゲートに正
の波高値電位と負の波高値電位の間で変動するパルス信
号を印加し、その閾値が一定電圧に収束するようにする
手段、および前記各メモリセルのソースまたはドレイン
に微少電流を供給する手段を備えたことを特徴とする不
揮発性半導体メモリ装置、が提供される。

【００２７】本発明の第４の側面による不揮発性半導体
メモリ装置においては、ワード線を介してメモリトラン
ジスタ（セル）の制御ゲートにパルス信号を供給して消
去・書き込み動作を行う。漏れ電流に相当する極めて微
少の電流を供給する手段を主ビット線または副ビット線
に設けて、消去・書き込み動作時に、列デコーダ回路の
動作に応じて所定のビット線に微少電流を供給する。し
たがって、多数のメモリセルの閾値を同時に、しかも精
度よく所定の値に制御できる。

【００２８】なお、本発明のメモリセルの制御ゲートに
印加される「信号」は正電位と負電位の間で変化する信
号と定義でき、本発明の意図する動作を達成できるもの
なら何でも良い。

【００２９】続いて、浮遊ゲート型不揮発性半導体メモ
リセルＭ₁〜Ｍｎの閾値を揃える方法について説明す
る。この説明において、メモリセルＭ₁〜Ｍｎを構成す
るトランジスタを「メモリセル」という。理解を容易に
するために、より具体的に説明する。しかし、本発明は
具体的な説明に限定されるべきでない。また、記憶ノー
ドＮ（図１（ａ）のトランジスタとキャパシタの接合
点）が位置する側のメモリトランジスタの電極をドレイ
ン電極とし、反対側のメモリトランジスタの電極をソー
ス電極という。ソース電極、ドレイン電極の上記定義は
便宜上のものである。場合によっては、実際の不揮発性
半導体メモリ装置の動作モードによって、記憶ノードが
位置するメモリトランジスタの電極をソース電極とした
方が良い場合もある。たとえば、周知の仮想接地線シス
テムにおいて、メモリトランジスタのドレイン電極が共
通に接続されるビット線とそのソース電極が共通に接続
されるソース線が交互に接地電位に切り替えられる。本
発明はこのようなモードをも含む。

【００３０】また、メモリセルのある構造及び電圧の印
加状態（電界強度の分布）において、トンネル電流がメ
モリトランジスタの浮遊ゲートとチャンネルの間で流れ
ることがある。しかし、次の説明では、ドレイン電極を
比較的高い電圧に置くために浮遊ゲートから取り出され
た電子が最終的にドレイン電極に移動されることを考慮
して、メモリ構造や電界分布に関わらず、トンネル電流
が浮遊ゲートとドレイン電極の間で流れるものとする。

【００３１】（不揮発性半導体メモリセルの閾値を調整
する方法）図１（ｂ）は、本発明による不揮発性半導体
メモリセルの閾値を調整する方法のタイミング図であ
る。この調整方法において、一定の振幅、たとえば正、
負電位の間で振動するＡＣ電圧またはＡＣパルス信号が
一定の回数だけ印加される。この方法において、メモリ
トランジスタのドレイン電極はソース電極のそれより高
い電位に前もって維持されている。ドレイン電極を高電
位に維持するには、ドレイン電極とそれに接続されたビ
ット線の寄生容量を容量素子として利用して電荷の蓄積
を行うのが好適である。さもなければ、特別に容量素子
をドレイン電極に接続してそこに電荷を蓄積しても実現
できる。次に、その制御ゲートに正負に振動する交流パ
ルス信号を印加する。制御ゲートに正の電圧を印加する
と、その印加電圧との相関により決まるある値またはそ
の近傍の範囲（以下、期待値という）よりも低い閾値を
有するメモリトランジスタはオン状態になり、不揮発性
メモリセルのドレイン電極からソース電極へ電荷が移動
する。この結果、ドレイン電圧は十分に低下して、以後
負の電圧をソース電極に印加してもトンネル電流が流れ
なくなる。即ち、浮遊ゲートから電子の引き抜きが起こ
らなくなるので、当該不揮発性メモリセルの閾値は以後
変動しなくなる。

【００３２】他方、制御ゲートに負の電圧を印加する
と、メモリトランジスタの浮遊ゲートに蓄積されていた
電荷がドレイン電極に引き抜かれ、その引き抜かれた分
だけ不揮発性メモリセルの閾値電圧が低下する。引き続
き制御ゲートに正の電圧を印加すると、期待値よりも低
い閾値を有するメモリトランジスタはオン状態になり、
ドレイン電極からソース電極へ電荷が移動する。この結
果、ドレイン電圧は十分に低下して、以後負の電圧を制
御ゲートに印加しても浮遊ゲートから電子の引き抜きが
起こらなくなり、当該不揮発性メモリセルの閾値は以後
変動しなくなる。

【００３３】以上の操作を繰り返すと、最終的に全ての
不揮発性メモリセルが閾値に収束することになる。尚、
例えば、以上の操作の繰り返し数が少ないと十分閾値が
一定の値に厳格に収束せずに、所望の範囲を持つ場合も
ある。その場合であっても、上記の方法を用いて不揮発
性メモリセルの閾値が適切に調整されていることは明白
であり、厳格に一定値に収束するか所望の範囲に収束す
るかは収束の問題にすぎない。

【００３４】この方法の原理からも明らかであるが、不
揮発性メモリセルの制御ゲートに印加する交流パルス信
号の波形に特に限定はない。矩形波であっても良いし、
正弦波であっても良い。さらに、具体的に説明する。例
えば、３Ｖから−１０Ｖとの間で振動する交流パルス信
号を１０パルスだけある不揮発性メモリセルの制御ゲー
トに印加する場合を考えてみよう。

【００３５】先ず、選択トランジスタＴr₁のドレイン電
圧を５Ｖにして、且つ当該選択トランジスタのゲート電
圧を５Ｖにしてオン状態にすると、ビット線ＢＬ及びそ
れに電気的に接続する部分が有する寄生容量が構成する
容量素子が充電される。この充電により、任意の不揮発
性メモリＭk に係わるメモリトランジスタのドレイン電
位を高めておく。その後、選択トランジスタＴr₁をオフ
状態（ゲート電圧０Ｖ）にして、不揮発性メモリＭk に
係わるメモリトランジスタの制御ゲートに上記交流パル
ス信号を印加する。先ず、このメモリトランジスタの制
御ゲートに３Ｖなる正の電圧を印加すると、この正の電
圧との相関で決まる期待値以下の閾値を有するメモリト
ランジスタはオン状態になり、そのドレイン電極からソ
ース電極に向かってチャネル電流が流れる。このこと
は、容量素子に蓄積されていた電荷の放出によるメモリ
トランジスタのドレイン電圧の低下を意味する。このよ
うなメモリトランジスタにおいては、以後負電圧の制御
ゲートへの印加により、トンネル電流が流れることはな
い。次に、このメモリトランジスタの制御ゲートに−１
０Ｖなる負電圧が印加すると、浮遊ゲートの電位は負、
通常は刺御ゲートの電位の約半分になる。すると、浮遊
ゲートからドレイン電極に少し電子が引き抜かれ、これ
に対応するトンネル電流が浮遊ゲートとドレイン電極と
の間に流れる。この結果、浮遊ゲートから引き抜かれた
電子の分だけメモリトランジスタの閾値電圧が低下す
る。引き続き、このメモリトランジスタの制御ゲートに
３Ｖなる正の電圧を印加すると、期待値以下の閾値を有
するメモリトランジスタのドレイン電圧の低下が起こ
る。以後、この交流パルス信号の印加を操り返す。する
と、最終的に、全ての不揮発性メモリセルの閾値は期待
値に収束するように調整されることになる。

【００３６】図４２（ａ）〜（ｃ）は浮遊ゲート型メモ
リトランジスタの制御ゲートにパルス状の制御ゲート電
圧Ｖ_CG（同図（ｃ））を印加した場合の浮遊ゲート電位
Ｖ_FGの経時的変化（同図（ａ））及びビット線電位Ｖ_BL
の経時的変化（同図（ｂ））を示している。同図（ｃ）
に示す制御ゲート電圧Ｖ_CGは５Ｖと−１０Ｖとの間で振
動する複数個のパルスが連続して結合することで構成さ
れる交流電圧である。図４２（ａ）の（イ）、（ロ）、
（ハ）に示すように、初期状態では、−６Ｖ、−４Ｖ、
２Ｖのように異なった、浮遊ゲート電位Ｖ_FGは約１００
μ秒間で所定の電位（約−２Ｖ）に収束している。メモ
リセルの閾値は、浮ゲートの約２倍と考えて良いので、
交流電圧の制御ゲートへの印加により、当初１２Ｖ、８
Ｖ、４Ｖのように分布していた閾値が約４Ｖに収束した
ことが分かる。この時、図４２（ｂ）の（ハ）に示すよ
うに、低い閾値を有するメモリセルでは第１のパルス
（図４２（ｃ）の（１））を印加するや否や急速にビッ
ト線電位Ｖ_BLが低下して以後一定値に漸近している。一
方、図４２（ｂ）の（イ）、（ロ）に示すように、高い
閾値を有するメモリセルでは第４のパルス（図４２
（ｃ）の（４））が印加されるまでビット線電位Ｖ_BLが
急速には低下せず、閾値が大きなもの程ビット線電位Ｖ
_BLの低下する時期が遅く、閾値の大きさに係わらず一定
のビット線電位Ｖ_BLに漸近している。従って、図４２に
よれば、浮遊ゲート型メモリトランジスタの制御ゲート
に交流電圧を印加した場合、そのメモリセルの閾値を調
整できることが分かる。

【００３７】このような効果は、図４４及び図４５に明
確に示されている。これらの図の横軸はメモリセルの初
期のは閾値電圧、縦軸は１０個のパルスからなる交流電
圧を制御ゲートに印加することにより収束した閾値であ
る。交流電圧を構成するパルスは、図４４の場合は、４
Ｖ、３Ｖまたは２Ｖ（１５μ秒）と−１０Ｖ（１０μ
秒）との間で振動する矩形波であり、図４５の場合は３
Ｖ（１５μ秒）である。これらの図から分かるように、
少なくとも当初の当初の閾値と制御ゲートに印加する交
流電圧をパラメータとして、閾値の収束値または収束範
囲は予想できる。また、これらの図面から、初期の閾
値が４Ｖ以上である場合には、初期の閾値に関わらず期
待値は約一定であること、制御ゲートに印加する交流
電圧の正の波高値電圧よりもメモリセルの初期の閾値の
方が大きい場合に、初期の閾値に関わらず期待値は約一
定であること、制御ゲートに印加する交流電圧の負の
波高値電圧は−１０Ｖ以下であれば、初期の閾値に関わ
らず約一定であることが分かる。初期の閾値（Ｖth
０）が４Ｖより小さく、制御ゲートに印加される正の電
圧がＶ＋であれば、収束後の閾値が０．７＋乃至０．８
＋（Ｖth０＝２Ｖの場合、約０７０Ｖ＋、Ｖth０＝３Ｖ
の場合、約０．７３Ｖ＋、Ｖth０＝４Ｖの場合、約０.
８０Ｖ＋）である。

【００３８】上記の閾値の調整方法は、より低い方の電
圧（正負に振動する交流電圧の接合には、負の電圧）を
印加することでメモリセルの閾値を低下させ、より高い
方の電圧（正負に振動する交流電圧の場合には、正の電
圧）を印加することで、メモリセルの閾値の検証と選別
を行っていると言える。ここで、メモリセルの閾値の検
証とは、対象となるメモリセルの実際の閾値と、より高
い方の電圧との相関で決まる閾値の収束値又は収束範囲
である期待値とを比較する操作の意味であり、メモリセ
ルの選別とは、期待値以下の閾値を有するメモリセルで
あるかそうでないかを区別する操作を意味する。より高
い方の電圧に基づきメモリセルの選別が行われると、期
待値以下の閾値を有するに至ったメモリセルでは、当該
メモリセルが有するメモリトランジスタのドレイン電圧
が低下して、以後より低い方の電圧を印加しても、トン
ネル電流が流れず、以後メモリセルの閾値の検証に供さ
れることがない。他方、未だに期待値より大きな閾値を
有するメモリセルでは、低い方の電圧を印加すれば、ト
ンネル電流が流れるので、期待値以下の閾値になるまで
メモリセルの閾値の検証とそれに引き続くメモリセルの
選別に供される。

【００３９】この場合、メモリセルの閾値が収束すべき
期待値は、制御ゲートに印加するより高い方の電圧によ
り任意に決定できる。又、より低い方の電圧の印加時間
を短くする程、その間に流れるトンネル電流をより小さ
くすることかできる。換言すれは、浮遊ゲートからより
少しずつ電子を引き抜くことができるので、メモリセル
の閾値の期待値への収束の精度を高めることができる。
他方、より高い方の電圧の印加時間が短いと、その間に
メモリトランジスタのドレイン電圧が低下しきらないう
ちにより低い方の電圧が始まってしまい、メモリセルの
閾値の収束を適切に制御できなくなる。それ故、不揮発
性メモリ装置自体の動作速度への支障が生じない限りに
おいて、より高い方の電圧の印加時間は長いのが好まし
い。

【００４０】正負に振動する交流電圧の場合には、正電
圧の絶対値は、負電圧の絶対値よりも小さい方が好まし
い。ゲート酸化膜内の電界強度分布にもよるが、制御ゲ
ートに正電圧を印加した時の電子の浮遊ゲートへの注入
の起こりやすさと、制御ゲートに負電圧を印加した時の
電子の浮遊ゲートからの引き抜きの起こりやすさとが概
ね同じであるとすると、正電圧の絶対値の方が負電圧の
絶対値より大きい場合、結果としてメモリセルの閾値の
発散を招来する場合が有り得る。勿論、正電圧の印加に
よる電子の浮遊ゲートへの注入を無視できる条件もある
が、総じて、メモリセルの閾値の変化に及ぼす正電圧の
印加の効果を下回れば、上記の閾値の調整方法は十分実
効的であると言える。

【００４１】メモリトランジスタの制御ゲートに印加す
るより低い方の電圧は、そのメモリトランジスタのドレ
イン電圧を基準にして十分低いのが好ましい。このより
低い方の電圧の印加により、浮遊ゲートからの電子の引
き抜きを行うが、交流電圧の印加の過程でドレイン電圧
は徐々に低下していく。それに応じて浮遊ゲートからの
電子の引き抜きは困雑となる。それ故、制御ゲートに印
加するより低い方の電圧を、そのメモリトランジスタの
ドレイン電圧を基準にして十分低くして、電子の引き抜
き、トンネル電流の流れ具合を容易にする。それ故、制
御ゲートに印加するより低い方の電圧の振幅がドレイン
電圧の変動に応じて変化するのが好ましい。

【００４２】上記の閾値の調整方法においては、より高
い方の電圧（正負に振動する交流電圧の場合は、正の電
圧）をより低い方の電圧（正負に振動する交流電圧の場
合には、負の電圧）よりも先にメモリトランジスタの制
御ゲートに印加するのが好適である。なぜならば、対象
となるメモリセルがＥＥＰＲＯＭの場合、先に負の電圧
を印加すると、既に十分低い閾値を有するメモリセルの
その閾値が更に低くなり、このメモリセルは一種の過消
去状態になる。この結果、ソース電極とドレイン電極と
が短絡状態になり、ドレイン電圧の印加が不能になり、
データの読み出し不良、ビット線の充電不能等の支障が
生ずるからである。

【００４３】しかし、より低い方の電圧を最初に印加し
ても構わない。例えば、−１０Ｖなる低い電圧でなく、
−１Ｖなる高い電圧であるならば、上記のような過消去
の問題は発生しないことも実際には多い。それ故、最初
により低い方の電圧を印加しても構わない。但し、例え
ば、最初に−１Ｖを印加し、次に３Ｖを印加した以後
は、例えば−１０Ｖ、即ちメモリトラタのドレイン電圧
を基準にして十分低い負電圧を印加した方が、トンネル
電流が流れ易くなるので好ましい。

【００４４】以上解説した閾値の調整方法は、見方を変
えれば、浮遊ゲート型不揮発性メモリセルの閾値を低下
させ、所望の値乃至は所望の範囲に収束させる新しい方
法にとどまらす、浮遊ゲート型不揮発性メモリセルの消
去（または定義如何では、書き込み）の新しい方法でも
ある。その意味から、以下の実通例においては、この方
法を便宜的に交流パルス法と総称する接合がある。

【００４５】（交流パルス法を適用するメモリの基本構
成の説明）図４６を参照して、上述の交流パルス法が適
用される不揮発性記憶装置の基本構造について解説す
る。同図において、１はメモリアレイ、２（２１〜２
４）はマルチプレクサに代表される選択回路、３は電圧
源、４は交流電圧発生回路、５は電圧検出回路、６はそ
の他の周辺回路、そして７は制御回路である。Ｗi また
はＷＬi はワード線、Ｓj はソース線、Ｂk またはＢＬ
k はビット線、ＳＴk はゲート選択線、ＳＬ₁はソース
選択線、Ｔrkは選択トランジスタである。ここで、i,J,
k,l はワード線、ソース線等の本線および選択トランジ
ス夕の個数に対応する整数である。

【００４６】メモリアレイ１は、複数の不揮発性メモリ
セルＭ₁〜Ｍｎが規則的に配置して構成されている。任
意の不揮発性メモリセルＭk は制御ゲートと浮遊ゲート
とを有するトランジスタ（以下メモリトランジスタとい
う）を備え、ワード線Ｗi とビット線Ｂk との交差位置
に配置している。メモリトランジスタのゲート電極、ド
レイン電極、及びソース電極はそれぞれ、ワード線Ｗ
ｉ、ビット線Ｂk 及びソース線Ｓj に接続している。選
択回路２は、制御回路７からの制御信号により特定のア
ドレスに対応するワード線、ビット線及びソース線を選
択する。この意昧から、選択回路２はアドレスデコーダ
を内蔵していると考えても構わない。選択回路２１は選
択すべき特定のビット線のみに電圧を印加することで、
節電に寄与している。選択回路２２は特定のゲート選択
線を選択して、そのゲート選択線に対応する選択トラン
ジスタの開閉動作を可能にする。これらの選択回路２
１、２２により、交流パルス法に必要なビット線または
補助的に付加した容量素子を充電することができる。選
択回路２３および２４は、特定のワード線および特定の
ソース線を選択する。交流電圧発生回路４は、所定の交
流パルス信号を選択回路２３を介して選択されたワード
線に供給する。この回路４はワード線を選択するための
選択信号である直線電圧信号を発生する回路、即ちワー
ド線駆動回路と同一またはその一部としてもかまわな
い。電圧検出回路５は交流パルス法の適用中またはこれ
を適用した結果低下したビット線の電位を検出する。こ
の回路５は、メモリ情報を読み出すためのセンス回路と
兼用であっても構わない。周辺回路６は、交流パルス法
の適用上直接的には必要とされない回格を総括的にまと
め、簡潔に表記したものである。

【００４７】制御回路７は、選択回路２（２１〜２
４）、電圧源３、交流電圧発生回路６を統括的に制御す
るものであり、各回路の動作タイミングの制御を初めと
する交流パルス法の操作に必要な全ての制御を司る。制
御回路の一部または全部は、メモリアレイ１が配置する
チップ上に形成されても構わないが、当該チップの外部
から制御信号を入力されて交流パルス法の操作のために
制御回路７が行う制御は、例えば下記の通りである。

【００４８】１．選択回路２を制御して、（１）特定のメモリセル、特定のワード線またはビット
線を選択する。一度に枚数のメモリセル、ワード線また
はビット線を選択することもできる。（２）選択されたメモリセルのソース電位、ドレイン電
位、基板電位等を所定値に設定することができる。これ
により、選択されたビット選の電位を相対的に高くし
て、その浮遊状態に維持することを始めとしてメモリト
ランジスタ内にトンネル電流やチャンネル電流が流れや
すい電位条件を設定することができる。

【００４９】２．交流電圧回路４を制御して、（１）所定の交流パルス信号を選択する。パルスの振
幅、交流電圧を構成するパルスの種類や数あるいは周
期、パルス幅、ピーク値、パルスの波形等を適宜設定す
ることができる。また、正電圧と負電圧の何れを先に印
加するかを変更することができる。特に、例えば、制御
回路７は、特定のワード線の電位が低下しつつあること
を検出した電圧検出回路５からの信号に基づき、負電圧
の波高値の絶対値を増加させ得る。同様に、制御回路７
は電圧検出回路５からの信号に基づき、パルス幅や交流
パルスを構成するパルスの種類を変化させることができ
る。

【００５０】（２）所定の交流パルス信号を選択回路２
３を介して特定のワード線に印加することができる。

【００５１】（３）交流電圧回路４による交流パルス信
号の特定のワード線への印加を停止することかできる。
特に、制御回路７は、特定のワード線の電位が十分低下
したことを検出した電圧検出回路５からの信号に基づ
き、そのワード線への交流電圧の印加を停止する。これ
により、節電する。

【００５２】３．電圧源３はスイッチドキャパシタの動
作に必要な電圧源のオン・オフ制御を可能とするように
制御される。

【００５３】以下に説明する各実施例において、図４６
に示された不揮発性メモリ装置の基本構造は特記する場
合を除き、基本的に共通する。従って、各実施例におい
ては、メモリアレイ１の主要部のみを原則として解説す
れば足りる。

【００５４】

【実施例】以下、本発明の実施例を図面を参照して説明
する。（第１の側面）図３を参照して、本発明の第１の側面に
よる不揮発性半導体メモリ装置につい説明する。同図に
おいて、不揮発性メモリセルがマトリックス状に配列さ
れ、不揮発性半導体メモリ装置を形成している。メモリ
セルＭ₁₁、Ｍ₁₂、Ｍ₂₁、Ｍ₂₂の各メモリセルは、半導体
基板にソース・ドレイン拡散層が形成され、約１００Ａ
のゲート酸化膜が形成され、そのゲート酸化膜とＯＮＯ
膜（シリコン酸化膜、シリコン酸化膜、シリコン酸化
膜）等の絶縁膜とによって浮遊ゲートが覆われ、その上
に制御ゲートが形成されている。

【００５５】メモリセルＭ₁₁、Ｍ₁₂の制御ゲートはワー
ド線Ｗ₁と接続され、メモリセルＭ ₂₁、Ｍ₂₂の制御ゲー
トはワード線Ｗ₂と接続されている。ビット線Ｂ₁のメ
モリセルＭ₁₁、Ｍ₂₁、、、の一方の電極、およびセレク
トトランジスタＴr₁のソース電極に接続され、ビット線
Ｂ₂はメモリセルＭ₁₂、Ｍ₂₂、、、、の一方の電極、お
よびセレクトトランジスタＴr₂のソース電極に接続され
ている。メモリセルＭ ₁₁とＭ₁₂の接続点とメモリセルＭ
₂₁とＭ₂₂の接続点がそれそれ共通接続されてソース線Ｓ
₁を介してソース側セレクトトランジスタのソースに接
続されている。セレクトトランジスタＴr₁、Ｔr₂は、そ
のドレイン電極がプルアップ回路１０にそれぞれ接続さ
れ、それらのゲート電極は基準電圧源１１に接続されて
いる。ビット線Ｂ₁とソース線Ｓ₁の間にキャパシタＣ
₁が接続され、ソース線Ｓ₁とビット線Ｂ₂の間にキャ
パシタＣ₂が接続されている。尚、キャパシタＣ₁、Ｃ
₂はトランジスタを介して接続してもよい。

【００５６】無論、これに限定するものではないが、実
施例の個々のメモリセルは、その浮遊ゲートが３μｍ×
１μｍのサイズで、チャネルやソース・ドレイン拡散層
の一部とゲート絶縁膜を挟んで形成され、そのチャネル
領域のサイズは、１μｍ×μｍであるとする。

【００５７】また、キャパシタＣ₁、Ｃ₂の必要な容量
は、以下のような条件で決定される。（１メモリセルの浮遊ゲートの容量）＜＜（ビット
線、ソース線間のキャパシタンス）

【００５８】（浮遊状態のビット線の漏れ電流とその
キャパシタンス）＞＞（ワード線に印加される交流電圧
のパルス幅）

【００５９】しかも、交流パルス法が適用され、メモリ
トランジスタの制御ゲートに交流電圧が印加されている
場合には、この交流電圧を印加している間に生ずるビッ
ト線の電位降下が５％以内であることが望ましい。経験
的に言うと、上記のおよびの条件を満足する容量素
子９、Ｃｏは１００〜３００ｆＦ程度である。この意昧
から、ビット線およびこれに電気的に接続する部分が有
する寄生容量がこの値よりも大きい場合には、補助用容
量素子Ｃ₁、Ｃ₂を設ける必要はないと言ってよい。

【００６０】図４（ａ）〜（ｃ）の波形図を参照して、
上記のメモリ装置に対する消去方法を説明する。先ず、
ビット線Ｂ₁と電位を５Ｖにし、ビット線Ｂ₂の電位を
接地電位とし、ソース線Ｓ₁の電位を接地電位とする。
次に、選択トランジスタＴr₁、Ｔr₂をオフ状態として、
ビット線Ｂ₁、Ｂ₂をフローティング（浮遊状態）にす
る。キャパシタＣ₁、Ｃ₂は充電された状態となる。続
いて、ワード線Ｗ₂は接地電位に落とし、図４（ａ）に
示すパルス波（信号）をワード線Ｗ₁およびメモリセル
Ｍ₁₁、Ｍ₁₂の制御ゲートに印加する。ワード線Ｗ₁に接
続された浮遊ゲートの電位は、図４（ｃ）に示すよう
に、制御電位が印加されると、徐々に減少する。図４
（ｃ）に示すように、ビット線Ｂ₁に接続されたドレイ
ン電極の電圧は、浮遊ゲートの電位が所定の閾値で、制
御ゲートに正電位が印加されると低減する。

【００６１】上述のように、ビット線を介して制御ゲー
トに印加されるパルス波は、最初に波高値が３Ｖの正電
位であり、パルス高が２０μｓのパルスが印加され、続
いて波高値が−１０Ｖで、パルス幅が１０μｓの負電位
のパルスを印加される。制御ゲートに正負の電圧を交互
に繰り返して印加して、浮遊ゲートとドレインでの電位
を低減する。

【００６２】尚、パルス波の正電位の電圧の絶対値は、
負電位の電圧の絶対値よりも小さく設定する必要があ
る。また、メモリセルのビット線を介して制御ゲートに
は正電位のパルスを印加した後、負電位のパルスを印加
するように設定する。なお、パルス波はスイッチ１３を
介してパルス発生回路から印加される。

【００６３】この操作により、メモリセルＭ₁₁の制御ゲ
ートに接続されたワード線Ｗ₁に負のパルスを印加され
ると、その浮遊ゲートとドレイン拡散層間にトンネル電
流が流れる。その結果として、浮遊ゲートに蓄積された
電荷は減少する。閾値が徐々に低くなるとき、ソース・
ドレイン間にチャンネル電流が流れ始める。このチャネ
ル電流により、ドレイン電圧が低下し、浮遊ゲート、ド
レイン間にトンネル電流が流れなくなる。こうして、メ
モリセルＭ₁₁は収束された閾値電圧を持つようになる。

【００６４】一方、メモリセルタＭ₁₂においては、ビッ
ト線Ｂ₂の電位が接地電位であるために、その浮遊ゲー
トとドレイン（あるいはソース）の間にトンネル電流は
流れず、メモリセルＭ₁₂の閾値は高い電圧状態を保持し
ている。メモリセルＭ₂₁,Ｍ₂₂においては、ワード線Ｗ
₂の電位が接地電位であるため、それらの浮遊ゲートの
電位は変化せず、閾値も変わらない。

【００６５】次に、メモリセルが２Ｖと低い閾値を持つ
場合について説明する。先ず、閾値電圧が高い場合と同
様に、ビット線、ソース線、ワード線、選択トランジス
タに信号を印加する。ビット線Ｂ₁の電位を５Ｖにし、
ビット線Ｂ₂の電位を接地電位とし、ソース線Ｓ₁の電
位を接地電位とする。

【００６６】次に、選択トランジスタＴr₁、Ｔr₂をオフ
状態として、ビット線Ｂ₁、Ｂ₂を浮遊状態にする。その
とき、キャパシ夕Ｃ₁、Ｃ₂は充電状態になっている。続
いて、ワード線Ｗ₂は接地電位に落とし、図５（ａ）に
示されたパルス波（信号）がワード線Ｗ₁、即ちメモリ
セルＭ₁₁、Ｍ₂₂の制御ゲートに印加する。

【００６７】この操作によって、メモリセルＭ₁₁では、
その制御電極に接続されたワード線Ｗ₁に正のパルスが
印加されると、そのソース・ドレイン間にチャンネル電
流が流れ、ドレイン電圧が低下する。結果として、負の
パルスが印加されても、浮遊ゲートとドレインの間にト
ンネル電流が流れなくなる。このように、正のパルスを
最初に印加することにより、既に閾値の低いメモリセル
の浮遊ゲートから、更に、電荷を引き抜くことは起こら
ず、このため、従来行われていた消去前の電き込み動作
が不要となる。ここで、ドレイン電圧を十分低下させる
ためにはパルスの正電位の期間を長くすることが望まし
い。

【００６８】一方、メモリセルＭ₁₂においては、ビット
線Ｂ₂の電位が接地電位であるため、その浮遊ゲートと
ドレイン（或いはソース）との間にトンネル電流は流れ
ず、メモリセルＭ₁₂の閾値は高電圧のままである。

【００６９】また、メモリセルＭ₂₁、Ｍ₂₂においては、
ビット線Ｂ₂の電位が接地電位であるため、その浮遊ゲ
ートの電位は変化せす、閾値も変わらない。さらにワー
ド線Ｗ₁の受け持っているビット線の電位が全て低下し
た時点で、消去動作を完了することにより、ゲートがワ
ード線に接続している多数のメモリセルを並列に消去す
ることができる。消去動作は通常は１０周期以下で終了
するので、並列接線されるメモリセルの数の上限を１２
８程度に設定することにより、消去に長時間を費やす必
要がなくなる。

【００７０】ここで、ビット線の電位は、ソース電流に
より、時間と共に徐々に低下するので、この低下を見込
んだパルス振幅をワード線に与えることにより、より高
速で安定な消去動作を実現することができる。また、バ
ルス幅を狭くすることにより、制御の精度を上げること
ができる。

【００７１】無論、本発明の第１の側面による不揮発性
半導体メモリ装置は図３のものに限定されるものではな
く、同一の同一の消去動作は、図６に示すような不揮発
性半導体メモリ装置にも適用できる。

【００７２】図６に示されたメモリ装置においては、セ
レクタトランジスタＴr₁、Ｔr₂のチャンネルに対してワ
ード線Ｗ₁ 〜Ｗ₄が直交し、各メモリセルＭ₁₁、Ｍ₁₂、
Ｍ₂₂、Ｍ₃₁、Ｍ₃₂、Ｍ₄₁、Ｍ₄₂のソース線Ｓ₁〜Ｓ₃を広
域ソース線Ｓｉに接続している。

【００７３】また、一本のワード線に接続された多数の
メモリセルの閾値について、消去動作を同時に制御でき
るため、メモリセルが上記のような寸法であれば、並列
に配列できるメモリセルの数は６４程度から１０００程
度に向上させることができるとともに、消去時間を大幅
に短縮できる。

【００７４】本発明の第１の側面による不揮発性半導体
メモリ装置は、不揮発性半導体メモリセルの制御ゲート
にパルス波（信号）を印加して浮遊ゲートに蓄積された
電荷を消去して、それによってメモリセルを初期状熊に
設定するものである。従って、消去方法が簡便である。
また、従来行われていた消去前の書き込み動作が不要に
なり、消去時間を大福に短縮できる。

【００７５】また、並列に接続された多数のメモリセル
の消去を同時に実行できる。制御ゲートに印加されるパ
ルス波（信号）のパルス幅を制御することによって、メ
モリセルの閾値電圧を精度よく設定できる。これによっ
て、不揮発性メモリセルの閾値のばらつきによる誤動作
を解消するための特別の帰還回路や論理回路を必要とし
なくなる。その結果、同じ記憶容量であるとするなら
ば、従来よりも、小型の不揮発性半導体メモリ装置が提
供できるとともに、製造コストを低減できる。無論、書
き込み動作においても、類似の動作によって、処理時間
を短縮できる。

【００７６】（第２側面）本発明の第２の側面による不
揮発正半導体メモリ装置について説明する。図７は、本
発明の第２の側面による不揮発性半導体メモリセルの一
実施例の回路図である。同図において、不揮発性半導体
メモリ装置は、不揮発性メモリセルアレイ２１、レベル
シフタ回路２２、不揮発性メモリセルの閾値電圧を検出
するための閾値検出回路２４、スイッチ回路２３、２
５、行・列デコーダ（図示しない）、センスアンプ回路
（図示しない）等からなる。

【００７７】メモリセルアレイ２１においては、選択用
トランジスタＴsa₁のドレインが主ビット線ＢＬa₁に接
続され、そのソースに副ビット約ＢＬsa₁が接続されて
いる。副ビット線ＢＬsa₁に不揮発性メモリＭa₁、Ｍa₂
のドレインが接続され、不揮発性メモリＭa₁、Ｍa₂の
ソースが共通接続され、ソース側選択トランジスタＴrs
₁のドレインに接続され、ソース側選択線ＳＬ₁がソー
ス側選択トランジスタＴrs₁の制御ゲートに接続されて
いる。不揮発性メモリＭa₁、Ｍa₂のソース・ドレイン間
のキャパシタＣa₁が接続されている。

【００７８】一方、主ビット線ＢＬb₁には、選択用トラ
ンジスタＴsb₁のドレインが接続され、そのソースに副
ビット線ＢＬsb₁が接続され、不揮発性メモリＭb₁、Ｍ
b₂とキャパシタＣb₁は上記と同線な接続となってい
る。

【００７９】ワード線Ｗ₁は、不揮発性メモリＭa₁、Ｍb
₁の制御ゲートに接続され、ワード線Ｗ₂は、不揮発性メ
モリＭa₂、Ｍb₂の制御ゲートに接続されている。選択用
トランジスタＴsa₁と副ビット線ＢＬsa₁に接続されたキ
ャパシタＣa₁および不揮発性メモリＭａ₁、Ｍａ₂を１ブ
ロック１ａ₁とし、このようなブロックが主ビット線Ｂ
Ｌa₁に接続されている。そして、選択用トランジスタＴ
sb₁、キャハシ夕Ｃb₁および、メモリセルＭb₁、Ｍb₂
が主ビット線ＢＬb₁に接続されている。

【００８０】ワード線Ｗ₁、Ｗ₂、、、、は共通接続され
て、スイッチ回路２３を介して、レベルシフタ２３に接
続されている。スイッテ２３はマルチプレクサでもよ
く、ブロック毎にマルチプレクサを介してレベルシフタ
回路２２に接続するようにする。

【００８１】また、副ビット線ＢＬsa₁は、スイッチ回
路２５を介して閾値検出回路２４に接続され、副ビット
線ＢＬsb₁も同様に閾値検出回路２４に接続されてい
る。閾値検出回路２２は、トランジスタ（ＭＯＳＦＥ
Ｔ）Ｔ６、Ｔ７からなるＣＭＯＳインバータから構成さ
れている。

【００８２】レベルシフタ回路２２は、トランジスタ
（ＭＯＳＦＥＴ）Ｔ₂、Ｔ₃からなるＣＭＯＳインバー
タと、その入力側に常時オン状態に設定されたトランジ
スタＴ４と、このＣＭＯＳインバータの出力をその入力
側に正帰還するトランジスタＴ５から構成されている。

【００８３】動作においては、レベルシフタ回路２２の
入力段には、図８（ａ）に示すような波高値が５Ｖのパ
ルスが印加され、その出力段から図８（ｂ）に示すよう
な正負（３Ｖ、−１０Ｖ）に振幅するパルスが出力され
る。即ち、レベルシフタ回路２２の入力段には、“Ｈ”
レベル（５Ｖ）、“Ｌ”レベル（０Ｖ）のパルス信号が
所定の周期で供給されており、“Ｌ”レベルが入力され
ると、その出力は"Ｌ"レベル（−１０Ｖ）となり、−１
０Ｖの電圧がワード線Ｗ₁、Ｗ₂に印加される。また、"
Ｈ"レベルが入力されると、その出力は、“Ｈ”レベル
（３Ｖ）となり、３Ｖの電圧がワード線Ｗ₁、Ｗ₂に印加
される。

【００８４】また、閾値検出回路２４は、トランジスタ
Ｔ７のソースに印加される電圧線ＶＤＤを不揮発性メモ
リＭａ₁、Ｍａ₂、、、の消去時の浮遊ゲート電圧の約２
倍の電圧に設定する。

【００８５】さらに、ブロック１a₁、１b₁、、、は基本
的に、キャパシタとトランジスタからなるＤＲＡＭを構
成している。例えば、ブロック１a₁は、ほぼワード線と
して選択ゲート線ＳＴ₁を用いた選択トランジスタＴsa
₁、補助キャパシタＣa₁と副ビット線ＢＬsa₁の寄生容
量からなるキャパシタンスＣｏ、および不揮発性メモリ
素子Ｍａ₁、Ｍａ₂からなるＤＲＡＭセルを構成する。

【００８６】書き込み・消去またはリフレッンュ動作
が、ＤＲＡＭに対して、通常の方法でなされる。ＤＲＡ
Ｍに一旦記憶されたデータは不揮発性半導体メモリ装置
の所定のメモリ素子（セル）に転送される。

【００８７】なお、副ビット線ＢＬsa₁と不揮発性メモ
リＭa_1、Ｍa₂による浮遊容量が小さい場合は、キャパシ
タＣa₁を必ずしも設ける必要はない。メモリ素子の微細
化に伴って寄生容量は小さくけれども、浮遊容量が１０
０ｐＦ以上であれば、キャパシタは省略できる。

【００８８】図９（ａ）、９（ｂ）を参照して、図７に
示した不揮発性半導体メモリセルの書き込み・消去動作
について説明する。図９（ａ）は図７の主要部を示す回
路図である。図９（ｂ）は回路の各部に印加される波形
を示す。図９（ａ）において、Ｔ₁は選択トランジス
タ、Ｍa₁は不揮発性半導体メモリ素子、Ｃｏは浮遊容
量、Ｒｏは漏洩電流に対応する等価抵抗を示している。
以下、漏洩電流が無視し得る場合について説明する。

【００８９】先ず、書き込み込み・消去動作について、
不線発性メモリＭa₁の閾値が７Ｖ以上あるものとして説
明する。選択用トランジスタＴ₁をオン状態とし、副ビ
ット線ＢＬsa₁に５Ｖの電圧を印加し、ソース線の電位
を接地電位として、副ビット線ＢＬsa₁を充電（プリチ
ャージ）する。その後、選択用トランジスタＴsa₁をオ
フ状態として、副ビット線ＢＬsa₁を浮遊状態とする。
キャパシタＣa₁を含めた容量成分ＣOは充電された状態
となる。

【００９０】続いて、ワード線Ｗ₁を介して、不揮発性
メモリＭa₁の制御ゲートに、図９（ｂ）に示すような、
パルス信号が印加される。不揮発性メモリＭa₁の制御ゲ
ートに負（−１０Ｖ）のパルスが印加されると、不揮発
性メモリＭa₁の浮遊ゲートとドレインの価にトンネル電
流が流れ、閾値電圧Ｖthが十分低くなった時点で、ソー
ス・ドレイン間にチャンネル電流が流れる。このチャン
ネル電流により、ドレイン電圧（副ビット線ＢＬsａ₁の
電位）が低下し、浮遊ゲートとドレイン間にトンネル電
流は流れなくなり、不揮発性メモリＭａ₁の閾値電圧は
低下して、不揮発性メモリの閾値電圧は一定値に設定さ
れる。

【００９１】次に、不揮発性メモリＭａ₁の閾値電圧が
２Ｖと低い場合について説明する。先ず、閾値電圧が高
い場合と同様に、副ビット線ＢＬsa₁の電位を５Ｖに
し、ソース電位を接地電位とし、選択用トランジスタＴ
₁をオフ状態とし、副ビット線ＢＬsa₁を充電（プリチ
ャージ）して浮遊状態にする。容量成分Ｃｏは充電され
た状態になっている。

【００９２】続いて、上述の場合と同じように、ワード
線Ｗ₁を介して、制御ゲートに図９に示すように、パル
ス信号を印加する。不揮発性メモリ素子Ｍａ₁に正電圧
（３Ｖ）が印加されると、ソース・ドレイン間にチャン
ネル電流が流れ、ドレイン電圧が低下し、負電圧（−１
０Ｖ）が印加されても、浮遊ゲートとドレインの間にト
ンネル電線は流れなくなる。このように、正電圧のパル
スが印加されることにより、初期状態において閾値電圧
の低い不揮発性メモリ素子の浮遊ゲートから更に電荷を
引き抜くことはなくなる。すなわち、過消去状態は起こ
らない。

【００９３】従って、たとえ、閾値電圧の異なる不揮発
性メモリを同時に消去したとしても、過剰消去となるこ
とはない。したがって、従来行われていた消去前の書き
込み動作によって閾値を揃える操作を必要としない。

【００９４】図１０を参照して、本発明の第２の側面に
よる不揮発性半導体メモリ装置の別の実施例について説
明する。

【００９５】図１０の実施例はレベルシフタ回路の構成
が図７の実施例と異なるのみであって、他の回路構成は
同一であるので、同一部分の説明は省略する。レベルシ
フタ回路２２’はトランジスタ（ＭＯＳＦＥＴ）Ｔ₈，
Ｔ₉からなるＣＭＯＳインバー夕２６と、トランジスタ
（ＭＯＳＦＥＴ）Ｔ₁₀、Ｔ₁₁からなるＣＭＯＳインバー
タ２７、トランジスタ（ＭＯＳＦＥＴ）Ｔ₁₂，Ｔ₁₃から
なるＣＭＯＳインバータ２８と、インバータＩ₁、Ｉ₂
およびキャパシタＣ₁からなるスピードアップ回路２
９、およびトランジスタＴ₁₄、Ｔ₁₅からなり、トランジ
スタＴ₁₁とトランジスタＴ₁₂のドレインが共通接続さ
れ、ＣＭＯＳトランジスタ２６の入力端子に接続され、
その接続点に０Ｖが印加されている。

【００９６】ＣＭＯＳインバータ２７の出力端子は、ト
ランジスタＴ₈のソースに接続され、ＣＭＯＳインバー
タ２８の出力端子は、トランジスタＴ₉のソースに接続
され、トランジスタＴ₁₁、Ｔ₁₂の共通接続されたソース
は、ＣＭＯＳインバー夕２６の入力端子に接続されてい
る。ＣＭＯＳインバータ２８の入力端子には、スピード
アップ回路２９とトランジスタＴ₁₅のドレインが接続さ
れ、その出力端子にトランジスタＴ₁₅のゲートが接続さ
れ、そのソースが負の電圧源に接続されている。

【００９７】動作においては、ＣＭＯＳインバータ２
７、２８の入力端子には、それぞれ５Ｖの波高値のパル
ス信号ＩＮ１、ＩＮ２がそれぞれ印加され、トランジス
タＴ₁₀のソースには正電圧（３Ｖ）が印加され、トラン
ジスタＴ₁₃には負の電圧（−１０Ｖ）が印加されてい
る。

【００９８】次に、図１１（ａ）〜（ｃ）に基づいて、
レベルシフ夕回路２２’の動作について説明する。図１
１（ａ）に示すように、“Ｌ”レベルの信号がＣＭＯＳ
インバータ２７に入力されると、トランジスタＴ₁₀がオ
ン状態となり、トランジスタＴ₈がオン状態になる。一
方、ＣＭＯＳインバータ２８の入力端子には、“Ｌ”レ
ベルが入力されるので、トランジスタＴ₁₂はオフ状態を
維持し、トランジスタＴ₉もオフ状態であるので、ＣＭ
ＯＳインバータ２６の出力端子からは、３Ｖの電圧がワ
ード線Ｗ₁、Ｗ₂、、、、に印加される。

【００９９】続いて、“Ｈ”レベルの信号がＣＭＯＳイ
ンバータ２７に入力されると、トランジスタＴ₁₀はオフ
状態となる。一方、ＣＭＯＳインバータ２８の入力端子
には、“Ｈ”レベルが入力されるので、トランジスタＴ
₁₃はオン状態となり、トランジスタＴ９もオン状態とな
るので、ＣＭＯＳインバータ２６の出力端子を介して−
１０Ｖの電圧がワード線Ｗ₁、Ｗ₂、、、に印加される。

【０１００】結果として、図１１（ｃ）に示すようなパ
ルス信号がワード線Ｗ₁、Ｗ₂、、、に印加されること
によって、不揮発性メモリ素子の閾値が一定に揃う。次
に、副ビット線に蓄積された電荷の漏洩が大きい場合に
ついて説明する。図９（ａ）に示した等価抵抗Ｒｏの値
が小さい場合、すなわち、泥洩電流（リーク電流）が大
きい場合、浮遊ゲート電圧Ｖ_FGが収束し難いものとな
る。図１２（ａ）〜（ｃ）がそのような場合を説明する
ための不揮発性メモリの各部の波形を示すものである。

【０１０１】図１２（ｃ）に示すように、不揮発性メモ
リ素子の消去のために、波高値が５Ｖから−１０Ｖに振
動するパルス信号を制御ゲートに印加すると、図１２
（ａ）に示すように、浮遊ゲート電圧Ｖ_FGは制御ゲート
電極に印加されるパルスの振幅に応じて振動する。しか
し、浮遊ゲート電圧Ｖ_FGが異なるメモリ素子（イ）、
（ロ）、（ハ）は所定の閾値電圧Ｖthに容易に収束しな
い。さらに、図１２（ｂ）に示すように、不揮発性メモ
リ素子（イ）、（ロ）、（ハ）はそのビット線電圧ＶBL
が急激に低下している。

【０１０２】次に、本発明の第２の側面による不揮発性
半導体メモリ装置の更に他の実施例について説明する。
図１３（ａ）の実施例は、漏洩電流が大きい場合の実施
例を示すもので、漏洩電流を補償する電流供給回路を備
えている。即ち、メモリセルアレイ２１において、主ビ
ット線ＢＬａ₁と副ビット線ＢＬsａ₁との間に抵抗Ｒａ₁
が接続されている。即ち、漏洩電流が大きい場合は、副
ビット線ＢＬsa₁の充電電圧が急速に低下する。このよ
うな不都合を避けるために、抵抗Ｒａ₁を介して副ビッ
ト線ＢＬsa₁に漏洩電流に等しいか、それ以上の電流を
供治して充電電圧の低下を抑制するようになされてい
る。抵抗Ｒb₁も同様に接続されている。メモリセルアレ
イ２１の構成は、図７および図８と同一の構成となって
いる。レベルシフタ回路も図７及び図８と同様な構成で
よい。

【０１０３】図１３（ｂ）は図１３（ａ）の回路の主要
部の等価回路を示し、図１３（ｃ）はその各部に印加さ
れる電圧波形を示す。図１３（ｂ）において、Ｃｏは副
ビット線に発生する容量成分を示し、Ｒｏは副ビット線
に印加される電圧と漏洩電流とによって設定される等価
抵抗を示し、Ｒa₁第４の側面によるａ₁は漏洩電流に等
しいか、それ以上の電流を供給するための抵抗である。

【０１０４】図１４（ａ）〜（ｃ）を参照して、本発明
の第２の側面による不揮発性半導体メモリ装置の更に他
の実施例について説明する。図１４（ａ）において、メ
モリセルアレイ２１は上記実施例と同じ構成であり、漏
洩電流の補償をする電流の補償をする電流供給回路は、
トランジスタＴａ（ＭＯＳＦＥＴ）と抵抗Ｒa₁による直
列接続からなり、主ビット線ＢＬa₁にトランジスタＴａ
のドレインが接続され、そのソースが抵抗Ｒa₁の一端に
接続され、抵抗Ｒa₁の他端が副ビット線ＢＬｓａ₁に接
続されている。また、トランジスタＴb および抵抗Ｒb₁
においても同様な構成となっている。

【０１０５】この実施例では、トランジスタＴａをター
ン・オンすることによって、副ビット線に蓄積された電
荷を長時間保持することができる。それ故、選択用トラ
ンジスタＴsa₁をトランスファゲートとして用い、副ビ
ット線を容量として用いることにより、ＤＲＡＭ（ダイ
ナミックＲＡＮ）を構成することかできる。このダイナ
ミックＲＡＭの読み出しには、トランジスタＴsa₁をオ
ン状態とし、メモリセルに低電圧（１〜２Ｖ）を印加し
て、セル電流を計測することによって行われる。

【０１０６】浮遊ゲートを帯電させる動作は、選択用ト
ランジスタＴsa₁を閉じてワード線に十分高い電圧を印
加し、ホット・エレクトロンによる浮遊ゲートに電荷を
注入する方法や、基板とワード線の間に十分高い電位差
を与えて、薄い酸化膜を通るトンネル電流によって浮遊
ゲートを帯電させる方法によることができる。又、浮遊
ゲートから電荷を抜き取る動作は、主ビット線ＢＬa₁を
高い電位側にして、選択用トランジスタＴsa₁をオン
し、トランジスタＴaをオフして副ビット線に高抵抗を
通じて、漏洩電流と等しいか、それを上回る電流を供給
しながら行うことでなし得る。無論、抵抗Ｒａ₁、Ｒｂ₁
に代え、逆バイアス接続されたダイオードを用いてもよ
い。

【０１０７】図１３（ａ）、図１３（ｂ）の実施例で
は、等価抵抗Ｒｏと容量成分Ｃｏとによる第１の時定数
は、抵抗Ｒａ₁と容量成分Ｃｏとによる第２の時定数よ
り小さな値に設定する。例えば、抵抗Ｒａ１の抵抗値を
１００ＭΩとすれば、浮遊容量を含む容量成分Ｃｏとの
第２の時定数を１５−５０μｓｅｃ程度に設定し、不揮
発性メモリの浮遊ゲートに印加されるパルスの周期を約
３０μｓｅｃに設定する。このようにして、第２の時定
数は第１の時定数より小さくされ、第２の時定数は不揮
発性半導体メモリセルの制御ゲートに印加されるパルス
の周期の半分より短くなるようにする。これは次の理由
による。

【０１０８】ビット線に蓄積された電荷の漏洩が大きい
場合、抵抗Ｒa₁を介して不揮発性メモリセルのドレイン
電極側に電流が供給されるとき、この供給電流は漏洩電
流より大きくなけれはならない。しかし、浮遊ゲートの
電子が十分に引き抜かれているメモリセルに対しては、
電子の引く抜きはそれ以上起こらない。言い替えれば、
ドレイン電位を回復する電流供給はそれ以上起こらな
い。ドレイン電位を回復するに必要な時間は第２の時定
数によって規定される。それ故、第２の時定数は第１の
時定数より小さい、印加パルスの期間の約半分が望まし
い。

【０１０９】図１５（ａ）〜（ｃ）には浮遊ゲート電圧
Ｖ_FGの異なる不揮発性メモリ（イ）、（ロ）の動作状態
を示している。正（３Ｖ）、負（−１０Ｖ）電位の間で
変化し、約３０μｓｅｃの周期を有するパルス信号ｇが
浮遊ゲートに印加される。図１５（ａ）に示すように、
浮遊ゲート電圧Ｖ_FGはパルスの周期に呼応して変動す
る。浮遊メモリ（イ）、（ロ）の浮遊ゲート電圧Ｖ_FGは
所定の電圧に次第に収束する。

【０１１０】一方、図１５（ｂ）の（ロ）に示されるよ
うに、メモリ（ｂ）のビット電圧ＶBL（ドレイン電圧）
は、浮遊ゲートの電荷が引き抜かれるに従って、漏洩電
流による降下と供給電流による上昇によって脈動する。
しかし、図１５（ｂ）の（イ）に示すように、メモリ
（イ）のドレイン電圧は、浮遊ゲートに蓄積された電荷
が十分に引き抜かれるまでは十分に高電位を保持してお
り、引き抜きが完了すると、ドレイン電圧は供給電流に
よる上昇と漏洩電流による降下のために脈動し始める。

【０１１１】漏洩電流は図１６に示すようなゲート付き
ダイオードによって補償される。Ｐ型ウエル領域３１が
Ｎ型半導体層３０に形成され、Ｎ型ソース・ドレイン領
域がＰ型ウェル領域３１に形成されている。チャンネル
領域にはゲート電極３３が形成される。

【０１１２】主ビット線はＮ型ソース・ドレイン領域１
２ｓ、１２ｄとＮ型半導体層１０に接続される。ワード
線はゲート電極１３に接続され、Ｐ型ウェル領域１１が
副ビット線に接続されている。このような構造におい
て、ゲート電極１３に印加されるパルス信号をワード線
に印加される電圧と同期させることによって、ドレイン
電圧変動を低下させることができる。

【０１１３】漏洩電流の原因は、ゲート電流が負である
ため引き起こされる浮遊ゲートとドレインの間のトンネ
ル電流や、ドレイン拡散層周辺にある結晶欠陥などが要
因となって発生すると思われ、特に、前者が主な要因で
ある。

【０１１４】本実施例では、漏洩電流に同期してドレイ
ンに電流を供給するので、ドレイン電圧変動を減少させ
ることができる。

【０１１５】上述のように、本発明の第２の側面による
不揮発性半導体装置は、副ビット線に漏洩電流より大き
な電流を供給して副ビット線または主ビット線にプリチ
ャージされた電位を維持する電流供給手段を設けたもの
である。即ち、実施例に示された電圧源と抵抗からなる
電流源は副ビット線または主ビット線に接続される。こ
の電流源回路は実施例において用いられたものに限定さ
れるものではなく、いくつかの公知の回路によって実現
できる。

【０１１６】無論、メモリセルアレイは、上記の実施例
に限定することはない。例えば、ソース線と副ビット線
が設けられている場合は、ソース線と副ビット線に電流
供給回路を接続することによって漏洩電流を補償でき
る。この場合、トランジスタＴａ₁のドレインが副ビッ
ト線に接続され、そのソースはソース線に接続される。
メモリセルアレイは、主ビット線に接続される複数の不
揮発性半導体メモリセルを各々が有する複数のブロック
で構成しても良い。

【０１１７】上述のように、本発明の第２の側面によれ
ば、副ビット線をプリチャージしてレベルシフタ回路を
介して不揮発性メモリセルの浮遊ゲートに正負に振動す
るパルス信号を印加することによって異なった浮遊ゲー
ト電圧を所定の電圧に収束させることができるものであ
り、極めて簡単な手段により書き込み・消去動作がなさ
れ得る利点がある。

【０１１８】また、副ビット線に蓄積された充電電圧の
電位が漏洩電流によってその電位が低下する場合であっ
たとしても、漏洩電流を供給する電線供給手段を備える
ことによって、副ビット線の電位を保持して浮遊ゲート
の蓄積電荷を消去することができるものである。従っ
て、異なった浮遊ゲート電圧の不揮発性メモリに対して
確実に所定の閾値に設定することができる。

【０１１９】また、本発明の第２の側面による不揮発性
半導体メモリ装置によれば、プリチャージが十分になさ
れるので、ＤＲＡＭとして安定した動作を行わせること
ができる。

【０１２０】（第３側面）図面を参照して、本発明の第
３の側面による不揮発性半導体メモリ装置の種々の実施
例について説明する。図１７（ａ）は不揮発性半導体メ
モリ装置の一実施例の回路図である。図１７（ａ）に示
すように、不揮発性半導体メモリ装置は、不揮発性メモ
リによるメモリセルフレイ４１、パルス波高値設定回路
４２、スイッチ回路４３（例えば、マルチプレクサ）、
および行・列デコーダ、センスアンプ回路等の周辺回路
（図示しない）からなる。

【０１２１】メモリセルアレイ４１においては、選択ト
ランジスタＴsa₁のドレインは主ビット線ＢＬa₁に接続
され、選択トランジスタＴsa₁のソースは副ビット線に
接続される。メモリＭa₁、Ｍa₂のドレインは副ビット
線ＢＬsa₁に接続され、共通に接続されたそのソース
は、ソース線を介してソース側選択トランジスタのドレ
インに接続されている。ソース側選択用トランジスタＴ
rs₁の制御ゲートにはソース側選択ＳＬ₁が接続されて
いる。メモリ素子Ｍa₁、Ｍa₂の各々ソース・ドレイン
間にキャパシタが接続される。

【０１２２】一方、主ビット線ＢＬb₁には、選択用ト
ランジスタＴsb₁のドレインが接続され、そのソースに
副ビット線ＢＬsb₁が接続されており、メモリ素子Ｍｂ
₁、Ｍｂ₂の各々のソース、ドレインにキャパシタＣｂ
₁が接続されている。なお、副ビット線ＢＬsa₁及び不
揮発性メモリセルＭａ₁、Ｍａ₂による寄生容量が比較
的小さい場合は、キャパシタを設ける必要はない。メモ
リ素子の微少化にともなって、寄生容量は小さくなる傾
向にあり、浮遊容量が１００ｐＦ以上であれば、キャパ
シタＣａ₁は省略できる。

【０１２３】ワード線Ｗ₁はメモリ素子Ｍａ₁、Ｍａ₂
の制御ゲートに接続され、ワード線Ｗ₂はメモリ素子Ｍ
ａ₂、Ｍｂ₂の制御ゲートに接続されている。ワード線
Ｗ₁、Ｗ₂, 、、、はスイッチ回路４３に接続されてい
る。スイッチ回路４３（スイッチでよい）は出力パルス
信号をパルス波高値設定回路４２からワード線Ｗ₁，Ｗ
₂，、、、に連続的に印加するものである。

【０１２４】複数のメモリセルを１ブロックとし、各ブ
ロックのメモリ素子のワード線を共通とし、メモリ素子
の蓄積電荷を順次消去するようにしてもよい。

【０１２５】次に、パルス波高設定回路４２の構成につ
いて説明する。Ｐチャンネルトランジス夕（ＭＯＳＦＥ
Ｔ）Ｔ₁とＮチャンネルトランジス夕（ＭＯＳＦＥＴ）
Ｔ₂でＣＭＯＳインバータを構成し、トランジスタＴ₁の
ソースはトランジスタＴ₃₄，Ｔ₄に接続され、トランジ
スタＴ₂のソースに負の電圧源（−１０Ｖ）が接続さ
れ、トランジスタＴ₁、Ｔ₂のドレインがスピードアッ
プ用のトランジスタＴ ₅のゲートに接続され、トランジ
スタＴ₅のドレインがトランジスタＴ₁，Ｔ₂の共通接
続されたゲートと自己バイアス用のトランジスタＴ６の
ソースに接続されている。トランジスタＴ３とトランジ
スタＴ₄のドレインには、それぞれ第１の電圧源（４ボ
ルト）と第２の電圧源（５ボルト）に接続され、それら
のゲート電極は共通接続されている。

【０１２６】パルス波高値設定回路４２においては、入
力信号ＩＮ１はトランジスタＴ₆のドレインに入力さ
れ、入力信号ＩＮ２トランジスタＴ₆のドレインに入力
され、入力され、入力信号ＩＮ２はトランジスタＴ₃、
Ｔ₄のゲートに入力される。回路４２の出力段からは、
図１７に示すように、所定の周期の５Ｖ（波高値）の正
パルスと５Ｖ（波高値）の正パルスの間に重畳された４
Ｖ（波高値）の正のパルスと、−１０Ｖ（波高値）の負
のパルスが合成された出力パルスがスイッチ回路４３を
介して、ワード線Ｗ₁、Ｗ₂、、、、に選択的に印加され
る。

【０１２７】パルス波高値設定回路４２からの出力パル
ス信号はスイッチ回路４３とワード線を介してメモリ素
子の制御ゲートに印加され、浮遊状態にある各メモリト
ランジスタの浮遊ゲートに蓄積された電荷を引き抜き、
閾値電圧を所定の値または範囲に揃えるものである。

【０１２８】図１８は本発明の第３の側面による不揮発
性半導体メモリ装置の別の実施例を示す。図１８に示さ
れたパルス波高値４２は、図１７（ａ）の実施例と異な
って、ＣＭＯＳインバータのトランジスタＴ₁のソース
はで電圧源４Ｖに接続されるとともに、トランジスタＴ
₄のソースに接続され、そのドレインに電圧源（５Ｖ）
に接続される。他の回路構成は同じである。図１７
（ｂ）のものとは異なった入力信号ＩＮ１およびＩＮ２
が入力されるけれども、生成される出力パルス信号が図
１７（ｂ）のものと同様である。

【０１２９】図１９（ａ）〜（ｃ）を参照して、図１８
の回路の動作を説明する。図１９（ａ）〜（ｃ）は、そ
れぞれ浮遊ゲート電圧Ｖ_FG、ドレイン電圧（ビット線電
圧Ｖ _BL）及び制御ゲート電圧Ｖ_CGの波形図である。

【０１３０】図１９（ｃ）に示すパルス信号は、所定の
周期で正電位の波高値が３Ｖのパルス（Ａ）、これらの
パルス（Ａ）の間に重畳された正電位の波高値が２．５
Ｖのパルス（Ｂ）および負電位の波高値が−１０Ｖのパ
ルスからなる。このようなパルス信号が制御ゲートに印
加される。なお、制御ゲートに印加される正電位のパル
スの波高値は３Ｖに限定されることなく、５Ｖでもよ
い。

【０１３１】また、上記パルス（Ｂ）の波高値２．５Ｖ
は−５Ｖに設定してもよい。また、この値は３Ｖ（或い
は５Ｖ）から−１０Ｖの範囲で設一定すればよく、２．
５Ｖや−５Ｖのパルス（Ｂ）に限定するものではない。
動作においては、選択用トランジスタＴsａ₁、Ｔrs₁を
オン状態として副ビット線ＢＬsａ₁、キャパシタＣａ₁
等を充電した後、選択トランジスタＴsａ₁をオフ状態と
して、メモリトランシスタＭａ₁、Ｍａ₂を浮遊状態とす
る。続いて、図１９（ｃ）に示すようなパルス信号（制
御ゲート電圧Ｖ_CG）がスイッチ回路４３を介してワード
線Ｗ１に印加されると、メモリトランジスタＭａ₁の浮
遊ゲートに蓄積された電荷が引き抜かれる。図１９
（ａ）、（ｂ）、（ｃ）に示すように、異なった浮遊ゲ
ート電圧Ｖ_FGは約３００.０μｓｅｃ程度で収束する。
ビット線電圧Ｖ_BLは図１９（ｂ）の（ａ）、（ｂ）、
（ｃ）に示すような波形となる。図１９の（ａ）、
（ｂ）、（ｃ）の波形の相違は、浮遊ゲート電圧の初期
値やビット線に発生する漏洩電流によって発生する。

【０１３２】図２０は本発明の第３の側面による不揮発
性半導体メモリ装置の別の実施例を示す。パルス波高値
設定回路４４はスイッチ回路４４と電圧源回路４５₁、
４５₂及び４５₃から構成され、スイッチ回路４４はバ
ッファ４４₁a、スイッチ４４₁b、バッファ４４₂a、スイ
ッチ４４₃bから構成されている。スイッチ４５₁、４５
₂、４５₃は共通に接続されてスイッチ回路４３に接続
されている。電源回路４５ ₁、４５₂、からの電圧（３
Ｖ）、（−５Ｖ）が出力され、バッファ４４₁a、４４₂a
を介してスイッチ４４₁b、４４₂bに入力され、電圧源４
５３から電圧（−１０Ｖ）がスイッチ４４₃bに入力され
る。

【０１３３】図２１を参照して、図２０の実施例の動作
を説明する。図２０のスイッチ回路４４の等価回路は図
２１（ａ）に示されている。スイッチ４４₁b〜４４₃bは
それぞれa〜cと記している。これらのスイッチを制御す
る選択信号のタイミングは図２１（ｂ）に示されてい
る。スイッチ回路４４の出力は図２１（ｃ）に示されて
いる。

【０１３４】タイミングt₁でスイッチａをオンとし、
他のスイッチｂ、ｃをオフとすると、出力として３Ｖ
（波高値）の正電位のパルスが出力される。タイミング
ｔ₂でスイッチｃをオンとし、他のスイッチをオフする
と、−１０Ｖ（波高値）の負電位のパルスが出力され
る。タイミングｔ₃で、スイッチｂをオンとし、他のス
イッチをオフとすると、−５Ｖの負電位のパルスが出力
される。このように、スイッチa、b、cを制御すること
によって、合成されたパルスがスイッチ回路４３を介し
てメモリ素子の制御ゲートに印加される。

【０１３５】図２２は、本発明の第３の側面による不揮
発性半導体メモリ装置の他の実施例を示している。図２
２（ａ）に示すように、スイッチ回路４４はスイッチＡ
１、Ｂ１、Ｃ１、Ａ２、Ｂ２、Ｃ２からなる。スイッチ
Ａ１、Ａ２の一端は電圧源（３Ｖ）４５１に接続され、
スイッチＢ１、Ｂ２の一端が電圧電源回路（−５Ｖ）４
５２に接続され、スイッチＣ１、Ｃ２の一端が電圧電源
回路（−１０Ｖ）４５３に接続される。スイッチＡ１、
Ｂ１、Ｃ１のそれぞれの他端が共通接続され、且つスイ
ッチＡ２、Ｂ２、Ｃ２のそれぞれの他端が共通接続さ
れ、スイッチ回路４３（例えばマルチプレクサ）を介し
てワード線に接続される。

【０１３６】図２２（ｂ）、（ｃ）に基づいて、合成パ
ルスについて説明する。タイミングｔ₁でスイッチＡ１
をオンとすると、３Ｖ（波高値）の正電位のパルスが出
力され、タイミングｔ₂でスイッチＣ１をオンすると−
１０Ｖ（波高値）の負電位のパルスが出力される。続い
て、タイミングｔ₃でスイッチＢ１をオンすると、一５
Ｖ（波高値）の負電位のパルスが出力され、タイミング
ｔ₃でスイッチＣ２がオンとなり、−１０Ｖ（波高値）
のパルスが出力される。

【０１３７】なお、浮遊ゲートからの電荷の引き抜きが
完了するにつれて、ドレイン電圧の脈動は、ドレイン電
圧の低下を検出する際に雑音となり、メモリの閾値電圧
の検出の妨害となる。この脈動はワード線におけるパル
ス幅を小さくすることによって減少できるが、消費電流
の増大を招く。しかし、制御ゲートに印加されるパルス
信号の３つのレべルＡ、Ｂ、Ｃをそれぞれ、３Ｖ、−５
Ｖ、−１０Ｖとし、Ｂレベルは可能な限り負の電位に設
定することによって、ワード線を介して充放電される電
荷量が減少し、消費電流も減少させることができる。

【０１３８】無論、漏れ電流が大きい場合は、消去・書
き込み動作を妨害するが、これは、メモリ素子によって
発生される漏れ電流に等しい電流を供給する電流供給手
段によって補償できる。

【０１３９】図２３（ａ）、（ｂ）は、本発明の第３の
側面による不揮発性半導体メモリ装置の他の実施例を示
し、ＮＡＮＤゲート型のＥＥＰＲＯＭである。図２３
（ａ）において、メモリ素子（セル）Ｍ₁〜Ｍ₃は選択用
トランジスタＴｓ₁、Ｔｓ₂間に直列に接続され、それら
の制御ゲート電極がそれぞれワード線Ｗ ₁〜Ｗ₃に接続さ
れている。選択用トランジスタＴｓ₁のドレインは、ビ
ット線ＢＬａ１に接続され、抵抗Ｒ１を介して電源電圧
（５Ｖ）に接続されている。ＳＴ ₁、ＳＴ₂は選択線であ
る。

【０１４０】セルＭ₁〜Ｍ₃の浮遊ゲートから電荷を引き
抜くのに必要な各ワード線の電位は図２３（ｂ）の表に
示されている。例えば、セル１を消去する場合は、選択
線ＳＴ₁、ＳＴ₂およびワード線Ｗ₂、Ｗ₃を“Ｈ”レ
ベルとし、ワード線Ｗ₁に上述のようなパルスを印加す
ることによって、確実に浮遊ゲートに蓄積された電荷を
引き抜くことができる。無論、ここのパルス信号は、正
負電位の間まで変動するパルスで構成しても良い。抵抗
Ｒ₁は、微少電流を供給するための抵抗であり、もっと
も簡単な漏洩電流供給手段である。ビット線のみではキ
ャパシタの容量が不足する場合は、キャパシ夕Ｃ₀を付
加する。

【０１４１】上述のように、本発明の第３の側面による
不揮発性半導体メモリ装置は、メモリ素子の制御電極に
正電位と負電位の間で変動するパルス信号を印加してそ
のゲートに蓄積された電荷を引き抜いて消去・書き込み
を行うものである。通常の電位より高い波高値を有する
パルスが所定の周期で印加されるとき、メモリ素子のチ
ャンネルコンダクタが一時的に上昇してドレイン電位が
急速に変化するので、閾値電圧が低下したことを容易に
検出し得る。

【０１４２】また、所定の電位より高い電位のパルスを
印加することは、ワード線を高速充放電することにな
り、消費電流が増加する。しかし、この欠点は高電位パ
ルスの間に低（負）電位パルスを充電することによって
除去できる。すなわち、高電位パルス閾値電圧を設定す
るのに寄与し、負の電位パルスを重電する場合は消費電
流を低減することができる。本発明の第３の側面によれ
ば、ワード線にパルス信号を印加して消去動作および書
き込み動作を行うことによって、安定したは閾値電圧の
検出が可能であるとともに、動作時間を短縮することが
できる。また、本発明によれば、多数のメモリトランジ
スタを浮遊ゲートからの電荷の引き抜きを同時に行うこ
とができると共に、閾値電圧を精度よく揃えることがで
きる。

【０１４３】（側面４）図面を参照して、本発明の第４
の側面による不揮発性半導体メモリ装置の一実施例を説
明する。先ず、第４の側面との比較のために、上記した
本発明に要求された改良点を説明する。浮遊ゲート型メ
モリトランジスタの閾値電圧を捕える手段が本発明の発
明者によって提案されている。提案された方法は、浮遊
状態にあるメモリトランジスタの制御ゲートにパルスを
印加して、浮遊ゲートに蓄積された電荷を引き抜いて閾
値電圧を揃えるものである。図４０（ａ）、（ｂ）はそ
の概要を示す等価回路図とその動作波形図を示してい
る。

【０１４４】図４０（ａ）において、Ｔｏは選択トラン
ジスタであり、Ｍｏは不揮発性メモリトランジスタであ
る。その動作は、図４０（ｂ）の波形図に示されるよう
に、選択用トランジスタＴｏのドレインに電減電圧とし
て５Ｖの電圧を印加し、その制御ゲートに５Ｖの電圧を
印加する。その後、メモリトランジスタＭｏのドレイン
を浮遊状態とする。続いて、所定の周期で正・負に振動
するパルスを、メモリトランジスタＭｏの制御ゲートに
印加して、余剰電子を引き抜いて閾値電圧を低下させる
ものである。パルス発生回路の−例が、図４１に示され
ている。図４１において、ＣＭＯＳインバータがＰＭＯ
ＳトランジスタＴａとＮＭＯＳトランジスタＴｂで構成
され、その入力段に自己バイアスされたトランジスタが
接続され、スピードアッブ用トランジスタＴａのドレイ
ン、制御ゲートがその入出力端子にそれぞれ接続され、
ＰＭＯＳトランジスタＴａのソースには３Ｖの電圧源が
接続され、ＮＭＯＳトランジスタＴｂのドレインに−１
０Ｖの電圧源が接続されている。

【０１４５】図４１（ｂ）は５Ｖの波高値を持った入力
信号ＩＮを示し、図４１（ｃ）は−１０Ｖ乃至３Ｖの出
力信号ＯＵＴを示す。図４２（ａ）〜（ｃ）はメモリト
ランジスタの制御ゲートにパルス状の制御電圧Ｖ_CGを印
加した場合の浮遊ゲートおよびビット線の電位の変化を
示す。すなわち、図４２（ｃ）に示されたパルスが制御
ゲートに印加されることにより、図４２（ａ）の
（イ）、（ロ）、（ハ）に示されるように、初期状態で
異なった浮遊ゲート電氏Ｖ_FGが略１００μｓｅｃで所定
の閾値電圧値に収束する。その場合、図４２（ｂ）の
（イ）、（ロ）、（ハ）に示すように、ビット線電圧が
変動する。しかし、等価抵抗Ｒ１が小さい場合、大きな
漏れ電流が流れることになる。その結果、図４３（ａ）
に示すように、浮遊ゲートＶ_FGの波形（イ）、（ロ）、
（ハ）は２００μｓｅｃが経過しても収束しない。

【０１４６】図２４において、メモリセルアレイ６２は
メモリ素子（ＭＯＳＦＥＴ）Ｍ₁₁、Ｍ₁₂、Ｍ₂₁、Ｍ₂₂か
らなる。選択トランジスタＴ₁、Ｔ₂のソースにそれぞ
れビット線ＢＬ₁、ＢＬ₂が接続されている。副ビット
線ＢＬｓ₁にはメモリ素子Ｍ ₁₁、Ｍ₂₁のドレインが接続
され、副ビット線ＢＬs₂にはメモリトランジスタＭ₁₂、
Ｍ₂₂のドレインが接続され、メモリトランジスタＭ₁₁、
Ｍ₁₂、Ｍ₂₁、Ｍ₂₂のそれそれのソースがソース線Ｓ₁が
接続され、ソース線Ｓ₁が、選択用トランジスタＴｓの
ドレインに接続されている。ＳＬ₁、ＳＴ₁は選択線であ
り、ＷＬ₁、ＷＬ₂はワード線である。

【０１４７】ビット線ＢＬ₁、ＢＬ₂は微少電流供給回
路６６、６７に接続されると共に、列デコーダ６４に接
続されている。ワード線ＷＬ₁、ＷＬ₂はワード駆動回
路６３を介して列デコーダ６２に接続される。ワード線
ＷＬ₁、ＷＬ₂にはワード駆動回路６３を介してパルス
発生回路６５から消去・書き込み用のパルス信号が供給
される。微少電流供給回路６６、６７には、クロック信
号φとクロック信号φバーがそれぞれ印加されている。

【０１４８】消去動作時は、上記したようなパルス発生
回路６５から正負に振動するパルス信号が選択されたワ
ード線ＷＬ₁,ＷＬ₂の何れかに印加される。消去動作
には、列デコータ回路６４の動作に応じて、電流供給回
路６６、６７の何れかから、副ビット線ＢＬs₁またはＢ
Ｌs₂（メモリトランジスタのソースあるいはドレイン）
に選択トランジスタＴ₁またはＴ₂を介して電流が供給さ
れる。微少電流回路６６または６７から供給される電流
は、メモリ素子のソースまたドレインからの漏洩電流
（３〜５ｎＡ）に相当する。このようにして、図４０
（ａ）、４０（ｂ）に関連して説明した消去・書き込み
動作における不都合が回避できる。

【０１４９】微少電流供給回路６６、６７は選択トラン
ジスタＴ₁、Ｔ₂を介して副ビット線ＢＬs₁、ＢＬs₂に
所定の充電電圧を印加してメモリ素子のドレインに微少
電流を供給できる。所定の充電電圧は、例えばトランジ
スタとキャパシタからなる充電回路から供給できる。

【０１５０】微少電流供給回路６６、６７は図２７、２
８に示されたチャージポンプ回路及び図３０乃至３３に
示されたスイッチドキャパシタで構成できる。

【０１５１】図２５を参照して、本発明の第４の側面に
よる不揮発性半導体メモリ装置の別の実施例を説明す
る。図２５の実施列は、次の点で図２４の実施例とは次
の点で異なっている。ビット線ＢＬ₁、ＢＬ₂は列デコ
ーダ回路６４に接続され、微少電流供給回路６８が列デ
コーダ回路６４に接続されている。クロック信号φ及び
φバーが印加された微少電流供給回路６８はトランジス
タ６４によって制御される。微少電流供給回路６８から
の微少電流は列デコーダ回路６４を介して主ビット線Ｂ
Ｌ₁、ＢＬ₂に供給され、さらに、選択トランジスタＴ
１およびＴ２を介して副ビット線ＢＬｓ₁、ＢＬｓ₂に
供給される。制御信号が制御ゲートに供給されるトラン
ジスタＴ₃は列デコー夕回路６４の動作タイミングに応
じて動作する。その場合、列デコーダ回路６８が動作し
て列デコーダ回路６４を介して微少電流が供給される。
他の回路構成は図２４のものと同一である。

【０１５２】また、微少電流供給回路６８は、図２４の
実施例と同線にチャージポンプ回路、スイッチ回路で構
成され、主ビット線毎に漏洩電流に対応する微少電流を
供給する。

【０１５３】図２６を参照して、本発明の第４の側面に
よる不揮発性半電体メモリの更に他の実施例を説明す
る。図２６の実施例は次の点で図２４の実施例と異なっ
ている。微少電流供給回路６６、６７は制御ゲートが列
デコーダ回路６４によって制御されるトランジスタＴ
４、Ｔ５に接続されている。微少電流供給回路６６、６
７はビット線毎に電位を設定する。微少電流供給回路６
６、６７は図２４の実施例と同様な回路で構成され、他
の回路構成は図２４の実施例と同じである。

【０１５４】本実施例では、図２５の実施例と同じよう
に、微少電流供給回路６６、６７はそれぞれ、トランジ
スタＴ₄、Ｔ₅によって制御され、各ビット線毎に微少
電流を供給する。次に、図２７〜図３３を参照して、微
少電流供給回路６６、６８の実施例を説明する。図２７
はチャージポンプからなる微少電流供給回路７０を示し
ている。図２７において、自己バイアスされたトランジ
スタＴ₆、Ｔ₇、Ｔ₈は直列接続されている。トランジ
スタＴ₇，Ｔ₈の接続点にカップリングキャパシタＣ₁
が接続され、トランジスタＴ₆，Ｔ₇の接続点にカップ
リングキャパシタＣ₂が接続されている。カップリング
キャパシタＣ₁を介してクロック信号φが印加され、カ
ップリングキャパシタＣ₂を介してクロック信号φバー
が印加される。ビット線ＢＬ₁、ＢＬ₂にそれそれチャ
ージポンプ回路の出力OUTが印加される。

【０１５５】クロック信号φ、φバーは波高値が５ボル
トであり、１ＭＨzの周波教を有している。各接続点に
互いに反転したクロック信号φ、φバーが印加され、ト
ランジスタＴ８から所定の電圧がビット線に供給され
る。テャージポンプ回路を介してビット線に所定の電圧
が印加されて、微少電流Ｉ１（３〜５ｎＡ程度）がオン
状態の選択用トランジスタを介して副ビット線に供給さ
れる。カップリングキャパシタＣ₁、Ｃ₂は１〜１００ｆ
Ｆの容量を有している。微少電流Ｉ１の値はクロック周
波数と発振周波数によって設定される。供給電流Ｉ１は
ビット線に供給され、線間容量として充電される。本実
施例で用いられたクロック信号は１ＭＨｚのクロック周
波数と５Ｖの波高値を有する。ビット線の寄生容量１ｐ
Ｆである。微少電流Ｉ１の値は漏洩電流ＩＬ（３−５
Ｖ）の値によって任意に設定される。

【０１５６】図２８は、より高い電位を得るためのチャ
ージポンプ回路を示す。図２７のチャージポンプ回路の
接地側に、自己バイアスされたトランジスタＴ₉が直列
接続されている。トランジスタＴ₆とＴ₉との接続点に
は、カップリングキャパシタＣ３が接続され、カップリ
ングキャパシタＣ₃を介してクロック信号φが印加さ
れ、他のカップリングキャパシタＣ₁、Ｃ₂には図２７
と同様なクロック信号が印加されている。その出力OUT
はビット線に印加される。キャパシタＣ₄はビツト線寄
生容量（約１ｐＦ）を示し、Ｔ₁が選択用トランジスタ
であり、Ｍがメモリトランジスタである。なお、トラン
ジスタＴ₆〜Ｔ₉はＭＯＳ形トランジスタである。

【０１５７】図２９（ａ）〜（ｅ）は図２８の回路の動
作状態を表す波形図である。図２８を参照して、図２８
のチャージポンプを備えた不揮発性半導体メモリ装置の
動作について説明する。オン状態の選択トランジスタＴ
₁のドレインに電源電圧（５Ｖ）を印加してメモリＴ₁
のドレインまたはソースを充電する。オン状態の選択用
トランジスタＴ₁を介してメモリ素子Ｍのドレインに微
少電流Ｉ１（３−５Ｖ）を供給する。こうして、メモリ
素子Ｍのドレインは実質的に浮遊状態に設定される。そ
の後、メモリトランジスタＭの制御ゲートにワード線Ｗ
Ｌを介して図２９に示すようなパルス状の信号を印加し
て、消去・書き込み込み動作を行う。余剰電子が引き抜
かれ閾値電圧が揃った状態では、そのメモリトランジス
タのチャンネルコンタクダンスは約１ＭΩとなる。

【０１５８】一方、チャージポンプ回路には、周波数が
１ＭＨz で、波高値が５Ｖのクロック信号φ、φバーが
カップリンクキャパシ夕Ｃ₁、Ｃ₂、Ｃ₃を介して接続
点Ａ、Ｂ、Ｃにそれそれ印加されている。その接続点の
波形が図２９（ａ）乃至（ｄ）に示されている。

【０１５９】図２９（ａ）〜（ｅ）の波形図から明らか
なように、カップリングキャパシタＣ₃を介してクロッ
ク信号φを介して印加されると、トランジスタＴ₉に電
荷がチャージされ、Ａ点の電位が上昇する。同時に、Ｂ
点に位相が反転したクロック信号φバーが印加され、ト
ランジスタＴ₆にチャージされる。生成された電位はＡ
点に重畳される。このように順次重畳され、図２９に示
すような電位がビット線ＢＬの電圧として印加される。
その後、微少電流をオン状態選択トランジスタＴ１を介
してメモリ素子Ｍのソース・ドレインに供給し、図２９
（ｅ）に示すようなパルス状の信号を印加して、浮遊ゲ
ートにチャージされた余刈電荷を引き抜いてメモリ素子
の閾値を揃えるものである。

【０１６０】図３０は微少電流供給回路６６〜６８とし
て用いられたスイッチドキャパシタ回路を示す。図３０
に示されるように、電圧源Ｅ０がトランジスタＴ₁₀のド
レインに接続され、そのソースがキャパシ夕Ｃ₅の一端
とトランジスタＴ₁₁のドレインに接続され、トランジス
タＴ₁₁のソースがビット線ＢＬに接続されている。ビッ
ト線ＢＬはその寄生容量が約１ｐＦであり、キャパシタ
Ｃ₅の容量は約１５ｐＦである。

【０１６１】トランジスタＴ₁₀、Ｔ₁₁の制御ゲートに、
それぞれクロック信号φ、φバーが印加され、トランジ
スタＴ₁₀、Ｔ₁₁が交互にオン状態となる。“Ｈ”レベル
のパルスがトランジスタＴ₁₀の制御ゲートに印加され、
同時にトランジスタＴ₁₁には、“Ｌ”レベルの信号が印
加されるので、キャパシタＣ₅の電圧Ｅｏが印加されて
チャージされる。次に、トランジスタＴ₁₀の制御ゲート
に“Ｌ”レベルの信号が印加されると、オフ状態とな
り、トランジスタＴ₁₁には“Ｈ”レベルの信号が印加さ
れるので、オン状態になる。キャパシタＣ₅に、チャー
ジされた充電圧がトランジスタＴ₁₁を介して出力され、
ビット線の寄生容量Ｃ₆にチャージされる。このよう
に、トランジスタＴ₁₀、Ｔ₁₁が交互に動作することによ
って、所定の電圧がビット線ＢＬに印加される。なお、
キャパシタＣ５は１〜１００ｆＦの小さな容量のものが
選ばれ、クロック信号φ、φバーの周波数や振幅を最適
な値に選び、ビット線ＢＬに微少電流が供給されるよう
にされる。

【０１６２】図３１は微少電流供給回路としてスイッチ
ドキャパシ夕回路を用いた場合の動作波形を示す。トラ
ンジスタＴ₁₀，Ｔ₁₁の制御ゲートにクロック信号φ、φ
バーが印加されると、キャパシタＣ₅は徐々に充電され
て、トランジスタＴ₁₀，Ｔ₁₁の接続点の電位は上昇す
る。その結果、図３１（ａ）に示すような波形を有する
出力電圧がビット線ＢＬに印加される。そのとき、図３
１（ｃ）に示すようなパルス信号がメモリ素子の制御ゲ
ートに印加される。結果として、異なった浮遊ゲート電
圧Ｖ_FGが所定の閾値に揃う。ビット線電圧Ｖ_Blは図３１
（ａ）のような波形となる。

【０１６３】図３２は、スイッチドキャパシタの別の実
施例を示す。図３０の回路に、トランジスタＴ₁₁とＴ₁₃
がさらに接続され、トランジスタＴ₁₁とＴ₁₃の接続点に
ダイオード接続されたＭＯＳ形トランジスタが接続され
ている。これによって、雑音成分か除去できるので、安
定した出力をビット線に印加することができる。トラン
ジスタＴ₁₀〜Ｔ₁₃はＭＯＳ形のトランジスタである。図
３２のキャパシタ回路の各点の波形が図３３（ａ）〜
（ｄ）に示されている。

【０１６４】図３４は、本発明の第４の側面による不揮
発性半導体メモリ装置の他の実施例を示す。本実施例に
おいて、メモリセルアレイ６１は図２４に示されたもの
と同じ構造を有する。微少電流回路７０がスイッチ回路
７１（例えば、マルチプレクサ）を介して副ビット線Ｂ
Ｌs₁、ＢＬs₂に接続されている。微少電流供給回路７１
がスイッチ回路７１を介して隣接したメモリセルアレイ
の副ビット線に接続することができる。各補助トランジ
スタＣａ、Ｃｂの容量は１００〜３００ｆＦ程度であ
る。

【０１６５】本実施例における消去・書き込み動作は次
のようにして実行される。メモリ素子のドレイン（また
はソース）に正電位に充電した後、選択用トランジスタ
をオフ状態にする。ドレイン（ビット線）に微少電流
（３〜５ｎＡ程度）を印加して浮遊状態にする。メモリ
素子の制御ゲートにパルス信号を印加して浮遊ゲートに
蓄積された電荷が減少して、書き込み・消去動作を実行
する。消去・書き込み動作中に、微少電流がスイッチ回
路７１を介して副ビット線に供給される。

【０１６６】図３５〜図３７は、本発明の第４の側面に
よる不揮発性半導体メモリ装置の更に他の実施例を示
す。前述の実施例では、微少電琉回路としてのチャージ
ポンプやスイッチドキャパシタ回路を用いてビット線を
充電する。これに対して、図３５〜図３７の実施例はそ
の充電およひ放電の応答特性を改良して、消去・書き込
みの高速性能を高めることを意図している。

【０１６７】図３５〜図３７の実施例はビット線に対す
る充電・放電系を図２４〜図２６の実施例に加えたこと
を特徴としている。図３５において、ビット線ＢＬ₁、
ＢＬ₂がそれぞれ、トランジスタＴ₆、Ｔ ₇のソースに
接続されている。これらトランジスタのドレインは電圧
源Ｖccに接続されている。他の回路構成は図２４のもの
と同様である。動作においては、トランジスタＴ₆、Ｔ
₇のソースに充電信号Ｓc が印加され、トランジスタＴ
₄、Ｔ₅のゲートに放電信号Ｓd が印加される。消去・
書き込み動作の開始時に、充電信号が印加される。終了
時に、放電信号Ｓd を印加して、ビット線ＢＬ₁、ＢＬ
₂に蓄積された電荷を放電させる。

【０１６８】図３６において、ビット線ＢＬ₁がトラン
ジスタＴ₈、Ｔ₉の接続点に接続され、且つビット線ＢＬ
₂がトランジスタＴ₁₀、Ｔ₁₁の接続点に接続される。ト
ランジスタＴ₉、Ｔ₁₁は充電系を構成する。充電信号Ｓ
c₁、Ｓc₂をそれぞれトランジスタＴ₉、Ｔ₁₁のゲート
に印加することによって、ビット線ＢＬ₁、ＢＬ₂を充
電して消去・書き込み動作を行う。また、トランジスタ
Ｔ₈、Ｔ₁₀は放電系を溝成する。消去・書き込み動作の
終了時において、放電信号Ｓd₁、Ｓd₂を印加して、ビ
ット線ＢＬ₁、ＢＬ₂にチャージされた電荷を放電させ
る。

【０１６９】図３７において、ビット線ＢＬ₁はトラン
ジスタＴ₈、Ｔ₉の接続点に接続され、ビット線ＢＬ₂
はトランジスタＴ₁₀、Ｔ₁₁の接続点に接続される。トラ
ンジスタＴ₉、Ｔ₁₁は充電系を構成する。トランジスタ
Ｔ₉、Ｔ₁₁のゲートに充電信号Ｓc を印加することによ
って、ビット線ＢＬ₁、ＢＬ₂をそれぞれ充電して消去
・書き込み込み動作を行う。また、トランジスタＴ₈、
Ｔ₁₀は放電系を構成する。トランジスタＴ₈、Ｔ₉のゲー
トが共通接続され、消去・書き込み動作の終了時におい
て、放電信号Ｓd を印加して、ビット線ＢＬ₁、ＢＬ₂
にチャージされた電荷を放電させる。

【０１７０】図３５〜図３７の実施例において、テャー
ジポンプ回路やスイッチドキャパシタ回路により、ビッ
ト線に所定の電位を印加する前に、充電信号をビット線
に印加して、それによってソース電位より高い電位にビ
ット線を充電する。その後、パルス信号をワード線に印
加して所定のメモリ素子の閾値を揃える。従って、消去
・書き込み動作を高速で行うことができる。一方、消去
・書き込み動作を終了後、ビット線はドレイン電位より
低い電位にして短時間で次の動作に移行することを可能
にしている。

【０１７１】上述のように、本発明の第４の側面による
不揮発性半導体メモリ装置において、極めて微少の電流
をビット線に供給するか、或いはビット線を充電した後
に、選択用トランジスタをオフ状態として、漏れ電琉に
相当する線少電流をそのビット線に供給するようにす
る。その後、メモリ素子の制御ゲートにパルス信号を印
加して閾値を揃える。微少電流は、メモリ素子のチャン
ネルコンダクタンスが大きな値になっている間にビット
線に供給されるので、過剰に電荷が引き抜かれて過剰消
去にならないように、或いはドレイン側の電位を回復さ
せないように、回復時間より短いパルス幅のパルス信号
を制御ゲートに印加するとよい。

【０１７２】尚、電流値を周波数と波高値に設定可能で
あるチャージポンプ回路やスイッチドキャパシタ回路を
用いることができるが、微少電流を供給することが可能
な種々の公知の回路を用いても良い。

【０１７３】本発明の第４の側面による不揮発性半導体
メモリ装置は、浮遊ゲートから電荷を引き抜く消去・書
き込み動作に関し、浮遊ゲートへの電子の注入方法は従
来の方法と何ら変わらない。それ故、チャンネルからホ
ットエレクトロンにより浮遊ゲートを負電位に帯電さ
せ、トンネル電流により、浮遊ゲートからソース、ドレ
イン或いは基板に逃がす方式の不揮発性半導体メモリ装
置に適応することができる。

【０１７４】本発明の第４の側面による不揮発性半導体
メモリ装置では、微少電流によってビット線を実質的に
浮遊電位にして、正負電位間で変化するパルス信号をメ
モリ素子の制御ゲートに印加してその浮遊ゲートに蓄積
された余剰電荷を引き抜いて消去・書き込みを行う。ビ
ット線（ドレインまたはソース）からの漏れ電流がある
場合でも、微少電流供給回路によってビット線に微少電
流が供給されるので、多数のメモリ素子の浮遊ゲートか
ら電荷を同時に且つ精度よく行うことができる。さら
に、ビット線に充電してから消去・書き込み動作を行う
ことによって、充電電位の立ち上がり時間を短縮でき
る。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１の側面による不揮発性半
導体メモリ（セル）の原理的回路図、（ｂ）は同図
（ａ）に示されたメモリの動作を示す波形図である。

【図２】（ａ）は本発明の第２の側面による不揮発性半
導体メモリ（セル）の原理的回路図、（ｂ）は同図
（ａ）に示されたメモリの動作を示す波形図、同図
（ｃ）および（ｄ）は消去・書き込み動作の間に、図２
（ａ）に示されたメモリのゲートに印加されるパルスの
波形図である。

【図３】本発明の第１の側面による不揮発性半導体メモ
リ装置の回路図である。

【図４】（ａ）は図３に示されたメモリのワード線に印
加されるパルスの波形図、（ｂ）は図３に示されたメモ
リの浮遊ゲートの電位を示す図、（ｃ）は図３に示され
たメモリのビット線の電位を示す図である。

【図５】（ａ）は図３に示されたメモリのワード線に印
加されるパルスの波形図、（ｂ）は図３に示されたメモ
リの浮遊ゲート線の電位を示す図、（ｃ）は図３に示さ
れたメモリのビット線の電位を示す図である。

【図６】本発明の第１の側面による別の不揮発性半導体
メモリ装置の回路図である。

【図７】本発明の第２の側面による不揮発性半導体メモ
リ装置の回路図である。

【図８】（ａ）及び（ｂ）はそれぞれ、レベルシフタに
入力される波形図、及びその波形を示す図である。

【図９】（ａ）及び（ｂ）は、それぞれ図７に示された
メモリの主要部を示す等価回路図及びそれに印加される
電圧を示す波形図である。

【図１０】本発明の第２の側面による別の不揮発性半導
体メモリ装置の回路図である。

【図１１】（ａ）及び（ｂ）はレベルシフタに印加され
る入力パルスの波形図であり、（ｃ）はその出力パルス
の波形図である。

【図１２】（ａ）、（ｂ）、（ｃ）は、それそれ、図１
０に示されたメモリ装置の浮遊ゲート電圧、ビット線電
圧、および制御ゲート電圧を示す波形図である。

【図１３】（ａ）は本発明の第２の側面によるさらに他
の不揮発性半導体メモリ装置の回路図、（ｂ）及び
（ｃ）はそれぞれ、（ａ）に示されたメモリの主要部を
示す等価回路図及びそれに印加される電圧を示す波形図
である。

【図１４】（ａ）は本発明の第２の側面によるさらに他
の不揮発性半導体メモリ装置の回路図、（ｂ）及び
（ｃ）はそれぞれ、（ａ）に示されたメモリの主要部を
示す等価回路図及びそれに印加される電圧を示す波形図
である。

【図１５】（ａ）、（ｂ）、（ｃ）は、それぞれ、図１
４（ａ）に示されたメモリ装置の浮遊ゲート電圧、ビッ
ト線、および制御ゲート電圧を示す波形図である。

【図１６】電流供給手段の他の例を示す断面図である。

【図１７】（ａ）は本発明の第３の側面による不揮発性
半導体メモリ装置の一実施例の回路図、（ｂ）は消去・
書き込み動作時に制御ゲートに印加されるパルスの波形
図である。

【図１８】本発明の第３の側面による不揮発性半導体メ
モリ装置の別の実施例の回路図である。

【図１９】（ａ）、（ｂ）、（ｃ）は、それぞれ、図１
８に示されたメモリ装置の浮遊ゲート電圧、ビット線電
圧、および制御ゲート電圧を示す波形図である。

【図２０】本発明の第３の側面による不揮発性半導体メ
モリ装置のさらに別の実施例の回路図である。

【図２１】（ａ）は図２０の実施例の等価回路図、
（ｂ）、（ｃ）はスイッチの動作タイミングを示す波形
図である。

【図２２】（ａ）は図２０の実施例の別の等価回路図、
（ｂ）はスイッチの動作タイミングを示す波形図、
（ｃ）は合成パルスの波形図である。

【図２３】（ａ）は本発明の第３の側面による不揮発性
半電体メモリ装魔のさらに別の実施例の回路図、（ｂ）
は消去動作を説明するための図である。

【図２４】本発明の第４の側面による不揮発性半導体メ
モリ装置のさらに別の実施例の回路図である。

【図２５】本発明の第４の側面による別の不揮発性半導
体メモリ装置の回路図である。

【図２６】本発明の第４の側面によるさらに別の不揮発
性半導体メモリ装置の回路図である。

【図２７】微少電流源がチャージポンプ回路である実施
例の回路図である。

【図２８】チャージポンプの別の例の回路図である。

【図２９】図２８に示されたチャージポンプに基づく動
作波形を示す図である。

【図３０】微少電流源がスイッチドキャパシタからなる
実施例を示す回路図である。

【図３１】図３０に示されたスイッチドキャパシタ回路
に基づいた動作波形図である。

【図３２】スイッチドキャパシタ回路の別の例の回路図
である。

【図３３】図３２に示されたスイッチドキャパシタに基
づいた動作波形図である。

【図３４】本発明の第４の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。

【図３５】本発明の第４の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。

【図３６】本発明の第４の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。

【図３７】本発明の第４の側面による不揮発性半導体メ
モリ装置の他の実施例の回路図である。

【図３８】（ａ）及び（ｂ）はそれぞれ、従来のフラッ
シュＥＥＰＲＯＭの閾値の分布を示す図、（ｃ）は従来
のＮＡＮＤ型ＥＥＰＲＯＭの閾値電圧の分布を示す図、
（ｄ）はＵＶＥＰＲＯＭの閾値電圧の分布を示す図であ
る。

【図３９】（ａ）及び（ｂ）は従来の不揮発性半導体メ
モリの消去方法を示す回路図である。

【図４０】（ａ）及び（ｂ）は不揮発性半導体メモリの
等価回路図及びその動作を説明するための波形図であ
る。

【図４１】（ａ）はパルス発生回路の一例を示す回路図
であり、（ｂ）及び（ｃ）はその動作を説明するための
波形図である。

【図４２】不揮発性半導体メモリの動作を説明するため
の波形図である。

【図４３】（ａ）乃至（ｃ）は本発明によって解決され
るべき問題を説明するための波形図である。

【図４４】本発明の閾値の調整の効果を示す図である。

【図４５】本発明の閾値の調整の効果を示す図である。

【図４６】「ＡＣパルス法」を適用されるべきメモリの
基本構造のブロック図である。

Claims

【特許請求の範囲】

【請求項１】不揮発性半導体メモリ装置であって、複数本のワード線、前記ワードと交差する複数本のビット線にして、選択ト
ランジスタを介してソース線に接続されたビット線、前記ワード線と前記ビット線の交差位置に配置し、各々
ソース、ドレイン、浮遊ゲートおよび制御ゲートを有
し、その制御ゲート、ドレインおよびソースが各ワード
線、ビット線、ソース線にそれぞれ接続されている、複
数個のメモリセル、選択されたメモリセルのソースまたはドレインに電荷を
与え、浮遊状態に設定する手段、前記選択メモリセルの制御ゲートに正波高値電位と負波
高値電位の間で変動するパルス信号を印加し、その閾値
が収束するようにする手段を備えたことを特徴とする不
揮発性半導体メモリ装置。
【請求項２】前記ビット線の漏れ電流を補償する電流
を供給する微少電流供給手段をさらに備えたことを特徴
とする請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】選択トランジスタを介して前記各ビット
線に電気的に接続されたは複数の主ビット線をさらに備
えたことを特徴とする請求項１に記載の不揮発性半導体
メモリ装置。
【請求項４】各メモリセルのソースまたはドレインに
ソース電位より低くはない電位を印加する第１のスイッ
チ手段、および各メモリセルのソースまたはドレインに
ドレイン電位より高くはない電位を印加する第２のスイ
ッチ手段をさらに備えたことを特徴とする請求項１に記
載の不揮発性半導体メモリ装置。
【請求項５】制御ゲートに信号を印加する前に、ビッ
ト線を前記第１のスイッチ手段によってソース電位より
高い電位に設定する請求項４に記載の不揮発性半導体メ
モリ装置。
【請求項６】制御ゲートに信号を印加する前に、前記
第１のスイッチ手段によって前記ビット線をソース電位
よりも高い電位に設定し、前記制御ゲートに前記信号を
印加した後で、前記第２のスイッチ手段によって前記ビ
ット線をドレイン電圧より低い電位に設定することを特
徴とする請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】前記メモリセルのチャンネルからのホッ
トエレクトロンにより該メモリセルの浮遊ゲートを負電
位に帯電した後、該浮遊ゲートからソース、ドレインま
たは基板に該浮遊ゲートに蓄積された電荷をトンネル電
流として逃がすことを特徴とする請求項４に記載の不揮
発性半導体メモリ装置。
【請求項８】前記ソース、ドレインまたは基板から流
れるトンネル電流により、該メモリセルの浮遊ゲートを
負電位に帯電し、該浮遊ゲートに蓄積された電荷を該浮
遊ゲートからソース、ドレインまたは基板に別のトンネ
ル電流として逃がすことを特徴とする請求項１に記載の
不揮発性半導体メモリ装置。
【請求項９】前記微少電流供給手段が、直接にまたは
スイッチを介して少なくとも一本のビット線に接続され
ていることを特徴とする請求項２に記載の不揮発性半導
体メモリ装置。
【請求項１０】前記スイッチがスイッチドキャパシタ
であって、少なくとも一つのＭＯＳダイオードを備えて
いる請求項９に記載の不揮発性半導体メモリ装置。
【請求項１１】不揮発性半導体メモリ装置であって、複数本のワード線、前記ワード線と交差する複数本のビット線、前記ワード線と前記ビット線の交差位置に配置し、各々
ソース、ドレイン、浮遊ゲートおよび制御ゲートを有
し、その制御ゲート、ドレインおよびソースが各ワード
線、ビット線、ソース線にそれぞれ接続されている、複
数個のメモリセル、前記ビット線のうちの一本をプリチャージし、一定時間
後に浮遊状態にする手段、および選択されたメモリセル
の制御ゲートに前記ワード線を介して、正波高値と負波
高値電位を有するパルスからなる信号を印加して閾値電
圧を所定の電圧に収束するようにする手段を備えたこと
を特徴とする不揮発性半導体メモリ装置。
【請求項１２】前記ビット線の漏れ電流を供給する手
段をさらに備えたことを特徴とする請求項１１に記載の
不揮発性半導体メモリ装置。
【請求項１３】前記各メモリセルのソースまたはドレ
インに微少電流を供給する手段をさらに備えたことを特
徴とする請求項１１に記載の不揮発性半導体メモリ装
置。
【請求項１４】さらに、複数本の主ビット線を含み、
各主ビット線は選択されたトランジスタを介して前記各
ビット線に電気的に接続されていることを特徴とする請
求項１１に記載の不揮発性半導体メモリ装置。
【請求項１５】前記ビット線の容量成分と前記電流供
給手段からの電流による等価抵抗値とによる第１の時定
数が、前記ビット線の容量成分と前記漏れ電流による等
価抵抗値とによる第２の時定数よりも小さく、且つ前記
第１の時定数が前記信号の周期の略半分より長いことを
特徴とする請求項１１に記載の不揮発性半導体メモリ装
置。
【請求項１６】前記電流供給手段が、電圧源に接続さ
れた抵抗、またはスイッチに直列に接続された抵抗体か
らなることを特徴とする請求項１１に記載の不揮発性半
導体メモリ装置。
【請求項１７】前記電流供給手段が電圧源に接続され
た逆バイアス接続のダイオード又はスイッチ手段に直列
に接続された逆バイアスされたダイオードからなる請求
項１１に記載の不揮発性半導体メモリ装置。
【請求項１８】前記電流供給手段が電圧源に接続され
たゲート付きのダイオードまたはスイッチに直列接続さ
れたゲート付きダイオードからなることを特徴とする請
求項１１に記載の不揮発性半導体メモリ装置。
【請求項１９】前記電流供給手段は主ビット線または
ビット線の間に接続されていることを特徴とする請求項
１１に記載の不揮発性半導体メモリ装置。
【請求項２０】前記信号は複数個の正の波高値電位を
含むことを特徴とする請求項１１に記載の不揮発性半導
体メモリ装置。
【請求項２１】前記信号は複数個の負の波高値電位を
含むことを特徴とする請求項１１に記載の不揮発性半導
体メモリ装置。
【請求項２２】前記信号は複数個の正の波高値電位を
含むことを特微とする請求項１１に記載の不揮発性半導
体メモリ装置。