JP2000357689A - 酸化物領域を有する集積回路デバイス - Google Patents
酸化物領域を有する集積回路デバイスInfo
- Publication number
- JP2000357689A JP2000357689A JP2000142468A JP2000142468A JP2000357689A JP 2000357689 A JP2000357689 A JP 2000357689A JP 2000142468 A JP2000142468 A JP 2000142468A JP 2000142468 A JP2000142468 A JP 2000142468A JP 2000357689 A JP2000357689 A JP 2000357689A
- Authority
- JP
- Japan
- Prior art keywords
- fluorine
- oxide
- thickness
- region
- atoms
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/0144—Manufacturing their gate insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/202—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials
- H10P30/204—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping characterised by the semiconductor materials into Group IV semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/01346—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a gaseous ambient using an oxygen or a water vapour, e.g. oxidation through a layer
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01348—Making the insulator with substrate doping, e.g. N, Ge or C implantation, before formation of the insulator
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
- H10D64/693—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator the insulator comprising nitrogen, e.g. nitrides, oxynitrides or nitrogen-doped materials
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/20—Formation of materials, e.g. in the shape of layers or pillars of semiconductor materials
- H10P14/34—Deposited materials, e.g. layers
- H10P14/3402—Deposited materials, e.g. layers characterised by the chemical composition
- H10P14/3404—Deposited materials, e.g. layers characterised by the chemical composition being Group IVA materials
- H10P14/3411—Silicon, silicon germanium or germanium
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P30/00—Ion implantation into wafers, substrates or parts of devices
- H10P30/20—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping
- H10P30/208—Ion implantation into wafers, substrates or parts of devices into semiconductor materials, e.g. for doping of electrically inactive species
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01332—Making the insulator
- H10D64/01336—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid
- H10D64/01344—Making the insulator on single crystalline silicon, e.g. chemical oxidation using a liquid in a nitrogen-containing ambient, e.g. N2O oxidation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
- H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
- H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
- H10P14/6302—Non-deposition formation processes
- H10P14/6304—Formation by oxidation, e.g. oxidation of the substrate
- H10P14/6306—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials
- H10P14/6308—Formation by oxidation, e.g. oxidation of the substrate of the semiconductor materials of Group IV semiconductors
Landscapes
- Formation Of Insulating Films (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 異なる厚さを有する酸化物層を形成させる方
法を提供する。 【解決手段】 本発明の集積回路デバイスは、フッ素を
シリコンの格子内に注入し、その後通常の酸化物成長プ
ロセスにより酸化物領域を形成する。この酸化物成長プ
ロセスは、熱酸化プロセスあるいはシリコンのローカル
酸化プロセスによる。本発明によるデバイスは、フッ素
注入をうまく処理することにより異なる厚さを有する２
つの酸化物層を形成することを特徴とする。
法を提供する。 【解決手段】 本発明の集積回路デバイスは、フッ素を
シリコンの格子内に注入し、その後通常の酸化物成長プ
ロセスにより酸化物領域を形成する。この酸化物成長プ
ロセスは、熱酸化プロセスあるいはシリコンのローカル
酸化プロセスによる。本発明によるデバイスは、フッ素
注入をうまく処理することにより異なる厚さを有する２
つの酸化物層を形成することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、フッ素を注入した
酸化物層を有する集積回路デバイスに関する。このデバ
イスの酸化物層は、フッ素をある材料の層に注入して、
その後通常の酸化物成長プロセスにより形成される。
酸化物層を有する集積回路デバイスに関する。このデバ
イスの酸化物層は、フッ素をある材料の層に注入して、
その後通常の酸化物成長プロセスにより形成される。
【０００２】
【従来の技術】ＭＯＳ半導体デバイスの製造において
は、酸化プロセスによりゲート酸化物を形成することが
必須要件である。ゲート酸化物層（フィルム）の特性
は、このフィルムが形成される雰囲気により大きく影響
を受ける。従って酸化物層は、雰囲気が互いに異なるプ
ロセスにより堆積される。たとえばシリコン酸化物層
は、ドライ酸化プロセスとウエット酸化プロセスのいず
れかにより堆積される。このドライ酸化プロセスは、高
純度の乾燥した酸素を熱せられたシリコン製基板の表面
に供給することにより行われる。このようにしてシリコ
ン酸化物フィルムがシリコン製基板の表面上に形成され
る。一方ウエット酸化プロセスは、シリコン製基板の表
面に水蒸気を含むホットキャリアガスを供給することに
より行われる。このプロセスによりシリコン製基板の表
面上にシリコン酸化物フィルムが形成される。
は、酸化プロセスによりゲート酸化物を形成することが
必須要件である。ゲート酸化物層（フィルム）の特性
は、このフィルムが形成される雰囲気により大きく影響
を受ける。従って酸化物層は、雰囲気が互いに異なるプ
ロセスにより堆積される。たとえばシリコン酸化物層
は、ドライ酸化プロセスとウエット酸化プロセスのいず
れかにより堆積される。このドライ酸化プロセスは、高
純度の乾燥した酸素を熱せられたシリコン製基板の表面
に供給することにより行われる。このようにしてシリコ
ン酸化物フィルムがシリコン製基板の表面上に形成され
る。一方ウエット酸化プロセスは、シリコン製基板の表
面に水蒸気を含むホットキャリアガスを供給することに
より行われる。このプロセスによりシリコン製基板の表
面上にシリコン酸化物フィルムが形成される。
【０００３】乾燥酸素の雰囲気で、塩素またはフッ素の
いずれかが存在することにより、酸化速度が加速される
ことが知られている。塩素を含む化合物（例；ＨＣｌ，
Ｃｌ 2，ＣＣｌ4，Ｃ2ＨＣｌ3，ＣＨ2Ｃｌ2，Ｃ2Ｈ3Ｃｌ
3）あるいは塩素以外のハロゲン原子を含む化合物のも
とでの酸化雰囲気中でシリコン酸化物フィルムを形成す
ることにより、ドライ酸化方法のみにより提供される酸
化物フィルムよりも厚いシリコン酸化物フィルムが形成
できることが知られている。この点に関してはフッ素は
塩素よりもより遙かに効率的である。通常、塩素は全酸
素フローのｐｐｍ（百万分の１）のオーダーで追加する
だけで、酸化速度に顕著な影響を与えることができる。
いずれかが存在することにより、酸化速度が加速される
ことが知られている。塩素を含む化合物（例；ＨＣｌ，
Ｃｌ 2，ＣＣｌ4，Ｃ2ＨＣｌ3，ＣＨ2Ｃｌ2，Ｃ2Ｈ3Ｃｌ
3）あるいは塩素以外のハロゲン原子を含む化合物のも
とでの酸化雰囲気中でシリコン酸化物フィルムを形成す
ることにより、ドライ酸化方法のみにより提供される酸
化物フィルムよりも厚いシリコン酸化物フィルムが形成
できることが知られている。この点に関してはフッ素は
塩素よりもより遙かに効率的である。通常、塩素は全酸
素フローのｐｐｍ（百万分の１）のオーダーで追加する
だけで、酸化速度に顕著な影響を与えることができる。
【０００４】
【発明が解決しようとする課題】しかし、従来のプロセ
スは、十分な酸化物層を形成するためにアニールプロセ
スのような余分なプロセスが必要とされる。更にまた従
来の方法は、一回の酸化物成長ステップの間、フィール
ド酸化物領域とゲート酸化物領域の両方の成長ができな
い。本発明は、このような従来の方法の欠点を解決する
ものである。したがって本発明の目的は、比較的簡単な
プロセスで十分な酸化物層を形成させる方法を提供する
ことである。
スは、十分な酸化物層を形成するためにアニールプロセ
スのような余分なプロセスが必要とされる。更にまた従
来の方法は、一回の酸化物成長ステップの間、フィール
ド酸化物領域とゲート酸化物領域の両方の成長ができな
い。本発明は、このような従来の方法の欠点を解決する
ものである。したがって本発明の目的は、比較的簡単な
プロセスで十分な酸化物層を形成させる方法を提供する
ことである。
【０００５】
【課題を解決するための手段】本発明は、フッ素を集積
回路のある材料の層に注入し、その後、通常の酸化物製
造プロセスで酸化物領域を形成することにより、酸化物
領域を有する集積回路デバイスを提供する。この酸化物
成長プロセスは、ドライまたはウエットの周囲熱酸化プ
ロセスである。
回路のある材料の層に注入し、その後、通常の酸化物製
造プロセスで酸化物領域を形成することにより、酸化物
領域を有する集積回路デバイスを提供する。この酸化物
成長プロセスは、ドライまたはウエットの周囲熱酸化プ
ロセスである。
【０００６】この酸化物の成長は、基板に注入されるフ
ッ素の量とフッ素が注入される深さとフッ素が注入され
るエネルギーに依存する。本発明のデバイスは、その上
に形成される酸化物層は異なる厚さを有するが、これら
の異なる厚さが、ある材料層にフッ素が注入されるのを
うまく制御しながら同時に形成される。
ッ素の量とフッ素が注入される深さとフッ素が注入され
るエネルギーに依存する。本発明のデバイスは、その上
に形成される酸化物層は異なる厚さを有するが、これら
の異なる厚さが、ある材料層にフッ素が注入されるのを
うまく制御しながら同時に形成される。
【０００７】
【発明の実施の形態】本明細書で使用される用語「ウエ
ハまたは基板」は、露出したシリコン表面を有するシリ
コン系の構造体、あるいはシリコンをベースにした層を
含む。ウエハと基板は、シリコンオン絶縁層（silicon
−on insulator；ＳＯＩ）と、シリコンオンサファイア
（silicon−on sapphire；ＳＯＳ）と、ドープあるいは
非ドープの半導体とベース半導体形成にサポートされた
シリコンのエピタキシャル層と、あるいは他の半導体構
造とを含む。この半導体は、かならずしもシリコンをベ
ースにしたもである必要はない。半導体は、Ｓｉ−Ｇ
ｅ，Ｇｅ，Ｇｅ−Ａｓでもよい。本明細書においてウエ
ハまたは基板を例にした場合には、前のプロセスのステ
ップを用いて、ベースの半導体内に領域あるいは接合領
域を形成している。
ハまたは基板」は、露出したシリコン表面を有するシリ
コン系の構造体、あるいはシリコンをベースにした層を
含む。ウエハと基板は、シリコンオン絶縁層（silicon
−on insulator；ＳＯＩ）と、シリコンオンサファイア
（silicon−on sapphire；ＳＯＳ）と、ドープあるいは
非ドープの半導体とベース半導体形成にサポートされた
シリコンのエピタキシャル層と、あるいは他の半導体構
造とを含む。この半導体は、かならずしもシリコンをベ
ースにしたもである必要はない。半導体は、Ｓｉ−Ｇ
ｅ，Ｇｅ，Ｇｅ−Ａｓでもよい。本明細書においてウエ
ハまたは基板を例にした場合には、前のプロセスのステ
ップを用いて、ベースの半導体内に領域あるいは接合領
域を形成している。
【０００８】図１において基板１００は、パターン化層
１１０を有し、そしてこのパターン化層１１０は、好ま
しくはフォトレジストマスクでフィールド酸化物領域１
２０（図２）が形成される領域を基板１００内に形成す
る。フッ素が矢印１１５に示されたように、基板１００
の表面内に注入される。好ましくはフッ素原子は、イオ
ン注入により基板１００の表面内に注入されて、フッ素
注入領域１１２を形成する。このフッ素原子は、従来の
注入装置（たとえばイオン注入装置）により注入され
る。
１１０を有し、そしてこのパターン化層１１０は、好ま
しくはフォトレジストマスクでフィールド酸化物領域１
２０（図２）が形成される領域を基板１００内に形成す
る。フッ素が矢印１１５に示されたように、基板１００
の表面内に注入される。好ましくはフッ素原子は、イオ
ン注入により基板１００の表面内に注入されて、フッ素
注入領域１１２を形成する。このフッ素原子は、従来の
注入装置（たとえばイオン注入装置）により注入され
る。
【０００９】フッ素原子は、基板１００内に注入される
が、その量は１×１０11原子／ｃｍ 2ないし５×１０16
原子／ｃｍ2、さらに好ましくは５×１０12原子／ｃｍ2
ないし７×１０15原子／ｃｍ2である。フッ素原子は、
１ＫｅＶないし１ＭｅＶのエネルギー、好ましくは１０
ＫｅＶないし５０ＫｅＶのエネルギーで注入される。注
入されるフッ素原子の量と注入エネルギーで注入深さが
決定される。これらの３つのファクター（すなわち注入
量、注入深さ、注入エネルギー）は、フィールド酸化物
領域１２０の成長量に影響を及ぼす。
が、その量は１×１０11原子／ｃｍ 2ないし５×１０16
原子／ｃｍ2、さらに好ましくは５×１０12原子／ｃｍ2
ないし７×１０15原子／ｃｍ2である。フッ素原子は、
１ＫｅＶないし１ＭｅＶのエネルギー、好ましくは１０
ＫｅＶないし５０ＫｅＶのエネルギーで注入される。注
入されるフッ素原子の量と注入エネルギーで注入深さが
決定される。これらの３つのファクター（すなわち注入
量、注入深さ、注入エネルギー）は、フィールド酸化物
領域１２０の成長量に影響を及ぼす。
【００１０】パターン化層１１０を取り除き、基板１０
０のフッ素注入領域１１２をその後酸化処理して、フィ
ールド酸化物領域１２０とゲート酸化物層１２５を成長
させる（図２）。フィールド酸化物領域１２０の厚さ
は、１，０００Åから１０，０００Åの範囲である。ゲ
ート酸化物層１２５の厚さは、２０Åから１，０００Å
の範囲であり、好ましくは５０Åから５００Åの範囲で
ある。フィールド酸化物領域１２０とゲート酸化物層１
２５のフッ素の量は、１×１０9原子／ｃｍ2から５×１
０14原子／ｃｍ2の範囲であり、好ましくは５×１０10
原子／ｃｍ2から７×１０13原子／ｃｍ2の範囲である。
０のフッ素注入領域１１２をその後酸化処理して、フィ
ールド酸化物領域１２０とゲート酸化物層１２５を成長
させる（図２）。フィールド酸化物領域１２０の厚さ
は、１，０００Åから１０，０００Åの範囲である。ゲ
ート酸化物層１２５の厚さは、２０Åから１，０００Å
の範囲であり、好ましくは５０Åから５００Åの範囲で
ある。フィールド酸化物領域１２０とゲート酸化物層１
２５のフッ素の量は、１×１０9原子／ｃｍ2から５×１
０14原子／ｃｍ2の範囲であり、好ましくは５×１０10
原子／ｃｍ2から７×１０13原子／ｃｍ2の範囲である。
【００１１】本発明の他の実施例においては、第２のパ
ターン化層（図示せず）が基板１００の上に形成され、
フッ素が基板１００内に注入されて基板１００の選択さ
れた領域にゲート酸化物層１２５が成長する。
ターン化層（図示せず）が基板１００の上に形成され、
フッ素が基板１００内に注入されて基板１００の選択さ
れた領域にゲート酸化物層１２５が成長する。
【００１２】図３において基板２００は、パターン化層
２１０を有し、そしてこのパターン化層２１０は、好ま
しくはフォトレジストマスクでフィールド酸化物領域２
２０が形成される領域を基板２００内に形成する。フッ
素が矢印２１５に示されたように基板２００の表面内に
注入される。好ましくはフッ素原子は、イオン注入によ
り基板２００の表面内に注入される。
２１０を有し、そしてこのパターン化層２１０は、好ま
しくはフォトレジストマスクでフィールド酸化物領域２
２０が形成される領域を基板２００内に形成する。フッ
素が矢印２１５に示されたように基板２００の表面内に
注入される。好ましくはフッ素原子は、イオン注入によ
り基板２００の表面内に注入される。
【００１３】フッ素原子は、基板２００内に注入される
がその量は１×１０11原子／ｃｍ2ないし５×１０16原
子／ｃｍ2、さらに好ましくは５×１０12原子／ｃｍ2な
いし７×１０15原子／ｃｍ2である。フッ素原子は、１
ＫｅＶから１ＭｅＶのエネルギー、好ましくは１０Ｋｅ
Ｖから５０ＫｅＶのエネルギーで注入される。注入され
るフッ素原子の量と注入エネルギーで、注入深さが決定
される。
がその量は１×１０11原子／ｃｍ2ないし５×１０16原
子／ｃｍ2、さらに好ましくは５×１０12原子／ｃｍ2な
いし７×１０15原子／ｃｍ2である。フッ素原子は、１
ＫｅＶから１ＭｅＶのエネルギー、好ましくは１０Ｋｅ
Ｖから５０ＫｅＶのエネルギーで注入される。注入され
るフッ素原子の量と注入エネルギーで、注入深さが決定
される。
【００１４】図４においてパターン化層２１０が除去さ
れる。第２パターン化層２１１がフッ素注入領域２１２
の上の基板上に形成される。フッ素が矢印２１５に示す
ようにパターン化層２１０の表面（２１７）内に注入さ
れる。フッ素原子がイオン注入により、基板２００の表
面内に注入するのが好ましい。フッ素原子は、基板２０
０内に注入されるが、その量は１×１０11原子／ｃｍ2
ないし５×１０16原子／ｃｍ2、さらに好ましくは５×
１０12原子／ｃｍ2ないし７×１０15原子／ｃｍ 2であ
る。しかし、ゲート酸化物層２２５（図５）を形成する
ためのフッ素注入は低レベルで行われ、フィールド酸化
物領域２２０を形成するためのフッ素注入よりも浅い。
れる。第２パターン化層２１１がフッ素注入領域２１２
の上の基板上に形成される。フッ素が矢印２１５に示す
ようにパターン化層２１０の表面（２１７）内に注入さ
れる。フッ素原子がイオン注入により、基板２００の表
面内に注入するのが好ましい。フッ素原子は、基板２０
０内に注入されるが、その量は１×１０11原子／ｃｍ2
ないし５×１０16原子／ｃｍ2、さらに好ましくは５×
１０12原子／ｃｍ2ないし７×１０15原子／ｃｍ 2であ
る。しかし、ゲート酸化物層２２５（図５）を形成する
ためのフッ素注入は低レベルで行われ、フィールド酸化
物領域２２０を形成するためのフッ素注入よりも浅い。
【００１５】第２パターン化層２１１を取り除き、基板
２００のフッ素注入領域２１２，注入領域２１７をその
後酸化処理して、フィールド酸化物領域２２０とゲート
酸化物層２２５を成長させる（図５）。フィールド酸化
物領域２２０の厚さは、１，０００Åから１０，０００
Åの範囲である。ゲート酸化物層２２５の厚さは、２０
Åから１，０００Åの範囲であり、好ましくは５０Åか
ら５００Åの範囲である。フィールド酸化物領域２２０
とゲート酸化物層２２５のフッ素の量は、１×１０9原
子／ｃｍ2から５×１０14原子／ｃｍ2の範囲であり、好
ましくは５×１０10原子／ｃｍ2から７×１０13原子／
ｃｍ2の範囲である。
２００のフッ素注入領域２１２，注入領域２１７をその
後酸化処理して、フィールド酸化物領域２２０とゲート
酸化物層２２５を成長させる（図５）。フィールド酸化
物領域２２０の厚さは、１，０００Åから１０，０００
Åの範囲である。ゲート酸化物層２２５の厚さは、２０
Åから１，０００Åの範囲であり、好ましくは５０Åか
ら５００Åの範囲である。フィールド酸化物領域２２０
とゲート酸化物層２２５のフッ素の量は、１×１０9原
子／ｃｍ2から５×１０14原子／ｃｍ2の範囲であり、好
ましくは５×１０10原子／ｃｍ2から７×１０13原子／
ｃｍ2の範囲である。
【００１６】窒化物マスキング層を使用せずに１回の酸
化プロセスを用いることにより、本発明では、ゲート酸
化物層とフィールド酸化層を同時に成長させることがで
きる。
化プロセスを用いることにより、本発明では、ゲート酸
化物層とフィールド酸化層を同時に成長させることがで
きる。
【００１７】本発明のプロセスを用いて、異なる厚さを
有するゲート酸化物層を形成でき、これにより図６−９
に示すような回路の異なる部分に対し、異なる電圧で動
作する回路が形成できる。絶縁領域は、前述した処理プ
ロセスの前に、これらの図に示されたデバイスに形成さ
れる。
有するゲート酸化物層を形成でき、これにより図６−９
に示すような回路の異なる部分に対し、異なる電圧で動
作する回路が形成できる。絶縁領域は、前述した処理プ
ロセスの前に、これらの図に示されたデバイスに形成さ
れる。
【００１８】図６において、本発明により異なる厚さを
有するゲート酸化物領域を形成するために第１マスク３
０１が基板３００の上に形成され、フッ素が第１マスク
３０１の開口を介して、所定のドーズ量とエネルギーレ
ベルでもって矢印３１５に示すように注入され、フッ素
注入領域３１２が形成される。この第１マスク３０１を
除去して、その後第２マスク３０２を形成し、その後フ
ッ素を第２マスク３０２の開口内に所定のドーズ量とエ
ネルギーレベルでもって矢印３１５で示すように注入し
て、図７に示すフッ素注入領域３１３を形成する。フッ
素注入のドーズ量と注入エネルギーと注入深さは、基板
３００の上に成長するフィールド酸化物層の厚さに依存
して変わる。本明細書においては２つのマスクとそれに
対応してフッ素注入領域が示されているが、これ以外の
数のマスク、あるいはフッ素注入のドーズ量と深さの範
囲は、本発明により選択することができる。
有するゲート酸化物領域を形成するために第１マスク３
０１が基板３００の上に形成され、フッ素が第１マスク
３０１の開口を介して、所定のドーズ量とエネルギーレ
ベルでもって矢印３１５に示すように注入され、フッ素
注入領域３１２が形成される。この第１マスク３０１を
除去して、その後第２マスク３０２を形成し、その後フ
ッ素を第２マスク３０２の開口内に所定のドーズ量とエ
ネルギーレベルでもって矢印３１５で示すように注入し
て、図７に示すフッ素注入領域３１３を形成する。フッ
素注入のドーズ量と注入エネルギーと注入深さは、基板
３００の上に成長するフィールド酸化物層の厚さに依存
して変わる。本明細書においては２つのマスクとそれに
対応してフッ素注入領域が示されているが、これ以外の
数のマスク、あるいはフッ素注入のドーズ量と深さの範
囲は、本発明により選択することができる。
【００１９】図８において第２マスク３０２を除去し
て、基板３００のフッ素注入領域３１２とフッ素注入領
域３１３をその後従来の熱酸化プロセスにより酸化し
て、異なる厚さのゲート酸化物領域３２０、ゲート酸化
物領域３２５を形成する。このゲート酸化物領域３２０
とゲート酸化物領域３２５をその後パターン化してエッ
チングして図９に示すデバイスを得る。このゲート酸化
物領域３２０、ゲート酸化物領域３２５の厚さは、２０
Åないし１，０００Åの範囲であり、好ましくは５０Å
から５００Åの範囲であり、そしてフッ素の量は、１×
１０9原子／ｃｍ2から５×１０14原子／ｃｍ2の範囲で
あり、好ましくは５×１０10原子／ｃｍ2から７×１０
13原子／ｃｍ2の範囲である。さらにこれ以外のプロセ
ス、たとえばソース／ドレーン領域の形成、さらに別の
層の堆積が集積回路デバイスを形成するために行われ
る。
て、基板３００のフッ素注入領域３１２とフッ素注入領
域３１３をその後従来の熱酸化プロセスにより酸化し
て、異なる厚さのゲート酸化物領域３２０、ゲート酸化
物領域３２５を形成する。このゲート酸化物領域３２０
とゲート酸化物領域３２５をその後パターン化してエッ
チングして図９に示すデバイスを得る。このゲート酸化
物領域３２０、ゲート酸化物領域３２５の厚さは、２０
Åないし１，０００Åの範囲であり、好ましくは５０Å
から５００Åの範囲であり、そしてフッ素の量は、１×
１０9原子／ｃｍ2から５×１０14原子／ｃｍ2の範囲で
あり、好ましくは５×１０10原子／ｃｍ2から７×１０
13原子／ｃｍ2の範囲である。さらにこれ以外のプロセ
ス、たとえばソース／ドレーン領域の形成、さらに別の
層の堆積が集積回路デバイスを形成するために行われ
る。
【００２０】本発明は、異なる厚さを有するゲート酸化
物層、あるいは他の酸化物層を生成する従来の方法を改
善する。従来の方法は、何回もの酸化ステップを用いて
不要な酸化物を酸化物ステップの間でウエットケミカル
エッチングを用いて除去している。これらの従来のプロ
セスでは、酸化物層の厚さを制御することが難しく、そ
して所望の厚さの間の差を調節することが困難であっ
た。別のアプローチは、１回の酸化ステップを用いて窒
素注入により選択された領域の酸化を遅らせることであ
る。本発明は、これら従来の酸化プロセスの欠点を改善
し、異なる厚さを有するゲート酸化物を形成することが
できる。
物層、あるいは他の酸化物層を生成する従来の方法を改
善する。従来の方法は、何回もの酸化ステップを用いて
不要な酸化物を酸化物ステップの間でウエットケミカル
エッチングを用いて除去している。これらの従来のプロ
セスでは、酸化物層の厚さを制御することが難しく、そ
して所望の厚さの間の差を調節することが困難であっ
た。別のアプローチは、１回の酸化ステップを用いて窒
素注入により選択された領域の酸化を遅らせることであ
る。本発明は、これら従来の酸化プロセスの欠点を改善
し、異なる厚さを有するゲート酸化物を形成することが
できる。
【００２１】本発明の具体的実施例を示す。（１００）
方位で１２５ｍｍの直径を有するシリコンウエハを公称
１０15原子／ｃｍ2のレベルのボロンでドーピングし、
Ｐ導電型の基板を得た。このウエハを次の表１に示すよ
うな５×１０12原子／ｃｍ2から７×１０15原子／ｃｍ2
の注入レベルでＦ+を注入した。この例の注入エネルギ
ーは、１０〜５０ＫｅＶの間であった。
方位で１２５ｍｍの直径を有するシリコンウエハを公称
１０15原子／ｃｍ2のレベルのボロンでドーピングし、
Ｐ導電型の基板を得た。このウエハを次の表１に示すよ
うな５×１０12原子／ｃｍ2から７×１０15原子／ｃｍ2
の注入レベルでＦ+を注入した。この例の注入エネルギ
ーは、１０〜５０ＫｅＶの間であった。
【００２２】 表 １ ---------------------------------------------------------------------- 注入元素 ドーピングレベル ゲート酸化物の厚さ （イオン／ｃｍ2） （Å） ---------------------------------------------------------------------- フッ素 ７×１０15 １６２．８６ フッ素 ７×１０15 １６３．１７ フッ素 ５×１０15 １６９．２９ フッ素 ５×１０15 １６９．１９ フッ素 １×１０15 １３４．２１ フッ素 １×１０15 １３４．４５ コントロール コントロール １２９．９４ コントロール コントロール １３０．１３ シリコン １×１０15 １３１．８１ シリコン １×１０15 １３２．１７ シリコン ５×１０15 １３３．１２ シリコン ５×１０15 １３２．９６ ----------------------------------------------------------------------
【００２３】フッ素を様々なレベルで注入したウエハ
を、上記の導電型を形成するために、ボロンを注入した
だけのコントロールウエハとともに２つのプロセスのう
ちの一方のプロセスで酸化した。第１のプロセスは、未
注入ウエハ上に８５０℃で９８％の酸素と２％のＨＣｌ
の雰囲気を有し、１２５Åの酸化物層を成長するために
用いられた従来のプロセスである。第２のプロセスは、
７５０℃の温度で１００％の酸素雰囲気を用いた。
を、上記の導電型を形成するために、ボロンを注入した
だけのコントロールウエハとともに２つのプロセスのう
ちの一方のプロセスで酸化した。第１のプロセスは、未
注入ウエハ上に８５０℃で９８％の酸素と２％のＨＣｌ
の雰囲気を有し、１２５Åの酸化物層を成長するために
用いられた従来のプロセスである。第２のプロセスは、
７５０℃の温度で１００％の酸素雰囲気を用いた。
【００２４】表１の結果からフッ素を注入したウエハ
は、コントロールウエハよりも成長速度が明らかに速か
った。実際、フッ素が注入されたウエハは、コントロー
ルウエハよりも４０Å以上の酸化物の厚さが得られた。
更にまたフッ素を注入したウエハは、シリコンイオンを
注入したウエハよりも遙かに大きな酸化物成長速度が得
られた。これらの結果の意味しているところは、フッ素
ドーパントは、シリコン製基板の格子間にドーパントが
存在するだけでは酸化物の予測できない成長の助けにな
る。
は、コントロールウエハよりも成長速度が明らかに速か
った。実際、フッ素が注入されたウエハは、コントロー
ルウエハよりも４０Å以上の酸化物の厚さが得られた。
更にまたフッ素を注入したウエハは、シリコンイオンを
注入したウエハよりも遙かに大きな酸化物成長速度が得
られた。これらの結果の意味しているところは、フッ素
ドーパントは、シリコン製基板の格子間にドーパントが
存在するだけでは酸化物の予測できない成長の助けにな
る。
【００２５】これらの条件の下で行われた最大の差は、
Ｆ+の２０ＫｅＶと１×１０15原子／ｃｍ2のドーズ量で
あり、その成長の割合は、２８％であった。Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐ
ｙ（ＳＩＭＳ）によるフッ素のプロファイルは、高い注
入エネルギーにおいて、特に注入されたドーズ量の１％
だけが酸化物層内に存在している。かくして、これらの
結果に基づいてドーズ量、エネルギー量および酸素条件
の最適化は、最大９００％の酸化物の差が得られた。こ
れらの本発明の技術は、さらに窒化物の注入とともに用
いて、窒素注入領域における酸化物成長を阻止するのに
用いられ、そしてさらに酸化物の成長の差を広げること
ができる。
Ｆ+の２０ＫｅＶと１×１０15原子／ｃｍ2のドーズ量で
あり、その成長の割合は、２８％であった。Ｓｅｃｏｎ
ｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｓｃｏｐ
ｙ（ＳＩＭＳ）によるフッ素のプロファイルは、高い注
入エネルギーにおいて、特に注入されたドーズ量の１％
だけが酸化物層内に存在している。かくして、これらの
結果に基づいてドーズ量、エネルギー量および酸素条件
の最適化は、最大９００％の酸化物の差が得られた。こ
れらの本発明の技術は、さらに窒化物の注入とともに用
いて、窒素注入領域における酸化物成長を阻止するのに
用いられ、そしてさらに酸化物の成長の差を広げること
ができる。
【図１】本発明の製造実施例による製造プロセスの中間
段階における半導体ウエハの断面図
段階における半導体ウエハの断面図
【図２】図１に示した半導体ウエハをその後の処理段階
における断面図
における断面図
【図３】本発明の第２実施例による製造プロセスの中間
段階における半導体ウエハの断面図
段階における半導体ウエハの断面図
【図４】図３に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図５】図４に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図６】本発明の第３実施例により、ゲート酸化物層の
厚さを変化させる半導体ウエハの製造段階の断面図
厚さを変化させる半導体ウエハの製造段階の断面図
【図７】図６に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図８】図７に示した半導体ウエハのその後の処理段階
における断面図
における断面図
【図９】図８に示した半導体ウエハのその後の処理段階
における断面図
における断面図
１００，２００，３００ 基板 １１０，２１０ パターン化層 １１２，２１２，３１２ フッ素注入領域 １１５，２１５，３１５ 矢印 １２０，２２０ フィールド酸化物領域 １２５，２２５ ゲート酸化物層 ２１１ 第２パターン化層 ２１７ 注入領域 ３０１ 第１マスク ３０２ 第２マスク ３１３ フッ素注入領域 ３２０ ゲート酸化物領域 ３２５ ゲート酸化物領域
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ダニエル ジョセフ マッキー アメリカ合衆国、18103 ペンシルバニア、 アレンタウン、ヘッジロウ ドライブ 4858 (72)発明者 チャールズ ウォルター ピアース アメリカ合衆国、18049 ペンシルバニア、 エマウス、サウス 12ｔｈ ストリート 410
Claims (31)
- 【請求項１】 フッ素を基板内に注入して、この基板を
熱処理して、酸化物層を形成したことを特徴とする酸化
物領域を有する集積回路デバイス。 - 【請求項２】 前記酸化物層は、絶縁領域であることを
特徴とする請求項１記載のデバイス。 - 【請求項３】 前記酸化物層は、ゲート酸化物層である
ことを特徴とする請求項１記載のデバイス。 - 【請求項４】 前記フッ素の注入量は、１×１０11から
５×１０16原子／ｃｍ2の範囲であることを特徴とする
請求項１記載のデバイス。 - 【請求項５】 前記フッ素の注入量は、５×１０12原子
／ｃｍ2から７×１０15原子／ｃｍ2の範囲であることを
特徴とする請求項１記載のデバイス。 - 【請求項６】 前記集積回路デバイスは、フッ素を基板
に注入して、この基板を熱処理することにより形成した
絶縁領域とゲート酸化物領域の両方を含むことを特徴と
する請求項１記載のデバイス。 - 【請求項７】 前記絶縁領域の厚さは、１，０００Åか
ら１０，０００Åの範囲の厚さであることを特徴とする
請求項２記載のデバイス。 - 【請求項８】 前記ゲート酸化物領域の厚さは、２０Å
から１，０００Åの範囲の厚さであることを特徴とする
請求項３記載のデバイス。 - 【請求項９】 前記ゲート酸化物領域の厚さは、５０Å
から５００Åの範囲の厚さであることを特徴とする請求
項３記載のデバイス。 - 【請求項１０】 前記絶縁領域の厚さは、１，０００Å
から１０，０００Åで前記酸化物領域の厚さは、２０Å
から１，０００Åの範囲の厚さであることを特徴とする
請求項６記載のデバイス。 - 【請求項１１】 フッ素注入を有する材料層と前記材料
層の上に形成された酸化物層とを有することを特徴とす
る集積回路デバイス。 - 【請求項１２】 前記材料層は、シリコン層であること
を特徴とする請求項１１記載のデバイス。 - 【請求項１３】 前記酸化物層は、絶縁領域であること
を特徴とする請求項１２記載のデバイス。 - 【請求項１４】 前記酸化物層は、ゲート酸化物層であ
ることを特徴とする請求項１２記載のデバイス。 - 【請求項１５】 前記フッ素が前記材料層に存在する量
は１×１０9原子／ｃｍ2から５×１０14原子／ｃｍ２こ
とを特徴とする請求項１１記載のデバイス。 - 【請求項１６】 前記フッ素が前記材料層に存在する量
は５×１０10原子／ｃｍ2から７×１０13原子／ｃｍ2こ
とを特徴とする請求項１１記載のデバイス。 - 【請求項１７】 前記フッ素が前記シリコン層に存在す
る量は１×１０9原子／ｃｍ2から５×１０14原子／ｃｍ
2ことを特徴とする請求項１２記載のデバイス 。 - 【請求項１８】 前記フッ素が前記シリコン層に存在す
る量は１０10原子／ｃｍ2から１０13原子／ｃｍ2ことを
特徴とする請求項１２記載のデバイス 。 - 【請求項１９】 前記酸化物層の厚さは、２０Åから１
０，０００Åの範囲であることを特徴とする請求項１１
記載のデバイス。 - 【請求項２０】 前記酸化物層は、絶縁領域であること
を特徴とする請求項１１記載のデバイス。 - 【請求項２１】 前記酸化物層は、ゲート酸化物層であ
ることを特徴とする請求項１１記載の集積回路デバイス
。 - 【請求項２２】 前記絶縁領域の厚さは、１，０００Å
から１０，０００Åの範囲の厚さであることを特徴とす
る請求項２０記載の集積回路デバイス 。 - 【請求項２３】 前記ゲート酸化物領域の厚さは、２０
Åから１，０００Åの範囲の厚さであることを特徴とす
る請求項２１記載のデバイス。 - 【請求項２４】 前記ゲート酸化物領域の厚さは、５０
Åから５００Åの範囲の厚さであることを特徴とする請
求項２１記載のデバイス。 - 【請求項２５】 前記酸化物層は、フッ素を基板に注入
して、この基板を熱処理することにより形成した絶縁領
域とゲート酸化物領域を含むことを特徴とする請求項１
１記載のデバイス。 - 【請求項２６】 前記絶縁領域の厚さは、１，０００Å
から１０，０００Åで前記酸化物領域の厚さは、２０Å
から１，０００Åの範囲の厚さであることを特徴とする
請求項２５記載のデバイス。 - 【請求項２７】 前記ゲート酸化物領域の厚さは、５０
Åから５００Åの範囲の厚さであることを特徴とする請
求項２６記載のデバイス。 - 【請求項２８】 少なくとも第１と第２の酸化物領域を
有する集積回路デバイスにおいて （Ａ） 前記酸化物領域は、フッ素を基板に第１レベル
で注入するステップと、 （Ｂ） 前記酸化物領域は、フッ素を基板に第２レベル
で注入するステップと、 （Ｃ） 前記基板を熱処理するステップにより、前記第
１と第２酸化物層を形成し、 前記第１と第２の酸化物領域は、異なる厚さを有するこ
とを特徴とする集積回路デバイス。 - 【請求項２９】 前記第１と第２の酸化物領域は、ゲー
ト酸化物領域であることを特徴とする請求項２８記載の
デバイス。 - 【請求項３０】 前記第１と第２の酸化物領域は、シリ
コン酸化物領域であることを特徴とする請求項２９記載
のデバイス。 - 【請求項３１】 前記ゲート酸化物領域の厚さは、５０
Åから５００Åであり、 前記第１ゲート酸化物領域は、前記第２ゲート酸化物領
域よりも広いことを特徴とする請求項２８記載のデバイ
ス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US31163399A | 1999-05-14 | 1999-05-14 | |
| US09/311633 | 1999-05-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000357689A true JP2000357689A (ja) | 2000-12-26 |
Family
ID=23207779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000142468A Pending JP2000357689A (ja) | 1999-05-14 | 2000-05-15 | 酸化物領域を有する集積回路デバイス |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP1052685A3 (ja) |
| JP (1) | JP2000357689A (ja) |
| KR (1) | KR20010020834A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2008016650A (ja) * | 2006-07-06 | 2008-01-24 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2008166749A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを有する半導体装置 |
| JP2009130192A (ja) * | 2007-11-26 | 2009-06-11 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240409A (ja) * | 1994-02-28 | 1995-09-12 | Fuji Electric Co Ltd | 炭化珪素半導体素子の製造方法 |
| JPH09237784A (ja) * | 1996-02-29 | 1997-09-09 | Sanyo Electric Co Ltd | 素子分離方法 |
| JPH1064898A (ja) * | 1996-08-16 | 1998-03-06 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
| JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585068A (en) * | 1978-12-21 | 1980-06-26 | Sony Corp | Preparation of semiconductor device |
| JPS62177930A (ja) * | 1986-01-31 | 1987-08-04 | Toshiba Corp | 半導体基板の高速酸化法 |
| JPH03163876A (ja) * | 1989-11-22 | 1991-07-15 | Hitachi Ltd | 半導体装置 |
| JPH0574762A (ja) * | 1991-09-17 | 1993-03-26 | Oki Electric Ind Co Ltd | 絶縁膜形成方法 |
| JP3453764B2 (ja) * | 1992-02-04 | 2003-10-06 | 富士通株式会社 | 半導体装置の製造方法 |
| JPH0955380A (ja) * | 1995-08-11 | 1997-02-25 | Ricoh Co Ltd | Ｍｏｓ型半導体装置の製造方法 |
-
2000
- 2000-05-03 EP EP00303688A patent/EP1052685A3/en not_active Withdrawn
- 2000-05-12 KR KR1020000025276A patent/KR20010020834A/ko not_active Withdrawn
- 2000-05-15 JP JP2000142468A patent/JP2000357689A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07240409A (ja) * | 1994-02-28 | 1995-09-12 | Fuji Electric Co Ltd | 炭化珪素半導体素子の製造方法 |
| JPH09237784A (ja) * | 1996-02-29 | 1997-09-09 | Sanyo Electric Co Ltd | 素子分離方法 |
| JPH1064898A (ja) * | 1996-08-16 | 1998-03-06 | Texas Instr Japan Ltd | 半導体装置の製造方法 |
| JPH11330263A (ja) * | 1998-05-11 | 1999-11-30 | Nec Corp | 半導体装置とその製造方法 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134666A (ja) * | 2005-10-13 | 2007-05-31 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2008016650A (ja) * | 2006-07-06 | 2008-01-24 | Nissan Motor Co Ltd | 半導体装置の製造方法 |
| JP2008166749A (ja) * | 2006-12-05 | 2008-07-17 | Semiconductor Energy Lab Co Ltd | 薄膜トランジスタ及びその作製方法、並びに該薄膜トランジスタを有する半導体装置 |
| JP2009130192A (ja) * | 2007-11-26 | 2009-06-11 | Fujitsu Microelectronics Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1052685A3 (en) | 2001-11-07 |
| EP1052685A2 (en) | 2000-11-15 |
| KR20010020834A (ko) | 2001-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4597531B2 (ja) | チャネル領域のドーパント分布がレトログレードな半導体デバイスおよびそのような半導体デバイスの製造方法 | |
| JP3007437B2 (ja) | Ｃｍｏｓデバイスの製造方法 | |
| US5766969A (en) | Multiple spacer formation/removal technique for forming a graded junction | |
| US6593173B1 (en) | Low defect density, thin-layer, SOI substrates | |
| US6900092B2 (en) | Surface engineering to prevent epi growth on gate poly during selective epi processing | |
| KR100718823B1 (ko) | 실리콘-게르마늄 트랜지스터 및 관련 방법들 | |
| JP2001326352A (ja) | ゲート酸化物の上側表面の窒化物形成により向上した信頼性を有する薄いゲート酸化物を形成してゲート酸化物の上側表面に窒素原子のバリヤを形成する方法及びその結果得られる製品 | |
| JPS63155750A (ja) | 半導体装置の製造方法 | |
| JP2877104B2 (ja) | 半導体装置の製造方法 | |
| JP2000353699A (ja) | ある材料層の上に酸化物を形成する方法 | |
| KR100398041B1 (ko) | 반도체 소자의 에피 채널 형성 방법 | |
| CN1153263C (zh) | 硅基片中形成扩散区的方法 | |
| JP2000357689A (ja) | 酸化物領域を有する集積回路デバイス | |
| JPH04264724A (ja) | 半導体基板の製造方法 | |
| CN100401476C (zh) | 半导体器件的制造方法 | |
| JPH09190984A (ja) | 半導体素子のウェル形成方法 | |
| JP4031408B2 (ja) | Ｍｏｓトランジスタの製造方法 | |
| TW594914B (en) | Fabrication method for shallow trench isolation region | |
| JPH05175190A (ja) | 半導体装置の製造方法 | |
| JP4066022B2 (ja) | 半導体装置の製造方法 | |
| KR100579973B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100720405B1 (ko) | 반도체 소자의 제조방법 | |
| KR100824661B1 (ko) | 반도체 소자의 제조방법 | |
| KR100400781B1 (ko) | 피모스 반도체 소자의 제조방법 | |
| JPH04251938A (ja) | 半導体装置の製造方法 |