JPH1065096A - 積層型半導体パッケージ及びその製造方法 - Google Patents
積層型半導体パッケージ及びその製造方法Info
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Abstract
を利用して半導体パッケージを軽薄短小化し、パッケー
ジ本体にヒートシンクを接着して半導体チップの発生熱
を外部に容易に放出し得る積層型半導体パッケージ及び
その製造方法を提供する。 【解決手段】 複数の半導体チップ20を各半導体チッ
プ20間に第1接着部材22を介して接着し積層形成さ
れたパッケージ本体23と、該パッケージ本体23の上
下面及び所定の一方側面に第3接着部材26を介して接
着した熱伝導性物質から成るヒートシンク27と、前記
パッケージ本体23の他方側面に第2接着部材24によ
り接着されたタップテープ25と、該タップテープ25
の下面に接着形成された複数のソルダーボール28と、
を備えて構成されている。これにより、半導体チップ2
0の発生熱を外部に容易に放出することができる。
Description
プを積層して形成した積層型半導体パッケージに関し、
詳しくは、上記複数の半導体チップが積層形成されたパ
ッケージ本体の周りに放熱用のヒートシンクを設け半導
体チップの発生熱を外部に放出することができる積層型
半導体パッケージ及びその製造方法に関するものであ
る。
おいては、図6(A)に示したように、半導体基板1の
上面に複数の半導体チップ2が絶縁性接着部材3を介し
て接着積層され、前記各半導体チップ2のチップパッド
5と前記半導体基板1とはループ状に湾曲する導線4に
より連結されていた。このような構造は、複数の半導体
チップ2を半導体基板1の上面に順次積層して構成して
いたため、図6(B)に示したように、半導体チップ2
の積層数が増大すると導線4のループの形状が大きくな
り、その分だけパッケージの容積が増大され、半導体パ
ッケージの軽薄短小化を図ることが難しかった。
の例においては、図7に示したように、所定間隔で並列
された複数の半導体チップ10、10’の上下両面に夫
々バンプ11が形成され、それらバンプ11に内部リー
ド12が夫々接続され、それら内部リード12に外部リ
ード13が連結して延長形成され、前記各半導体チップ
10、10’、及び内部リード12を包含する所定部位
がエポキシモールディング樹脂によりモールド成形され
てパッケージ本体の成形部14が構成されていた。
来の積層型半導体パッケージにおいては、パッケージの
動作時に、前記積層された半導体チップ10、10’か
ら熱が発生するが、該発生熱が外部リード13側に十分
に放出されるような構造とはされていないため、パッケ
ージ本体の成形部14内に熱がこもることがあり、パッ
ケージの内部に異状を起こして製品の信頼性が低下する
ことがあった。
体チップが積層形成されたパッケージ本体の周りに放熱
用のヒートシンクを備えて、熱の放出を良好にさせ、製
品の信頼性を向上し得る積層型半導体パッケージ及びそ
の製造方法を提供しようとするものである。
のチップパッドを、放熱用金属パターン化のタップテー
プに導線により連結して半導体パッケージの軽薄短小化
を図り得る積層型半導体パッケージ及びその製造方法を
提供しようとするものである。
るため、本発明に係る積層型半導体パッケージは、上面
に複数のチップパッドが夫々形成された複数の半導体チ
ップと、それら各チップパッドから前記各半導体チップ
の上面縁部位まで夫々延長形成された導線と、前記複数
の半導体チップが各半導体チップ間に第1接着部材を介
して夫々接着して積層形成されたパッケージ本体と、該
パッケージ本体の上下面及び一方側面に第3接着部材に
より接着された熱伝導性物質から成るヒートシンクと、
前記パッケージ本体の前記導線の延長された側面に第2
接着部材により接着されたタップテープと、該タップテ
ープの下面に接着形成された複数のソルダーボールと、
を備えて構成されたものである。
ップテープとを連結する電導性物質から成るものであ
る。
ッケルとの合金又はアルミニウムのうち何れか一つを用
いるものとすればよい。
金属パターンと、該金属パターンの上下両面に所定間隔
を置いて夫々形成されたビアホールと、それらビアホー
ルに充填された電導性物質と、を備えているものであ
る。
る積層型半導体パッケージの製造方法は、各半導体チッ
プの上面に夫々形成された複数のチップパッドから該半
導体チップの上面の一方側縁部位まで導線を夫々形成す
る工程と、このように形成された複数の半導体チップを
各半導体チップ間に第1接着部材を介して相互接着し積
層してパッケージ本体を形成する工程と、該パッケージ
本体の前記導線の延長された側面に第2接着部材を用い
てタップテープを接着する工程と、該パッケージ本体の
前記タップテープが接着された側面を除いた他の3方側
面に第3接着部材により熱伝導性物質から成るヒートシ
ンクを夫々接着する工程と、該パッケージ本体の前記タ
ップテープの下面にソルダーボールを夫々接着する工程
とを順次行い、積層型半導体パッケージを製造するもの
である。
おいて、前記導線は、前記チップパッドとタップテープ
とを連結する電導性物質とされている。
方法において、前記ヒートシンクは、銅、銅とニッケル
との合金又はアルミニウムのうち何れか一つを用いるも
のとすればよい。
造方法において、前記タップテープは、板状の金属パタ
ーンと、該金属パターンの上下両面に所定間隔を置いて
夫々形成されたビアホールと、それらビアホールに充填
された電導性物質と、を備えているものである。
図面に基づいて詳細に説明する。図1は本発明による積
層型半導体パッケージの実施の形態を示す縦断面図であ
る。図1において、この積層型半導体パッケージは、複
数の半導体チップ20を積層して形成されており、各半
導体チップ20の上面には、複数のチップパッド20a
が夫々形成されている。そして、上記各チップパッド2
0aからは、前記各半導体チップ20の上面の一方側縁
部位まで、導線21が夫々延長して形成されている。な
お、この導線21は、例えば金属線などの電導性物質か
ら成る。このような状態で、前記複数の半導体チップ2
0は、各半導体チップ20間に絶縁性物質から成る第1
接着部材22を介して夫々接着され、複数層に積層して
パッケージ本体23が形成されている。
された側面には、電導性物質から成る第2接着部材24
によりタップテープ25が接着されている。このタップ
テープ25は、各半導体チップ20を後述の印刷回路基
板29に接続させるためのもので、その構造は、中央部
に形成された金属パターン25bと、この金属パターン
25bの上下部に形成された接着層25aと、この接着
層25a上に所定間隔をおいて形成されたビアホール2
5cとから成り、これらのビアホール25cは電導性物
質25dで充填されている。
側面、すなわち上記タップテープ25が接着された側面
を除いた他の三方側面には、第3接着部材26により熱
伝導性物質から成るヒートシンク27が接着されてい
る。このヒートシンク27は、各半導体チップ20から
の発生熱を外部に放出するためのもので、銅(Cu)、
銅(Cu)とニッケル(Ni)との合金、又はアルミニウ
ム(Al)のうち何れか一つを用いるようになってい
る。
は、複数のソルダーボール28が接着されている。この
ソルダーボール28は、前記各半導体チップ20を後述
の印刷回路基板29に接続させる際に実際に該印刷回路
基板29の端子部と接続するもので、前記電導性物質2
5cの充填されたビアホール25bの下面に夫々接着さ
れている。
積層型半導体パッケージの製造方法について図2及び図
3を参照して説明する。先ず、図2(A)に示したよう
に、半導体チップ20の上面に複数のチップパッド20
a を夫々形成し、それらチップパッド20a から半導体
チップ20の上面の一方側縁部位まで導線(例えば、金
属線)21を夫々延長形成する。
のように形成された複数の半導体チップ20を各半導体
チップ20間に絶縁性物質の第1接着部材22を介して
相互接着し、積層してパッケージ本体23を形成する。
これにより、前記各半導体チップ20のチップパッド2
0a からそれら半導体チップ20の上面の一方側のエッ
ジまで各導線21が第1接着部材22中を通って延長形
成された状態になる。
パッケージ本体23の前記各導線21の延長された側面
に電導性物質の第2接着部材24を用いてタップテープ
25を接着形成する。このとき、該タップテープ25
は、まず、中央部に金属パターン25b を形成し、該金
属パターン25b の上下部に接着層25a を形成した
後、該接着層25a 上に所定間隔を置いてビアホール2
5c を形成し、これらのビアホール25c 内に電導性物
質25d を充填した後、前記パッケージ本体23の側面
に接着する。
タップテープ25が接着された一側面を除いた前記パッ
ケージ本体23の他の3方側面に夫々第3接着部材26
により熱伝導性物質のヒートシンク27を夫々接着す
る。このとき、該ヒートシンク27は、銅(Cu)、銅
(Cu)とニッケル(Ni)との合金、又はアルミニウム
(Al)のうち何れか一つを用いる。
アホール25c に充填された電導性物質25d の下面に
ソルダーボール28を夫々接着して積層型半導体パッケ
ージの製造を終了する。
型半導体パッケージを印刷回路基板29上に実装した状
態を示す斜視図である。また、図5は、図4のA,B,
C,D面及びこれと直交するA″,B″,C″,D″面
で上記積層型半導体パッケージを切断して示す斜視図で
ある。これにより、積層型半導体パッケージが前記タッ
プテープ25によって印刷回路基板29に接続される状
態がわかる。
複数の半導体チップが積層形成されたパッケージ本体の
3方の側面に熱伝導性物質から成るヒートシンクが接着
形成されていることから、各半導体チップの発生熱を前
記ヒートシンクを介して外部に放出することができる。
プパッドとタップテープとが、パッケージ本体のエッジ
まで形成された導線により連結されるため、半導体パッ
ケージを軽薄短小化することができる。
放出を行うヒートシンクの物質を、銅、銅とニッケルと
の合金又はアルミニウムのうち何れか一つを用いれば良
いため、原価を低減することができる。
成されたパッケージ本体の一側面にタップテープとソル
ダーボールを形成したことにより、該パッケージ本体を
前記タップテープとソルダーボールにより印刷回路基板
に連結することができ、半導体パッケージの軽薄短小化
を図ることができる。
形態を示す縦断面図である。
法を示す工程図である。
製造方法を示す工程図である。
路基板上に実装された状態を示す斜視図である。
C,D面及びA″,B″,C″,D″面で切断して示す
斜視図である。
縦断面図である。
た縦断面図である。
Claims (8)
- 【請求項1】 上面に複数のチップパッドが夫々形成さ
れた複数の半導体チップと、 それら各チップパッドから前記各半導体チップの上面縁
部位まで夫々延長形成された導線と、 前記複数の半導体チップが各半導体チップ間に第1接着
部材を介して夫々接着して積層形成されたパッケージ本
体と、 該パッケージ本体の上下面及び一方側面に第3接着部材
により接着された熱伝導性物質から成るヒートシンク
と、 前記パッケージ本体の前記導線の延長された側面に第2
接着部材により接着されたタップテープと、 該タップテープの下面に接着形成された複数のソルダー
ボールと、を備えて構成されたことを特徴とする積層型
半導体パッケージ。 - 【請求項2】 前記導線は、前記チップパッドとタップ
テープとを連結する電導性物質から成ることを特徴とす
る請求項1記載の積層型半導体パッケージ。 - 【請求項3】 前記ヒートシンクは、銅、銅とニッケル
との合金又はアルミニウムのうち何れか一つを用いるこ
とを特徴とする請求項1又は2記載の積層型半導体パッ
ケージ。 - 【請求項4】 前記タップテープは、板状の金属パター
ンと、該金属パターンの上下両面に所定間隔を置いて夫
々形成されたビアホールと、それらビアホールに充填さ
れた電導性物質と、を備えていることを特徴とする請求
項1,2又は3記載の積層型半導体パッケージ。 - 【請求項5】 各半導体チップの上面に夫々形成された
複数のチップパッドから該半導体チップの上面の一方側
縁部位まで導線を夫々形成する工程と、 このように形成された複数の半導体チップを各半導体チ
ップ間に第1接着部材を介して相互接着し積層してパッ
ケージ本体を形成する工程と、 該パッケージ本体の前記導線の延長された側面に第2接
着部材を用いてタップテープを接着する工程と、 該パッケージ本体の前記タップテープが接着された側面
を除いた他の3方側面に第3接着部材により熱伝導性物
質から成るヒートシンクを夫々接着する工程と、 該パッケージ本体の前記タップテープの下面にソルダー
ボールを夫々接着する工程と、を順次行うことを特徴と
する積層型半導体パッケージの製造方法。 - 【請求項6】 前記導線は、前記チップパッドとタップ
テープとを連結する電導性物質であることを特徴とする
請求項5記載の積層型半導体パッケージの製造方法。 - 【請求項7】 前記ヒートシンクは、銅、銅とニッケル
との合金又はアルミニウムのうち何れか一つを用いるこ
とを特徴とする請求項5又は6記載の積層型半導体パッ
ケージの製造方法。 - 【請求項8】 前記タップテープは、板状の金属パター
ンと、該金属パターンの上下両面に所定間隔を置いて夫
々形成されたビアホールと、それらビアホールに充填さ
れた電導性物質と、を備えていることを特徴とする請求
項5,6又は7記載の積層型半導体パッケージの製造方
法。
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Publications (2)
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Family Applications (1)
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156254A (ja) * | 1999-11-26 | 2001-06-08 | Nec Corp | 半導体装置とそれを用いた三次元半導体装置及びその製造方法並びにテンプレート |
| US7763960B2 (en) | 2006-09-11 | 2010-07-27 | Panasonic Corporation | Semiconductor device, method for manufacturing semiconductor device, and electric equipment system |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100214560B1 (ko) * | 1997-03-05 | 1999-08-02 | 구본준 | 반도체 멀티칩 모듈 |
| KR100214562B1 (ko) * | 1997-03-24 | 1999-08-02 | 구본준 | 적층 반도체 칩 패키지 및 그 제조 방법 |
| US6140696A (en) | 1998-01-27 | 2000-10-31 | Micron Technology, Inc. | Vertically mountable semiconductor device and methods |
| US6147411A (en) * | 1998-03-31 | 2000-11-14 | Micron Technology, Inc. | Vertical surface mount package utilizing a back-to-back semiconductor device module |
| KR100290886B1 (ko) * | 1998-05-09 | 2001-07-12 | 김영환 | 초고집적회로반도체패키지및그제조방법 |
| DE19826971C2 (de) * | 1998-06-18 | 2002-03-14 | Reiner Goetzen | Verfahren zum mechanischen und elektrischen Verbinden von Systembauteilen |
| KR100290784B1 (ko) | 1998-09-15 | 2001-07-12 | 박종섭 | 스택 패키지 및 그 제조방법 |
| US6265771B1 (en) * | 1999-01-27 | 2001-07-24 | International Business Machines Corporation | Dual chip with heat sink |
| US6849480B1 (en) | 1999-05-07 | 2005-02-01 | Seagate Technology Llc | Surface mount IC stacking method and device |
| KR100587042B1 (ko) * | 1999-12-22 | 2006-06-07 | 주식회사 하이닉스반도체 | 적층형 패키지 및 그 제조방법 |
| TW445610B (en) * | 2000-06-16 | 2001-07-11 | Siliconware Precision Industries Co Ltd | Stacked-die packaging structure |
| KR20020028017A (ko) * | 2000-10-06 | 2002-04-15 | 박종섭 | 고밀도 패키지 |
| KR100716867B1 (ko) * | 2001-03-30 | 2007-05-09 | 앰코 테크놀로지 코리아 주식회사 | 반도체패키지 및 히트싱크의 그라운딩 방법 |
| KR100394808B1 (ko) * | 2001-07-19 | 2003-08-14 | 삼성전자주식회사 | 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법 |
| DE10136655C1 (de) * | 2001-07-20 | 2002-08-01 | Optosys Technologies Gmbh | Multichipmodul in COB Bauweise, insbesondere CompactFlash Card mit hoher Speicherkapazität und Verfahren zur Herstellung desselben |
| US6433413B1 (en) * | 2001-08-17 | 2002-08-13 | Micron Technology, Inc. | Three-dimensional multichip module |
| US6747347B2 (en) * | 2001-08-30 | 2004-06-08 | Micron Technology, Inc. | Multi-chip electronic package and cooling system |
| US6686654B2 (en) * | 2001-08-31 | 2004-02-03 | Micron Technology, Inc. | Multiple chip stack structure and cooling system |
| KR100444170B1 (ko) * | 2001-12-28 | 2004-08-11 | 동부전자 주식회사 | 반도체패키지 |
| US6794748B1 (en) * | 2003-04-22 | 2004-09-21 | Intel Corporation | Substrate-less microelectronic package |
| US7196427B2 (en) * | 2005-04-18 | 2007-03-27 | Freescale Semiconductor, Inc. | Structure having an integrated circuit on another integrated circuit with an intervening bent adhesive element |
| US7098073B1 (en) | 2005-04-18 | 2006-08-29 | Freescale Semiconductor, Inc. | Method for stacking an integrated circuit on another integrated circuit |
| DE102005030465B4 (de) * | 2005-06-28 | 2007-12-20 | Infineon Technologies Ag | Halbleiterstapelblock mit Halbleiterchips und Verfahren zur Herstellung desselben |
| FR2917233B1 (fr) * | 2007-06-07 | 2009-11-06 | Commissariat Energie Atomique | Integration 3d de composants verticaux dans des substrats reconstitues. |
| US20120119345A1 (en) * | 2010-11-15 | 2012-05-17 | Cho Sungwon | Integrated circuit packaging system with device mount and method of manufacture thereof |
| US8569874B2 (en) * | 2011-03-09 | 2013-10-29 | International Business Machines Corporation | High memory density, high input/output bandwidth logic-memory structure and architecture |
| JP6880328B2 (ja) * | 2018-09-07 | 2021-06-02 | ルミレッズ ホールディング ベーフェー | 発光素子及び照明装置のための支持体 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5714802A (en) * | 1991-06-18 | 1998-02-03 | Micron Technology, Inc. | High-density electronic module |
| US5619067A (en) * | 1994-05-02 | 1997-04-08 | Texas Instruments Incorporated | Semiconductor device package side-by-side stacking and mounting system |
| US5567654A (en) * | 1994-09-28 | 1996-10-22 | International Business Machines Corporation | Method and workpiece for connecting a thin layer to a monolithic electronic module's surface and associated module packaging |
-
1996
- 1996-06-17 KR KR1019960021865A patent/KR100186331B1/ko not_active Expired - Fee Related
-
1997
- 1997-06-16 JP JP15888697A patent/JP3879033B2/ja not_active Expired - Fee Related
- 1997-06-16 US US08/876,436 patent/US5910682A/en not_active Expired - Lifetime
- 1997-06-16 DE DE19725464A patent/DE19725464C2/de not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156254A (ja) * | 1999-11-26 | 2001-06-08 | Nec Corp | 半導体装置とそれを用いた三次元半導体装置及びその製造方法並びにテンプレート |
| US7763960B2 (en) | 2006-09-11 | 2010-07-27 | Panasonic Corporation | Semiconductor device, method for manufacturing semiconductor device, and electric equipment system |
Also Published As
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