JPH07283360A - 半導体リードフレームおよびこれを用いた半導体パッケージ - Google Patents

半導体リードフレームおよびこれを用いた半導体パッケージ

Info

Publication number
JPH07283360A
JPH07283360A JP1893195A JP1893195A JPH07283360A JP H07283360 A JPH07283360 A JP H07283360A JP 1893195 A JP1893195 A JP 1893195A JP 1893195 A JP1893195 A JP 1893195A JP H07283360 A JPH07283360 A JP H07283360A
Authority
JP
Japan
Prior art keywords
lead
inner lead
semiconductor
lead frame
leads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP1893195A
Other languages
English (en)
Other versions
JP3526944B2 (ja
Inventor
Chi Jung Song
致仲 宋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Goldstar Electron Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Goldstar Electron Co Ltd filed Critical Goldstar Electron Co Ltd
Publication of JPH07283360A publication Critical patent/JPH07283360A/ja
Application granted granted Critical
Publication of JP3526944B2 publication Critical patent/JP3526944B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H10W70/415—Leadframe inner leads serving as die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/451—Multilayered leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
    • H10W90/726—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】 ダイパッドを除去し、成分が相違する複数の
内部および外部リードを形成することにより、パッケー
ジの信頼性を向上し、パッケージの容量を拡張するとと
もに多様な形態に実装し得るようにした半導体リードフ
レームおよびこれを用いた半導体パッケージを提供す
る。 【構成】 複数のリードを備えるインナリードおよびア
ウタリードが積層形態に接地され、インナリードおよび
アウタリードが相違する金属で構成される。そして、リ
ードフレームのうち、インナリードの延長部には、積層
時に積層される他のパッケージの外部端子と電気的に連
結するための露出部が形成され、積層が容易となる。ま
た、本発明の半導体パッケージはこの半導体リードフレ
ームを多様な半導体パッケージに適用することによりパ
ッケージの信頼性が向上する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体リードフレームお
よびこれを用いた半導体パッケージに関するもので、詳
しくはダイパッドを除去し、成分が相違する複数の内部
および外部リードを形成した半導体リードフレームおよ
びこれを用いた半導体パッケージに関するものである。
【０００２】
【従来の技術】従来の半導体リードフレームは、図９に
示すように、両側に接地されたサイドレール１，１ａの
中間部に半導体チップ１０（図１０参照）が付着される
パドル２がタイバー３により支持されており、前記パド
ル２の周辺には半導体チップ１０のパッドと金属ワイヤ
１３により電気的にワイヤボンディングされるインナリ
ード４が放射状に配置され、前記インナリード４には基
板（図示せず）に接続されるアウタリード５が延長形成
されダムバー６により支持される構造となっている。こ
のように構成された半導体リードフレームは半導体チッ
プ１０を搭載して支持するとともに前記半導体チップ１
０の外部への電気的接続経路とともに半導体チップ１０
から発生する熱の発散経路としての役割をすることとな
る。
【０００３】図１０は前記のように構成された半導体リ
ードフレームを用いて構成した半導体パッケージの構造
を示す断面図である。図１０において、前記半導体チッ
プ１０は銅で形成されたリードフレーム１１のパドル２
上に熱硬化性接着剤１５により付着固定され、前記半導
体チップ１０とリードフレーム１１のインナリード４は
金属ワイヤ１３により電気的に接続されて連結される。
そして、前記半導体チップ１０、リードフレーム１１の
インナリード４および金属ワイヤ１３は封止体１４によ
り外部から密閉されている。ここで、前記リードフレー
ム１１のアウタリード５は封止体１４の両側面に突出形
成され、このように突出されたアウタリード５を用いて
印刷回路基板（図示せず）上に実装することとなる。
【０００４】一方、このように構成される半導体パッケ
ージを製造することにおいて、まず、ソーイング（sawi
ng）工程によりそれぞれ分離された半導体チップ１０
を、銅で形成されたリードフレーム１１のパドル２上に
付着および固定するダイアタッチ（Die Attach）工程を
遂行する。そして、所定の硬化時間にわたって半導体チ
ップ１０のパッドとリードフレーム１１のインナリード
４を金属ワイヤ１３を用いて電気的に接続および連結す
るワイヤボンディング工程（Wire Bonding) を遂行す
る。また、前記半導体チップ１０とリードフレーム１１
のインナリード４および金属ワイヤ１３を含む一定面積
をエポキシモルディングコンパウンド（epoxy molding
compound) でモルディングして封止体１４を形成するモ
ルディング工程を遂行し、一定時間硬化させる。前記モ
ルディング工程後には、リードフレーム１１のタイバー
３を切断し、サイドレール１，１ａとインナおよびアウ
タリード４，５を支持するために形成されたダムバー６
を切断して前記リードを電気的に分離させるトリミング
工程（Trimming) を遂行し、アウタリード５を所定形態
に形成するフォーミング工程（forming)を遂行した後、
通常のプレーティング工程（plating)を遂行することに
より、図１０に示すようなプラスチック半導体パッケー
ジを製造することとなる。このような工程により製造さ
れた半導体パッケージは所定のテスト工程を経た後、基
板に実装され、電気的信号を入出力する作用をすること
により初期の動作をすることとなる。
【０００５】
【発明が解決しようとする課題】ところで、前記のよう
な半導体パッケージは半導体チップ１０を搭載するため
のリードフレーム１１のパドル２が存在するので、前記
パドル２と半導体チップ１０そしてモルディングコンパ
ウンド間の熱膨張係数差によるチップクラックおよび界
面剥離現象が発生する問題点がある。さらに、最近半導
体チップ１０の大きさはだんだん拡大されているので、
限定された半導体パッケージの空間で半導体チップ１０
の占める比率が上昇することにより半導体パッケージで
半導体チップ１０が占める面積比率が減少し、これによ
りトリム工程時、コンパウンドまたは半導体チップ１０
のクラックが頻繁に発生する欠点も有する。
【０００６】一方、従来の半導体パッケージは１種類の
材質（つまり、銅）でなったリードフレーム１１を使用
するので、前記材質による劣悪な特性を甘受すべきであ
り、また、半導体パッケージの容量を拡張するために半
導体パッケージを積層することができなく、アウタリー
ド５の形態が図１０のように構成されるので、基板に実
装するとき、実装面積が大きくなる問題点を有する。
【０００７】したがって、本発明の目的は、ダイパッド
を除去し、成分が相違する２種類の合金、つまり熱膨張
係数が相違する少なくとも２層以上の金属を冷間圧延方
式に接続して多層の内外部リードを構成することによ
り、パッケージの信頼性を向上させ得る半導体リードフ
レームを提供することにある。
【０００８】本発明の他の目的は前記のように構成され
たフレームを用いて半導体パッケージの容量を拡張させ
るとともに多様な形態に実装できるようにして実装の柔
軟性を付与した半導体パッケージを提供することにあ
る。
【０００９】
【課題を解決するための手段】前記のような本発明の目
的を達成するために、本発明の半導体リードフレームは
複数のリードを備えるインナリードおよびアウタリード
を積層形態に設置し、インナリードおよびアウタリード
を相違する金属で構成させたものである。
【００１０】本発明の他の目的を達成するために、本発
明の半導体リードフレームは半導体チップと、半導体チ
ップを支持し、複数のリードが積層形態に構成され、相
違する金属で構成されたインナリードおよびアウタリー
ドと、半導体チップ、インナリードおよびアウタリード
とを含む一定面積を密封する密封体とから構成されるも
のである。
【００１１】
【実施例】以下、添付図面に基づいて本発明の一実施例
を詳細に説明する。
【００１２】図１Ａは本発明によるリードフレームの一
実施例を示す斜視図、図１Ｂは図１Ａの円Ａ部分を拡大
した断面図である。
【００１３】図１Ａおよび図１Ｂに示すように、本発明
のリードフレームは、第１インナリード２１ａと第２イ
ンナリード２１ｂを有する多層のインナリード２１と、
前記インナリード２１に連結されるとともに、ダムバー
２４を横断して形成されたアウタリード２２とから構成
される。そして、前記第１および第２インナリード２１
ａ，２１ｂは熱膨張係数が相違する金属を少なくとも２
層以上接合して形成することとなる。
【００１４】前記インナリード２１のうち、第１インナ
リード２１ａの一方の所定部位には、図１Ｂに示すよう
に、半導体チップ（図示せず）に電気的に連結される接
続部２７が接地され、他方の所定部位には、密封時に露
出され積層時に積層される他のパッケージの外部端子
（たとえばアウタリード）に電気的に連結するための露
出部２６が設置され、前記インナリード２１のうち、第
２インナリード２１ｂの所定部位には半導体チップを搭
載して支持するためのチップ搭載部２８が前記接続部２
７と所定の段差をおいて接地されている。そして、前記
第１インナリード２１ａの材質は銅より相対的に熱膨張
係数が小さい合金（たとえばＡｌｌｏｙ４２（４２％Ｎ
ｉ）（４２合金（４２％Ｎｉ−Ｃｕ）））を使用し、前
記第２インナリード２１ｂの材質としては銅を使用する
こととなる。また、第１および第２インナリード２１
ａ，２１ｂの材質は互いに代替して使用しても構わな
い。
【００１５】一方、前記露出部２６は搭載部２８より高
く上向きに折曲げられており、前記インナおよびアウタ
リード２１，２２は両側サイドレール２３，２３を連結
するダムバー２４（図１Ａ参照）により支持されてい
る。
【００１６】図２Ａは本発明によるリードフレームの他
の実施例を示し、図２Ｂは図２Ａの円Ｂ部分の拡大断面
図である。
【００１７】図２Ａに示した本発明のリードフレーム
は、図１Ａに示したリードフレームに比べ、インナリー
ド２１およびアウタリード２２を相違する種類の金属で
接合させることは同じであるが、前記インナおよびアウ
タリード２１，２２を積層する方式（つまり、積層の
数）が相違する。その積層方法を図２Ｂに基づいて説明
すると次のようである。
【００１８】本発明のリードフレームの他の実施例は、
図２Ｂに示すように、多層のインナリード２１中の最上
部の一方には第１インナリード２１ａが設置され、前記
第１インナリード２１ａの一方には半導体チップ（図示
せず）に電気的に接続される接続部２７が形成され、他
方には積層時に積層される他のパッケージの外部端子
（図示せず）に電気的に連結するための露出部２６が形
成される。そして、インナリード２１の中間部には第２
インナリード２１ｂが設置され、前記第２インナリード
２１ｂの一方には半導体チップを搭載するためのチップ
搭載部２８が形成され、前記第２インナリード２１ｂの
下部には第３インナリード２１ｃが形成される。
【００１９】一方、前記第１インナリード２１ａはダム
バー２４の内側に設置されるが、前記第２および第３イ
ンナリード２１ｂ，２１ｃはダムバー２４を介して第２
および第３アウタリード２２ｂ，２２ｃに連結される。
ここで、アウタリード２２は第２アウタリード２２ｂお
よび第３アウタリード２２ｃで構成されると便利であ
る。併せて、前記チップ搭載部２１ａおよび接続部２１
ｂは使用する半導体チップの大きさおよび形態に従って
その長さを変更することができる。
【００２０】前記第１および第３インナリード２１ａ，
２１ｃの材質は銅より熱膨張係数が低い金属（たとえ
ば、Ａｌｌｏｙ４２（４２％Ｎｉ））を使用し、第２イ
ンナリード２１ｂは銅を使用する。しかし、前記リード
２１の材質は、これに限定されるものではなく、前記と
逆に使用しても構わない。
【００２１】本発明の前記実施例によるリードフレーム
は半導体チップを搭載するための別のチップパドルを除
去したので、その構造が大変簡単である。そして、イン
ナリードを多層に構成することにおいて、１つの単一材
料を使用しなく、特性が優秀である、たとえば、電気伝
導度が優秀な銅と、モルディング樹脂に熱膨張係数がお
よそ類似するＡｌｌｏｙ４２とを冷間圧延方式（cold r
olling method)で接合し加工した後、所定部分にマスク
を用いて食刻領域を限定してＡｌｌｏｙ４２を食刻した
後、これを部分的にエッチングしダウンセット（down s
et）することにより、電気伝導度が優秀であるとともに
モルディング樹脂係数との熱膨張係数の差をなくして、
チップクラックおよび界面剥離減少などを防止し得るよ
うにパッケージを構成することができる。
【００２２】一方、図３から図５は本発明の一実施例を
各々の半導体パッケージに適用した実例を示す図面であ
る。
【００２３】まず、図３に示した実例に関して説明する
と次のとおりである。リードフレーム３０の第２インナ
リード２２ｂの一方に設置されたチップ搭載部２８上に
ボンディング用ペースト（paste)または絶縁性両面テー
プ６０を用いて半導体チップ２０を付着し固定すること
となる。そして、前記半導体チップ２０とリードフレー
ム３０の第１インナリード２２ａの接続部２７をワイヤ
５０で電気的に接続して連結させる。そして、前記半導
体チップ２０、第１および第２インナリード２２ａ，２
２ｂおよび金属ワイヤ５０を含む一定面積をエポキシモ
ルディングコンパウンドなどのような樹脂でモルディン
グして封止体４０を形成することとなる。この際に、前
記封止体４０の上面の両側に第１インナリード２２ａの
露出部２６およびアウタリード２２が露出され、前記ア
ウタリード２２のみがいろいろの形態に折曲げられて、
実装可能に構成される。ところで、前記第１インナリー
ド２２の上部の一方は、樹脂でモルディングするときに
その一部が露出されるようにした露出部２６を形成する
ことにより、図５に示すよう、積層時に接地として使用
できるように構成される。ここで、露出部２６は、第１
インナリード２２ａの一部分が、他のパッケージを積層
するとき、他のパッケージの外部端子との電気的連結の
ために外部に露出された形態をいうもので、便宜上露出
部２６と定義するものである。
【００２４】一方、図４は半導体チップ２０，２０ａの
付着方法をワイヤ５０によらなく、ボンディング用パッ
ド６５およびバンプ７０を用いて複数の半導体チップ２
０，２０ａを付着することを示す。
【００２５】まず、図４では、第２インナリード２２ｂ
の長さを長く形成した後、前記第２インナリード２２ｂ
の端部の上下部に両面テープ６０ａを付着し、前記両面
テープ６０ａから一定距離をおいて、前記インナリード
２１ｂの上下部に各々の半導体チップ２０，２０ａとの
電気的連結のためのバンプ７０を形成して、２つの半導
体チップ２０，２０ａを付着することとなる。すなわ
ち、図４は半導体パッケージの容量を拡張するために、
２つの半導体チップ２０，２０ａを両面テープ６０ａと
バンプ７０を用いて付着するものを示す。
【００２６】一方、他の工程は図３に類似するので、こ
こでその詳細な説明は省略する。図５は本発明の一実施
例を用いて半導体パッケージを積層するものを示すもの
である。図３で概略的に説明したが、図５ではリードフ
レームのアウタリード２２を折曲げて使用し、その端子
を別に構成しなく、本発明の単位パッケージに形成され
た露出部２６（図１Ｂ参照）を用いることとなる。すな
わち、外部に露出されたアウタリード２２と前記露出部
２６とを連結して使用することとなる。
【００２７】一方、図６から図８は本発明の他の実施例
を各々の半導体パッケージに適用した実例を示す図面で
ある。
【００２８】まず、図６に示した実例に関して説明する
と次のようである。リードフレーム３０の第２インナリ
ード２１ｂの一方に接地された搭載部２８上にボンディ
ング用ペーストまたは絶縁性両面テープ６０を用いて半
導体チップ２０を付着して固定させる。そして、前記半
導体チップ２０とリードフレーム３０の第１インナリー
ド２１ａとの接続部２７をワイヤ５０で電気的に接続し
て連結する。そして、前記半導体チップ２０、第１〜第
３インナリード２１ａ，２１ｂ，２１ｃおよび金属ワイ
ヤ５０を含む一定面積をエポキシモルディングコンパウ
ンドなどのような樹脂でモルディングして封止体４０を
形成することとなる。この際に、前記封止体４０の上面
両側に第１インナリード２１ａの露出部２６と第２およ
び第３アウタリード２２ｂ，２２ｃが露出され、前記第
２および第３アウタリード２２ｂ，２２ｃだけがいろい
ろの形態に折曲げられて、実装可能に構成される。
【００２９】ところで、前記第１インナリード２１ａの
上部一方は、樹脂でのモルディング時にその一部が露出
されるようにした露出部２６が本発明の一実施例と同様
に形成されており、図８のように、積層時に積層される
半導体パッケージの外部端子（たとえば、第３アウタリ
ード２２ｂ）に電気的に連結して使用し得るように構成
される。
【００３０】一方、図７は半導体チップ２０，２０ａの
付着方法を、ワイヤ５０によらなく、ボンディング用パ
ッド６５およびバンプ７０を用いて複数の半導体チップ
２０，２０ａを付着するものを示す図である。
【００３１】図７では、第２インナリード２１ｂの長さ
を長く形成した後、前記第２インナリード２１ｂの端部
の上下部に両面テープ６５を付着し、前記両面テープ６
５から一定距離をおいて前記インナリード２１ｂの上下
部にバンプ７０を形成して２つの半導体チップ２０，２
０ａを付着することとなる。すなわち、図７は半導体パ
ッケージの容量を拡張するために、２つの半導体チップ
を付着して使用することができることを示すものであ
る。
【００３２】一方、他の工程は図６に類似するので、こ
こでその詳細な説明は省略する。図８は本発明の他の実
施例を用いた半導体パッケージの積層を示すものであ
る。図６で概略的に説明したが、図８では、リードフレ
ーム３０のアウタリード２２を折曲げて使用し、その接
地を別に構成しなく、本発明の単位パッケージに形成さ
れた露出部２６（図１Ｂ参照）を用いる。すなわち、外
部に露出されたアウタリード２２のうち、第２アウタリ
ード２２ｂと前記露出部２６を連結して使用することと
なる。
【００３３】
【発明の効果】このように構成された本発明の半導体パ
ッケージは、リードフレームのチップパドルを除去する
ことにより、モルディング樹脂が占める面積比率が増加
するので、半導体チップ内部の破壊を防止するととも
に、インナおよびアウタリードを積層して多層構造とし
て使用できるので、電気伝導度が向上して半導体の信頼
性を向上させることができる。
【００３４】また、本発明の半導体パッケージは、リー
ドフレームの第１インナリードの延長部にアウタリード
のような役割をする露出部を形成して電気的端子として
使用するので、積層が容易であり、半導体の容量を拡張
するために複数の半導体チップも容易に付着し得る効果
がある。
【図面の簡単な説明】
【図１】本発明のリードフレームの一実施例を示す図で
ある。
【図２】本発明のリードフレームの他の実施例を示す図
である。
【図３】本発明の一実施例を半導体パッケージに適用し
た実例を示す第１の断面図である。
【図４】本発明の一実施例を半導体パッケージに適用し
た実例を示す第２の断面図である。
【図５】本発明の一実施例を半導体パッケージに適用し
た実例を示す第３の断面図である。
【図６】本発明の他の実施例を半導体パッケージに適用
した実例を示す第１の断面図である。
【図７】本発明の他の実施例を半導体パッケージに適用
した実例を示す第２の断面図である。
【図８】本発明の他の実施例を半導体パッケージに適用
した実例を示す第３の断面図である。
【図９】従来の半導体リードフレームの平面図である。
【図１０】従来の半導体パッケージの概略的構造を示す
断面図である。
【符号の説明】
１，１ａ サイドレール ２ パドル ３ タイバー ４，２１ インナリード ５，２２ アウタリード ６ ダムバー １０ 半導体チップ １１ リードフレーム １３ 金属ワイヤ １４ 封止体 １５ 熱硬化性接着剤 ２１ａ 第１インナリード ２１ｂ 第２インナリード ２４ ダムバー ２６ 露出部 ２７ 接続部 ２８ 搭載部

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 複数のリードを備えるインナリードおよ
    びアウタリードを積層形態に設置し、前記インナリード
    およびアウタリードを相違する金属で構成させたことを
    特徴とする、半導体リードフレーム。
  2. 【請求項２】 前記インナリードは、一方にチップと電
    気的に連結される接続部が形成され、他方には接地とし
    て使用するための露出部が形成される第１インナリード
    と、前記第１インナリードから所定の段差をおいて半導
    体チップを搭載するための搭載部が形成される第２イン
    ナリードとから構成されることを特徴とする、請求項１
    に記載の半導体リードフレーム。
  3. 【請求項３】 前記第１インナリードはＡｌｌｏｙ４２
    （４２％Ｎｉ）で構成され、前記第２インナリードは銅
    で構成されることを特徴とする、請求項２に記載の半導
    体リードフレーム。
  4. 【請求項４】 前記第１インナリードは銅で構成され、
    前記第２インナリードはＡｌｌｏｙ４２（４２％Ｎｉ）
    で構成されることを特徴とする、請求項２に記載の半導
    体リードフレーム。
  5. 【請求項５】 前記インナリードは、一方にチップと電
    気的に連結される接続部が形成され、他方には積層時に
    他のパッケージの外部端子と電気的に連結させるための
    露出部が形成される第１インナリードと、前記第１イン
    ナリードから所定の段差をおいて半導体チップを搭載す
    るための搭載部が形成される第２インナリードと、前記
    第２インナリードに連結された第３インナリードとから
    構成されることを特徴とする、請求項１に記載の半導体
    リードフレーム。
  6. 【請求項６】 前記第１および第３インナリードはＡｌ
    ｌｏｙ４２（４２％Ｎｉ）で構成され、前記第２インナ
    リードは銅で構成されることを特徴とする、請求項５に
    記載の半導体リードフレーム。
  7. 【請求項７】 前記第１および第３インナリードは銅で
    構成され、前記第２インナリードはＡｌｌｏｙ４２（４
    ２％Ｎｉ）で構成されることを特徴とする、請求項５に
    記載の半導体リードフレーム。
  8. 【請求項８】 半導体チップと、 前記半導体チップを支持し、複数のリードが積層形態に
    構成され、相違する金属で構成されたインナリードおよ
    びアウタリードと、 前記半導体チップ、前記インナリードおよびアウタリー
    ドとを含む一定面積を密封する密封体とから構成される
    ことを特徴とする、半導体パッケージ。
  9. 【請求項９】 前記インナリードは、一方にチップと電
    気的に連結される接続部が形成され、他方には積層時に
    他のパッケージの外部端子に電気的に連結するための露
    出部が形成される第１インナリードと、前記第１インナ
    リードから所定の段差をおいて半導体チップを搭載する
    ための搭載部が形成される第２インナリードとから構成
    されることを特徴とする、請求項８に記載の半導体パッ
    ケージ。
  10. 【請求項１０】 前記第１インナリードはＡｌｌｏｙ４
    ２（４２％Ｎｉ）で構成され、前記第２インナリードは
    銅で構成されることを特徴とする、請求項９に記載の半
    導体パッケージ。
  11. 【請求項１１】 前記第１インナリードは銅で構成さ
    れ、前記第２インナリードはＡｌｌｏｙ４２（４２％Ｎ
    ｉ）で構成されることを特徴とする、請求項９に記載の
    半導体パッケージ。
  12. 【請求項１２】 前記インナリードは、一方にチップと
    電気的に連結される接続部が形成され、他方には積層時
    に他のパッケージの外部端子と電気的に連結させるため
    の露出部が形成される第１インナリードと、前記第１イ
    ンナリードから所定の段差をおいて半導体チップを搭載
    するための搭載部が形成される第２インナリードと、前
    記第２インナリードに連結された第３インナリードとか
    ら構成されることを特徴とする、請求項８に記載の半導
    体パッケージ。
  13. 【請求項１３】 前記第１および第３インナリードはＡ
    ｌｌｏｙ４２（４２％Ｎｉ）で構成され、前記第２イン
    ナリードは銅で構成されることを特徴とする、請求項１
    ２に記載の半導体パッケージ。
  14. 【請求項１４】 前記第１および第３インナリードは銅
    で構成され、前記第２インナリードはＡｌｌｏｙ４２
    （４２％Ｎｉ）で構成されることを特徴とする、請求項
    １２に記載の半導体パッケージ。
JP01893195A 1994-03-30 1995-02-07 半導体リードフレームおよびこれを用いた半導体パッケージ Expired - Fee Related JP3526944B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019940006579A KR970010678B1 (ko) 1994-03-30 1994-03-30 리드 프레임 및 이를 이용한 반도체 패키지
KR94P6579 1994-03-30

Publications (2)

Publication Number Publication Date
JPH07283360A true JPH07283360A (ja) 1995-10-27
JP3526944B2 JP3526944B2 (ja) 2004-05-17

Family

ID=19380012

Family Applications (1)

Application Number Title Priority Date Filing Date
JP01893195A Expired - Fee Related JP3526944B2 (ja) 1994-03-30 1995-02-07 半導体リードフレームおよびこれを用いた半導体パッケージ

Country Status (4)

Country Link
US (1) US5554886A (ja)
JP (1) JP3526944B2 (ja)
KR (1) KR970010678B1 (ja)
DE (1) DE19507573C2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331738B1 (en) 1998-12-08 2001-12-18 Nec Corporation Semiconductor device having a BGA structure

Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100209782B1 (ko) * 1994-08-30 1999-07-15 가나이 쓰도무 반도체 장치
JPH08306853A (ja) * 1995-05-09 1996-11-22 Fujitsu Ltd 半導体装置及びその製造方法及びリードフレームの製造方法
KR100214463B1 (ko) * 1995-12-06 1999-08-02 구본준 클립형 리드프레임과 이를 사용한 패키지의 제조방법
US6002167A (en) * 1995-09-22 1999-12-14 Hitachi Cable, Ltd. Semiconductor device having lead on chip structure
JPH09260568A (ja) * 1996-03-27 1997-10-03 Mitsubishi Electric Corp 半導体装置及びその製造方法
KR0179920B1 (ko) * 1996-05-17 1999-03-20 문정환 칩 사이즈 패키지의 제조방법
KR100186309B1 (ko) * 1996-05-17 1999-03-20 문정환 적층형 버텀 리드 패키지
KR100242393B1 (ko) * 1996-11-22 2000-02-01 김영환 반도체 패키지 및 제조방법
US5907769A (en) 1996-12-30 1999-05-25 Micron Technology, Inc. Leads under chip in conventional IC package
JPH10242360A (ja) * 1997-02-25 1998-09-11 Oki Electric Ind Co Ltd 半導体装置
US6037652A (en) * 1997-05-29 2000-03-14 Nec Corporation Lead frame with each lead having a peel generation preventing means and a semiconductor device using same
US5986209A (en) * 1997-07-09 1999-11-16 Micron Technology, Inc. Package stack via bottom leaded plastic (BLP) packaging
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
JPH1197619A (ja) * 1997-07-25 1999-04-09 Oki Electric Ind Co Ltd 半導体装置及びその製造方法と実装方法
JP3420057B2 (ja) * 1998-04-28 2003-06-23 株式会社東芝 樹脂封止型半導体装置
JP3842444B2 (ja) * 1998-07-24 2006-11-08 富士通株式会社 半導体装置の製造方法
US6265761B1 (en) * 1999-05-07 2001-07-24 Maxim Integrated Products, Inc. Semiconductor devices with improved lead frame structures
US6387732B1 (en) 1999-06-18 2002-05-14 Micron Technology, Inc. Methods of attaching a semiconductor chip to a leadframe with a footprint of about the same size as the chip and packages formed thereby
KR20010036142A (ko) * 1999-10-06 2001-05-07 윤종용 다층 리드를 갖는 반도체 칩 패키지
JP4232301B2 (ja) * 1999-12-14 2009-03-04 ソニー株式会社 リードフレームの製造方法、及び、半導体装置の製造方法
KR100426494B1 (ko) * 1999-12-20 2004-04-13 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 이것의 제조방법
US6457224B1 (en) 2000-08-21 2002-10-01 Advanced Micro Devices, Inc. Dambar punch setup jig
US6472731B2 (en) * 2000-12-04 2002-10-29 Semiconductor Components Industries Llc Solder clad lead frame for assembly of semiconductor devices and method
US7057273B2 (en) * 2001-05-15 2006-06-06 Gem Services, Inc. Surface mount package
DE10158770B4 (de) * 2001-11-29 2006-08-03 Infineon Technologies Ag Leiterrahmen und Bauelement mit einem Leiterrahmen
US7190060B1 (en) * 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
USD485243S1 (en) 2002-10-22 2004-01-13 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD484103S1 (en) 2002-11-15 2003-12-23 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD492266S1 (en) 2002-11-15 2004-06-29 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD483336S1 (en) 2002-11-15 2003-12-09 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD484104S1 (en) 2002-11-25 2003-12-23 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD483337S1 (en) 2002-11-25 2003-12-09 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD494939S1 (en) 2002-12-17 2004-08-24 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD485244S1 (en) 2002-12-17 2004-01-13 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD491900S1 (en) 2002-12-17 2004-06-22 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD486802S1 (en) 2002-12-17 2004-02-17 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD513608S1 (en) 2003-01-03 2006-01-17 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD505121S1 (en) 2003-01-03 2005-05-17 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD505122S1 (en) 2003-01-03 2005-05-17 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD488136S1 (en) 2003-01-03 2004-04-06 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD484859S1 (en) 2003-02-07 2004-01-06 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
USD487432S1 (en) 2003-02-07 2004-03-09 Gem Services, Inc. Portion of a matrix for surface mount package leadframe
US7242091B2 (en) * 2005-03-02 2007-07-10 Stats Chippac Ltd. Stacked semiconductor packages and method therefor
US7615851B2 (en) * 2005-04-23 2009-11-10 Stats Chippac Ltd. Integrated circuit package system
US7968377B2 (en) * 2005-09-22 2011-06-28 Stats Chippac Ltd. Integrated circuit protruding pad package system
SG135979A1 (en) * 2006-03-08 2007-10-29 Micron Technology Inc Microelectronic device assemblies including assemblies with recurved leadframes, and associated methods
KR100904152B1 (ko) * 2006-06-30 2009-06-25 서울반도체 주식회사 히트싱크 지지부를 갖는 리드프레임, 그것을 사용한 발광다이오드 패키지 제조방법 및 그것에 의해 제조된 발광다이오드 패키지
SG139573A1 (en) * 2006-07-17 2008-02-29 Micron Technology Inc Microelectronic packages with leadframes, including leadframes configured for stacked die packages, and associated systems and methods
JP4745205B2 (ja) * 2006-11-30 2011-08-10 株式会社東芝 半導体装置
SG149726A1 (en) * 2007-07-24 2009-02-27 Micron Technology Inc Microelectronic die packages with metal leads, including metal leads for stacked die packages, and associated systems and methods
SG150396A1 (en) * 2007-08-16 2009-03-30 Micron Technology Inc Microelectronic die packages with leadframes, including leadframe-based interposer for stacked die packages, and associated systems and methods
US7977782B2 (en) * 2007-11-07 2011-07-12 Stats Chippac Ltd. Integrated circuit package system with dual connectivity
KR20090059391A (ko) * 2007-12-06 2009-06-11 삼성전자주식회사 패키지 구조 및 그의 제조 방법
US8084299B2 (en) * 2008-02-01 2011-12-27 Infineon Technologies Ag Semiconductor device package and method of making a semiconductor device package
US7812430B2 (en) * 2008-03-04 2010-10-12 Powertech Technology Inc. Leadframe and semiconductor package having downset baffle paddles
US8072050B1 (en) * 2008-11-18 2011-12-06 Amkor Technology, Inc. Semiconductor device with increased I/O leadframe including passive device
JP6095997B2 (ja) * 2013-02-13 2017-03-15 エスアイアイ・セミコンダクタ株式会社 樹脂封止型半導体装置の製造方法
US9355945B1 (en) * 2015-09-02 2016-05-31 Freescale Semiconductor, Inc. Semiconductor device with heat-dissipating lead frame
US9917041B1 (en) * 2016-10-28 2018-03-13 Intel Corporation 3D chip assemblies using stacked leadframes
US10741466B2 (en) * 2017-11-17 2020-08-11 Infineon Technologies Ag Formation of conductive connection tracks in package mold body using electroless plating
CN109950214A (zh) * 2017-12-20 2019-06-28 安世有限公司 芯片级封装半导体器件及其制造方法
US11133281B2 (en) 2019-04-04 2021-09-28 Infineon Technologies Ag Chip to chip interconnect in encapsulant of molded semiconductor package
CN110223966B (zh) * 2019-05-16 2021-05-07 宁波港波电子有限公司 一种引线框架及其制造方法
CN112018052A (zh) 2019-05-31 2020-12-01 英飞凌科技奥地利有限公司 具有可激光活化模制化合物的半导体封装
US11587800B2 (en) 2020-05-22 2023-02-21 Infineon Technologies Ag Semiconductor package with lead tip inspection feature

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001546A (en) * 1983-07-27 1991-03-19 Olin Corporation Clad metal lead frame substrates
US5134459A (en) * 1989-05-01 1992-07-28 Sumitomo Electric Industries, Ltd. Lead frame for semiconductor device
US5015803A (en) * 1989-05-31 1991-05-14 Olin Corporation Thermal performance package for integrated circuit chip
JPH05102386A (ja) * 1991-03-29 1993-04-23 Daido Steel Co Ltd 高強度リードフレーム材およびその製造方法
JPH04360569A (ja) * 1991-06-06 1992-12-14 Sumitomo Special Metals Co Ltd セラミックパッケージ用リードフレーム材料
JPH05121626A (ja) * 1991-10-24 1993-05-18 Matsushita Electric Works Ltd 半導体チツプキヤリア用リードフレームとその 接合構造
JP2879629B2 (ja) * 1991-11-01 1999-04-05 株式会社三井ハイテック リードフレームおよびその製造方法
JPH05144996A (ja) * 1991-11-20 1993-06-11 Toshiba Corp 表面実装型半導体装置
JPH05152495A (ja) * 1991-11-26 1993-06-18 Hitachi Ltd 半導体装置
JP3075617B2 (ja) * 1991-12-25 2000-08-14 株式会社日立製作所 半導体集積回路装置
JPH05218271A (ja) * 1992-01-30 1993-08-27 Matsushita Electric Works Ltd Ｉｃパッケージ
JPH0653394A (ja) * 1992-07-28 1994-02-25 Shinko Electric Ind Co Ltd 多層リードフレーム用プレーン支持体

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6331738B1 (en) 1998-12-08 2001-12-18 Nec Corporation Semiconductor device having a BGA structure

Also Published As

Publication number Publication date
JP3526944B2 (ja) 2004-05-17
DE19507573C2 (de) 2002-11-21
DE19507573A1 (de) 1995-10-05
US5554886A (en) 1996-09-10
KR970010678B1 (ko) 1997-06-30

Similar Documents

Publication Publication Date Title
JP3526944B2 (ja) 半導体リードフレームおよびこれを用いた半導体パッケージ
JP2547697B2 (ja) 多層リードフレームアセンブリを作る方法および多層集積回路ダイパッケージ
TWI323931B (en) Taped lead frames and methods of making and using the same in semiconductor packaging
EP1235272B1 (en) Leadframe, resin-molded semiconductor device including the leadframe, method of making the leadframe and method for manufacturing the device
JP3879033B2 (ja) 積層型半導体パッケージ及びその製造方法
US10593612B2 (en) SMDs integration on QFN by 3D stacked solution
JPH05129473A (ja) 樹脂封止表面実装型半導体装置
JPH11345915A (ja) スタックパッケ―ジ及びその製造方法
JPH07201918A (ja) 半導体デバイスのパッケージ方法、同パッケージに用いるリードテープ及びパッケージした半導体デバイス
JPH02285646A (ja) 半導体装置
US6518653B1 (en) Lead frame and semiconductor device
JP2005294443A (ja) 半導体装置及びその製造方法
US10373930B2 (en) Package structure and the method to fabricate thereof
CN114981940A (zh) 在坚固的封装衬底中具有分割裸片垫的经封装电子装置
CN119208282A (zh) 引线框架结构及其封装结构
KR101008534B1 (ko) 전력용 반도체모듈패키지 및 그 제조방법
JP2006147918A (ja) 半導体装置
JP2936540B2 (ja) 回路基板及びその製造方法とこれを用いた半導体パッケージの製造方法
JPH10135249A (ja) 樹脂封止型半導体装置
JP4728606B2 (ja) 電子装置
JP2004165429A (ja) 半導体装置及びその製造方法、受動素子及びその集積体、並びにリードフレーム
JP3454192B2 (ja) リードフレームとそれを用いた樹脂封止型半導体装置およびその製造方法
JPH10189792A (ja) 半導体パッケージ
JPH0241866Y2 (ja)
JP4311294B2 (ja) 電子装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20040203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20040218

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080227

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090227

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100227

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100227

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110227

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120227

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130227

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140227

Year of fee payment: 10

LAPS Cancellation because of no payment of annual fees