JPH1065103A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH1065103A JPH1065103A JP8217034A JP21703496A JPH1065103A JP H1065103 A JPH1065103 A JP H1065103A JP 8217034 A JP8217034 A JP 8217034A JP 21703496 A JP21703496 A JP 21703496A JP H1065103 A JPH1065103 A JP H1065103A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- integrated circuit
- power supply
- terminal
- ground
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 対ノイズ特性や電気的特性を改善し得る、ま
た、再レイアウト，再拡散を必要とせず、ボンディング
切り換えのみによって最適な電源または接地端子の数を
設定し得る半導体集積回路を提供すること。 【解決手段】 電源パッド103は端子リ−ド109と１対１
で接続され、接地パッド105は端子リ−ド110と同じく１
対１で接続されているが、「電源パッド104と機能パッ
ド101」は対になっており、端子リ−ド108とのボンディ
ング接続を選択できるように、また、「接地パッド106
と機能パッド102」は同じく対になっており、端子リ−
ド107とのボンディング接続を選択できるように構成さ
れている。図１では、ボンディング接続可能な端子リ−
ド108と107は、それぞれ機能パッド101と102に接続され
ている例である。
た、再レイアウト，再拡散を必要とせず、ボンディング
切り換えのみによって最適な電源または接地端子の数を
設定し得る半導体集積回路を提供すること。 【解決手段】 電源パッド103は端子リ−ド109と１対１
で接続され、接地パッド105は端子リ−ド110と同じく１
対１で接続されているが、「電源パッド104と機能パッ
ド101」は対になっており、端子リ−ド108とのボンディ
ング接続を選択できるように、また、「接地パッド106
と機能パッド102」は同じく対になっており、端子リ−
ド107とのボンディング接続を選択できるように構成さ
れている。図１では、ボンディング接続可能な端子リ−
ド108と107は、それぞれ機能パッド101と102に接続され
ている例である。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置に係
る半導体集積回路に関し、特に、メモリ，マイクロコン
ピュ−タなどの半導体集積回路に関する。
る半導体集積回路に関し、特に、メモリ，マイクロコン
ピュ−タなどの半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路では、図７(従来
の半導体集積回路の１例を示すブロック図)に示すよう
に、各端子(電源端子301，302，303，304)は一意的に決
められている。そして、集積回路内で電源系をいくつか
に分割し、１ヶ所のノイズが他へ伝搬するのを防ぐよう
に構成されている。図７において、301は外周部305への
電源端子，302はＣＰＵ部306への電源端子，303はデジ
タル系周辺機能部への電源端子，304はアナログ系周辺
機能部への電源端子である。
の半導体集積回路の１例を示すブロック図)に示すよう
に、各端子(電源端子301，302，303，304)は一意的に決
められている。そして、集積回路内で電源系をいくつか
に分割し、１ヶ所のノイズが他へ伝搬するのを防ぐよう
に構成されている。図７において、301は外周部305への
電源端子，302はＣＰＵ部306への電源端子，303はデジ
タル系周辺機能部への電源端子，304はアナログ系周辺
機能部への電源端子である。
【０００３】ところで、機能端子は、集積回路が内蔵す
る機能仕様によって決められるが、電源端子や接地端子
は、同時動作する端子の総数やスイッチング頻度と、チ
ップ全体の端子総数から機能端子を差し引いた数で決め
られる場合が多い。
る機能仕様によって決められるが、電源端子や接地端子
は、同時動作する端子の総数やスイッチング頻度と、チ
ップ全体の端子総数から機能端子を差し引いた数で決め
られる場合が多い。
【０００４】そして、予めシュミレ−ション等により充
分な数の電源端子，接地端子が確保されていれば問題は
ないが、パッケージの制約などにより必ずしも充分確保
できない場合がある。また、シュミレ−ションの精度や
実装基板の対ノイズ特性にも大きく影響されるため、設
計当初から最適な電源端子，接地端子の数を決めるのは
難しい。使用する側からみれば、端子総数はできるだけ
少なく、しかし、機能端子数はできるだけ多くするこ
と、即ち電源／接地端子の数はできるだけ少なくするこ
とが要望されているが、その一方で、ノイズ特性は確保
しなければならないという制約もある。
分な数の電源端子，接地端子が確保されていれば問題は
ないが、パッケージの制約などにより必ずしも充分確保
できない場合がある。また、シュミレ−ションの精度や
実装基板の対ノイズ特性にも大きく影響されるため、設
計当初から最適な電源端子，接地端子の数を決めるのは
難しい。使用する側からみれば、端子総数はできるだけ
少なく、しかし、機能端子数はできるだけ多くするこ
と、即ち電源／接地端子の数はできるだけ少なくするこ
とが要望されているが、その一方で、ノイズ特性は確保
しなければならないという制約もある。
【０００５】この相反する要求を満たすために、集積回
路としても限られた電源／接地端子で最大限の効果を出
すために、次のようなことが考えられている。例えば、
前記したように［前掲の図７(従来の半導体集積回路の
１例を示すブロック図)に示すように］、集積回路内で
電源系をいくつかに分割し、１ヶ所のノイズが他へ伝搬
するのを防ぐように構成されている。
路としても限られた電源／接地端子で最大限の効果を出
すために、次のようなことが考えられている。例えば、
前記したように［前掲の図７(従来の半導体集積回路の
１例を示すブロック図)に示すように］、集積回路内で
電源系をいくつかに分割し、１ヶ所のノイズが他へ伝搬
するのを防ぐように構成されている。
【０００６】このように、従来の半導体回路では、一般
に、入出力バッファによりノイズを発生し易い外周部30
5やノイズの影響を受けやすいアナログ部308は、他の電
源系から分離するように構成されている(図７参照)。ま
た、図８(従来の半導体集積回路の他の例を示すブロッ
ク図)に示すように、１つの電源端子から複数の電源パ
ッドにボンディングし、強化するなどの工夫がなされて
いる場合も多い。なお、図８において、電源端子301，3
02，303，304は、前掲の図７と同様、301は外周部305へ
の電源端子，302はＣＰＵ部306への電源端子，303はデ
ジタル系周辺機能部への電源端子，304はアナログ系周
辺機能部への電源端子である。
に、入出力バッファによりノイズを発生し易い外周部30
5やノイズの影響を受けやすいアナログ部308は、他の電
源系から分離するように構成されている(図７参照)。ま
た、図８(従来の半導体集積回路の他の例を示すブロッ
ク図)に示すように、１つの電源端子から複数の電源パ
ッドにボンディングし、強化するなどの工夫がなされて
いる場合も多い。なお、図８において、電源端子301，3
02，303，304は、前掲の図７と同様、301は外周部305へ
の電源端子，302はＣＰＵ部306への電源端子，303はデ
ジタル系周辺機能部への電源端子，304はアナログ系周
辺機能部への電源端子である。
【０００７】
【発明が解決しようとする課題】前述したように、従来
からノイズ対策はとられてきたが、それでも充分な効果
が上げられない場合もある。特に、従来の半導体集積回
路では、予め機能端子や電源／接地端子の数が固定され
ているため、電源／接地端子の数を増やして対ノイズ特
性を改善することが難しいという問題点を有している。
からノイズ対策はとられてきたが、それでも充分な効果
が上げられない場合もある。特に、従来の半導体集積回
路では、予め機能端子や電源／接地端子の数が固定され
ているため、電源／接地端子の数を増やして対ノイズ特
性を改善することが難しいという問題点を有している。
【０００８】また、仕様変更により(機能端子の数を減
らして)電源／接地端子を増やす場合にも、一度製造し
た集積回路に対し、大幅なレイアウト変更が必要にな
り、レイアウト修正，再拡散に時間がかかるという欠点
を有していた。
らして)電源／接地端子を増やす場合にも、一度製造し
た集積回路に対し、大幅なレイアウト変更が必要にな
り、レイアウト修正，再拡散に時間がかかるという欠点
を有していた。
【０００９】本発明は、上記問題点，欠点に鑑み成され
たものであって、その目的とするところは、対ノイズ特
性や電気的特性を改善し得る半導体集積回路を提供する
ことにあり、また、再レイアウト，再拡散を必要とせ
ず、ボンディング切り換えのみによって最適な電源また
は接地端子の数を設定し得る半導体集積回路を提供する
ことにある。
たものであって、その目的とするところは、対ノイズ特
性や電気的特性を改善し得る半導体集積回路を提供する
ことにあり、また、再レイアウト，再拡散を必要とせ
ず、ボンディング切り換えのみによって最適な電源また
は接地端子の数を設定し得る半導体集積回路を提供する
ことにある。
【００１０】
【課題を解決するための手段】本発明に係る半導体集積
回路は、機能パッドとボンディング切り換えによって接
続を変えられる電源印加用の電源パッド、もしくは、接
地電位用の接地パッドを有する構成からなり、これによ
り、前記目的とする半導体集積回路を提供するものであ
る。
回路は、機能パッドとボンディング切り換えによって接
続を変えられる電源印加用の電源パッド、もしくは、接
地電位用の接地パッドを有する構成からなり、これによ
り、前記目的とする半導体集積回路を提供するものであ
る。
【００１１】即ち、本発明は、「電源印加用の電源パッ
ド、接地電位用の接地パッド、機能信号の入出力を行う
機能パッドを有する半導体集積回路において、機能パッ
ドと電源パッド、または、機能パッドと接地パッドを
“対”で有し、ボンディング切り替えにより特定の端子
を、電源端子と機能端子、または、接地端子と機能端子
に切り替えることができる構成からなることを特徴とす
る半導体集積回路。」(請求項１)を要旨とするものであ
る。また、本発明は、上記半導体集積回路において、ボ
ンディング切り換え用の電源パッド／接地パッド群を機
能パッドの外側に千鳥状に配置することを特徴とする
(請求項２)。
ド、接地電位用の接地パッド、機能信号の入出力を行う
機能パッドを有する半導体集積回路において、機能パッ
ドと電源パッド、または、機能パッドと接地パッドを
“対”で有し、ボンディング切り替えにより特定の端子
を、電源端子と機能端子、または、接地端子と機能端子
に切り替えることができる構成からなることを特徴とす
る半導体集積回路。」(請求項１)を要旨とするものであ
る。また、本発明は、上記半導体集積回路において、ボ
ンディング切り換え用の電源パッド／接地パッド群を機
能パッドの外側に千鳥状に配置することを特徴とする
(請求項２)。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態を含め
本発明を詳細に説明する。本発明に係る半導体集積回路
は、設計段階で電源／接地用パッドを端子の数よりも多
く設け、ノイズ特性を含む電気的特性評価結果によって
機能端子と電源／接地端子をボンディング切り換えによ
り変更できる点を特徴とし、この点が従来の技術と異な
るところである。
本発明を詳細に説明する。本発明に係る半導体集積回路
は、設計段階で電源／接地用パッドを端子の数よりも多
く設け、ノイズ特性を含む電気的特性評価結果によって
機能端子と電源／接地端子をボンディング切り換えによ
り変更できる点を特徴とし、この点が従来の技術と異な
るところである。
【００１３】また、「電源パッドをボンディングするか
否かによって動作モ−ドの切り換え端子と兼用するこ
と」は、従来から可能であったが(特開平3−217051号公
報参照)、本発明に係る半導体集積回路では、汎用的な
機能端子とボンディング切り換えを可能とすることで、
より自由度があり、電源／接地端子の数にも制限がなく
なるという利点を有している。
否かによって動作モ−ドの切り換え端子と兼用するこ
と」は、従来から可能であったが(特開平3−217051号公
報参照)、本発明に係る半導体集積回路では、汎用的な
機能端子とボンディング切り換えを可能とすることで、
より自由度があり、電源／接地端子の数にも制限がなく
なるという利点を有している。
【００１４】
【実施例】次に、本発明に係る半導体集積回路の実施例
について、図１〜図６を参照して説明するが、本発明
は、以下の実施例に限定されるものではなく、前記した
本発明の要旨の範囲内で種々の変形，変更ができるもの
である。
について、図１〜図６を参照して説明するが、本発明
は、以下の実施例に限定されるものではなく、前記した
本発明の要旨の範囲内で種々の変形，変更ができるもの
である。
【００１５】（実施例１）図１〜図４は、本発明の第１
の実施例(実施例１)を説明する図であって、ボンディン
グ接続の各例を示す半導体集積回路のブロックおよび接
続図である。図１〜図４において、100は半導体集積回
路、101，102は機能パッド、103，104は電源パッド、10
5，106は接地パッド、107〜110は端子リ−ドである。こ
の他に機能パッドを複数有している(図示せず)。
の実施例(実施例１)を説明する図であって、ボンディン
グ接続の各例を示す半導体集積回路のブロックおよび接
続図である。図１〜図４において、100は半導体集積回
路、101，102は機能パッド、103，104は電源パッド、10
5，106は接地パッド、107〜110は端子リ−ドである。こ
の他に機能パッドを複数有している(図示せず)。
【００１６】電源パッド103は、端子リ−ド109と“１対
１”で接続され、接地パッド105は端子リ−ド110と“１
対１”で接続されているが、電源パッド104は機能パッ
ド101と“対”となっており、端子リ−ド108とのボンデ
ィング接続を選択できるように構成されている。また、
同様に接地パッド106は、機能パッド102と“対”になっ
ており、端子リ−ド107とのボンディング接続を選択で
きるように構成されている。以下、このボンディング接
続の各例を図１〜図４に基づいて説明する。
１”で接続され、接地パッド105は端子リ−ド110と“１
対１”で接続されているが、電源パッド104は機能パッ
ド101と“対”となっており、端子リ−ド108とのボンデ
ィング接続を選択できるように構成されている。また、
同様に接地パッド106は、機能パッド102と“対”になっ
ており、端子リ−ド107とのボンディング接続を選択で
きるように構成されている。以下、このボンディング接
続の各例を図１〜図４に基づいて説明する。
【００１７】図１(ボンディング接続の一例)では、ボン
ディング接続可能な端子リ−ド108と107は、それぞれ機
能パッド101と102に接続されており、半導体集積回路10
0における電源端子は109の１本、接地端子は110の１本
となっている。
ディング接続可能な端子リ−ド108と107は、それぞれ機
能パッド101と102に接続されており、半導体集積回路10
0における電源端子は109の１本、接地端子は110の１本
となっている。
【００１８】図２(ボンディング接続の他の例)では、ボ
ンディング接続可能な端子リ−ド108は機能パッド101
に、同端子リ−ド107は接地パッド106にそれぞれ接続さ
れており、半導体集積回路100における電源端子は109の
１本、接地端子は110，107の２本となっている。
ンディング接続可能な端子リ−ド108は機能パッド101
に、同端子リ−ド107は接地パッド106にそれぞれ接続さ
れており、半導体集積回路100における電源端子は109の
１本、接地端子は110，107の２本となっている。
【００１９】図３(ボンディング接続のその他の例)で
は、ボンディング接続可能な端子リ−ド107は機能パッ
ド102に、同端子リ−ド108は電源パッド104にそれぞれ
接続されており、半導体集積回路100における電源端子
は108，109の２本、接地端子は110の１本となってい
る。
は、ボンディング接続可能な端子リ−ド107は機能パッ
ド102に、同端子リ−ド108は電源パッド104にそれぞれ
接続されており、半導体集積回路100における電源端子
は108，109の２本、接地端子は110の１本となってい
る。
【００２０】図４(ボンディング接続の更にその他の例)
では、ボンディング接続可能な端子リ−ド108は電源パ
ッド104に、同端子リ−ド107は接地パッド106にそれぞ
れ接続されており、半導体集積回路100における電源端
子は108，109の２本、接地端子は110，107の２本となっ
ている。
では、ボンディング接続可能な端子リ−ド108は電源パ
ッド104に、同端子リ−ド107は接地パッド106にそれぞ
れ接続されており、半導体集積回路100における電源端
子は108，109の２本、接地端子は110，107の２本となっ
ている。
【００２１】以上のように、本実施例１では、電源パッ
ドと機能パッド、または、接地パッドと機能パッドを
“対”で有することにより、半導体集積回路100におけ
る電源端子と接地端子の数をボンディング切り換えによ
り可変とすることができる(前掲の図１〜図４参照)。ま
た、本実施例１では、１つの半導体集積回路で、電源／
接地端子の数の異なる４種類のチップを構成することが
できる。この４種類のチップにより対ノイズ特性の評価
や電気的特性の評価を行った後、最適な電源端子と接地
端子の数を決定することができるという利点を有する。
ドと機能パッド、または、接地パッドと機能パッドを
“対”で有することにより、半導体集積回路100におけ
る電源端子と接地端子の数をボンディング切り換えによ
り可変とすることができる(前掲の図１〜図４参照)。ま
た、本実施例１では、１つの半導体集積回路で、電源／
接地端子の数の異なる４種類のチップを構成することが
できる。この４種類のチップにより対ノイズ特性の評価
や電気的特性の評価を行った後、最適な電源端子と接地
端子の数を決定することができるという利点を有する。
【００２２】さらに、本実施例１では、端子リ−ド107
と108が機能端子となるか、電源／接地端子となるかは
評価後まで確定できないが、本機能端子をポ−ト機能の
ように製品仕様から削除しても、比較的大きな影響を与
えない端子に割り当てることで、回避できる。また、切
り換えにより、機能端子として使用しなくなった機能パ
ッドからの入力は、プルアップ／プルダウン抵抗により
インアクティブレベルに固定する。
と108が機能端子となるか、電源／接地端子となるかは
評価後まで確定できないが、本機能端子をポ−ト機能の
ように製品仕様から削除しても、比較的大きな影響を与
えない端子に割り当てることで、回避できる。また、切
り換えにより、機能端子として使用しなくなった機能パ
ッドからの入力は、プルアップ／プルダウン抵抗により
インアクティブレベルに固定する。
【００２３】（実施例２）図５は、従来の半導体集積回
路を示すブロック図であって、本発明の第２の実施例
(実施例２)を説明するための参考図であり、図６は、本
発明の第２の実施例(実施例２)を説明する半導体集積回
路のブロック図である。図５，図６において、201は集
積回路内部，202はデッドスペ−ス(図５)，203は電源／
接地パッド群(図６)をそれぞれ示す。
路を示すブロック図であって、本発明の第２の実施例
(実施例２)を説明するための参考図であり、図６は、本
発明の第２の実施例(実施例２)を説明する半導体集積回
路のブロック図である。図５，図６において、201は集
積回路内部，202はデッドスペ−ス(図５)，203は電源／
接地パッド群(図６)をそれぞれ示す。
【００２４】本発明に係る半導体集積回路では、ボンデ
ィング切り換えができるように、チップの端子数より多
いパッドを配置する必要がある。そのため、図５(従来
の半導体集積回路を示すブロック図)にみられるよう
に、集積回路内部201の外側に余分な空間であるデッド
スペ−ス202が生じる可能性がある。
ィング切り換えができるように、チップの端子数より多
いパッドを配置する必要がある。そのため、図５(従来
の半導体集積回路を示すブロック図)にみられるよう
に、集積回路内部201の外側に余分な空間であるデッド
スペ−ス202が生じる可能性がある。
【００２５】本実施例２では、このようなデッドスペ−
ス202(パッドネック)を解消するため、図６に示すよう
に、ボンディング切り換え用の電源／接地パッド群203
を機能パッドの外側に千鳥状に配置するようにしたもの
であり、これにより、余分な空間を排除し、チップサイ
ズを最小化することができる利点を有する。
ス202(パッドネック)を解消するため、図６に示すよう
に、ボンディング切り換え用の電源／接地パッド群203
を機能パッドの外側に千鳥状に配置するようにしたもの
であり、これにより、余分な空間を排除し、チップサイ
ズを最小化することができる利点を有する。
【００２６】
【発明の効果】本発明に係る半導体集積回路は、以上詳
記したとおり、予め機能パッドと“対”に電源パッドも
しくは接地パッドを有する構造としたことによって、ボ
ンディング切り換えにより機能端子を電源端子もしくは
接地端子に変更でき、対ノイズ特性や電気的特性を改善
することができるという効果が生じる。
記したとおり、予め機能パッドと“対”に電源パッドも
しくは接地パッドを有する構造としたことによって、ボ
ンディング切り換えにより機能端子を電源端子もしくは
接地端子に変更でき、対ノイズ特性や電気的特性を改善
することができるという効果が生じる。
【００２７】従来の半導体集積回路においては、電源端
子や接地端子を増やそうとすると、レイアウト変更を行
ってから拡散を行う必要があったため、３〜６ヶ月近く
かかることになるが、本発明に係る半導体集積回路によ
れば、ボンディング切り換えのみによって数時間で変更
可能となる。
子や接地端子を増やそうとすると、レイアウト変更を行
ってから拡散を行う必要があったため、３〜６ヶ月近く
かかることになるが、本発明に係る半導体集積回路によ
れば、ボンディング切り換えのみによって数時間で変更
可能となる。
【００２８】また、特に、対ノイズ特性は、実装する基
板によって大きく異なってくるため、カスタム品のよう
な特定ユ−ザ向けの集積回路の場合には、数種類の電源
／接地端子数の異なるチップにより実装評価を行った
後、そのユ−ザに最適な電源／接地端子数を決定するこ
とができるため、端子を最大限有効に活用することが可
能となるという効果が生じる。
板によって大きく異なってくるため、カスタム品のよう
な特定ユ−ザ向けの集積回路の場合には、数種類の電源
／接地端子数の異なるチップにより実装評価を行った
後、そのユ−ザに最適な電源／接地端子数を決定するこ
とができるため、端子を最大限有効に活用することが可
能となるという効果が生じる。
【図１】本発明の第１の実施例(実施例１)の「ボンディ
ング接続の一例」を示す半導体集積回路のブロックおよ
び接続図である。
ング接続の一例」を示す半導体集積回路のブロックおよ
び接続図である。
【図２】本発明の第１の実施例(実施例１)の「ボンディ
ング接続の他の例」を示す半導体集積回路のブロックお
よび接続図である。
ング接続の他の例」を示す半導体集積回路のブロックお
よび接続図である。
【図３】本発明の第１の実施例(実施例１)の「ボンディ
ング接続のその他の例」を示す半導体集積回路のブロッ
クおよび接続図である。
ング接続のその他の例」を示す半導体集積回路のブロッ
クおよび接続図である。
【図４】本発明の第１の実施例(実施例１)の「ボンディ
ング接続の更にその他の例」を示す半導体集積回路のブ
ロックおよび接続図である。
ング接続の更にその他の例」を示す半導体集積回路のブ
ロックおよび接続図である。
【図５】従来の半導体集積回路を示すブロック図であっ
て、本発明の第２の実施例(実施例２)を説明するための
参考図である。
て、本発明の第２の実施例(実施例２)を説明するための
参考図である。
【図６】本発明の第２の実施例(実施例２)を説明する半
導体集積回路のブロック図である。
導体集積回路のブロック図である。
【図７】従来の半導体集積回路の１例を示すブロック図
である。
である。
【図８】従来の半導体集積回路の他の例を示すブロック
図である。
図である。
１００ 半導体集積回路 １０１，１０２ 機能パッド １０３，１０４ 電源パッド １０５，１０６ 接地パッド １０７〜１１０ 端子リ−ド ２０１ 集積回路内部 ２０２ デッドスペ−ス ２０３ 電源／接地パッド群 ３０１〜３０４ 電源端子 ３０５ 外周部 ３０６ ＣＰＵ部 ３０７ デジタル部 ３０８ アナログ部
Claims (2)
- 【請求項１】 電源印加用の電源パッド、接地電位用の
接地パッド、機能信号の入出力を行う機能パッドを有す
る半導体集積回路において、機能パッドと電源パッド、
または、機能パッドと接地パッドを“対”で有し、ボン
ディング切り替えにより特定の端子を、電源端子と機能
端子、または、接地端子と機能端子に切り替えることが
できる構成からなることを特徴とする半導体集積回路。 - 【請求項２】 請求項１記載の半導体集積回路におい
て、ボンディング切り換え用の電源パッド／接地パッド
群を機能パッドの外側に千鳥状に配置することを特徴と
する半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217034A JPH1065103A (ja) | 1996-08-19 | 1996-08-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8217034A JPH1065103A (ja) | 1996-08-19 | 1996-08-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065103A true JPH1065103A (ja) | 1998-03-06 |
Family
ID=16697809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8217034A Pending JPH1065103A (ja) | 1996-08-19 | 1996-08-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065103A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011292A1 (ja) * | 2004-07-28 | 2006-02-02 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| JP2009158561A (ja) * | 2007-12-25 | 2009-07-16 | Renesas Technology Corp | 半導体装置 |
| JP2012028701A (ja) * | 2010-07-27 | 2012-02-09 | Toshiba Corp | 光モジュール |
| JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
-
1996
- 1996-08-19 JP JP8217034A patent/JPH1065103A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006011292A1 (ja) * | 2004-07-28 | 2006-02-02 | Matsushita Electric Industrial Co., Ltd. | 半導体装置 |
| JPWO2006011292A1 (ja) * | 2004-07-28 | 2008-05-01 | 松下電器産業株式会社 | 半導体装置 |
| US8035188B2 (en) | 2004-07-28 | 2011-10-11 | Panasonic Corporation | Semiconductor device |
| JP2009158561A (ja) * | 2007-12-25 | 2009-07-16 | Renesas Technology Corp | 半導体装置 |
| JP2012028701A (ja) * | 2010-07-27 | 2012-02-09 | Toshiba Corp | 光モジュール |
| JP2016025199A (ja) * | 2014-07-18 | 2016-02-08 | セイコーエプソン株式会社 | 回路装置、電子機器及び移動体 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2005057217A (ja) | 半導体集積回路装置 | |
| US6407450B1 (en) | Semiconductor package with universal substrate for electrically interfacing with different sized chips that have different logic functions | |
| JPH05308136A (ja) | マスタスライス集積回路 | |
| JPH1065103A (ja) | 半導体集積回路 | |
| JP3969020B2 (ja) | 半導体集積回路装置 | |
| US5515505A (en) | Semiconductor integrated circuit with boundary scan circuit | |
| WO2005088701A1 (ja) | 半導体装置 | |
| JP2000022072A (ja) | マルチチップモジュール | |
| JPH0644794A (ja) | 半導体記憶装置 | |
| JPH0547992A (ja) | 半導体集積回路装置 | |
| JPH08306734A (ja) | ボンディングパッドオプションを備えた集積回路装置とボンディングパッドオプションの実行方法 | |
| JPS58209158A (ja) | マスタスライス半導体装置 | |
| JP3782211B2 (ja) | 電子回路装置 | |
| JPH06311022A (ja) | 半導体論理回路装置 | |
| JPH07254628A (ja) | 半導体装置 | |
| US5726601A (en) | Integrated circuit and method for producing the same | |
| TWI270196B (en) | Integrated circuit | |
| JPH08250648A (ja) | 半導体装置およびそれを用いた論理回路 | |
| JPH0448773A (ja) | 半導体集積回路装置 | |
| JPH05166931A (ja) | 半導体集積回路 | |
| JPH03270067A (ja) | 半導体集積装置 | |
| JPH11177025A (ja) | 半導体集積回路 | |
| JP3048046B2 (ja) | 半導体集積回路の配線方法 | |
| JP2907189B2 (ja) | 自動レイアウト装置 | |
| US20060197208A1 (en) | Chip-packaging with bonding options having a plurality of package substrates |