JPH10303384A

JPH10303384A - 半導体装置の製造方法

Info

Publication number: JPH10303384A
Application number: JP9109065A
Authority: JP
Inventors: Takayuki Inbe; 貴之印部; Yasutaka Nishioka; 康隆西岡
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-04-25
Filing date: 1997-04-25
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】記憶保持特性の高い半導体装置の製造方法を
提供する。【解決手段】メモリセル領域Ａおよび周辺回路領域Ｂ
にゲート電極９ｂ、９ｄ、ｎ^-ソース・ドレイン領域４
ａ〜４ｄをそれぞれ形成する。ゲート電極９ａ〜９ｃを
覆うようにシリコン窒化膜８を形成する。周辺回路領域
Ｂに位置するシリコン窒化膜にのみ異方性エッチングを
施して、サイドウォールを形成する。さらに、ＢＰＳＧ
膜１５およびシリコン酸化膜２０を形成するとともに、
それらにストレージノードコンタクトホール１１を形成
する。ストレージノードコンタクトホールにストレージ
ノード柱状部２１ａを形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特に、リーク電流の低減が図られる半導体装
置の製造方法に関するものである。

【０００２】

【従来の技術】まず従来の半導体装置の一例として、ダ
イナミック・ランダム・アクセス・メモリ（以下「ＤＲ
ＡＭ」と記す）について図を用いて説明する。

【０００３】図１１を参照して、半導体基板１表面に
は、素子分離酸化膜２によって電気的にそれぞれ絶縁さ
れたメモリセル領域Ａと周辺回路領域Ｂが形成されてい
る。メモリセル領域Ａの半導体基板１上には、ゲート電
極９ａ、９ｂが形成されている。また、素子分離酸化膜
２上には、ゲート電極９ｃが形成されている。ゲート電
極９ａ、９ｂは、半導体基板１との間にゲート絶縁膜３
ａ，３ｂをそれぞれ介在させている。

【０００４】ゲート電極９ａ、９ｂ、９ｃのそれぞれの
上面および両側面はシリコン窒化膜７ａ、７ｂ、７ｃ、
サイドウォール８ａ、８ｂ、８ｃによってそれぞれ被覆
されている。ゲート電極９ｂを挟んで半導体基板１には
１対のｎ^-ソース・ドレイン領域４ａ、４ｂが形成され
ている。ゲート電極９ｂと１対のｎ^-ソース・ドレイン
領域４ａ、４ｂとによりＭＯＳトランジスタＴ１が構成
されている。

【０００５】一方周辺回路領域Ｂの半導体基板１上に
は、ゲート絶縁膜３ｃを介在させてゲート電極９ｄが形
成されている。ゲート電極９ｄの上面および両側面はシ
リコン窒化膜７ｄ、サイドウォール８ｄによってそれぞ
れ被覆されている。ゲート電極９ｄを挟んで半導体基板
１には１対のｎ^-ソース・ドレイン領域４ｃ、４ｄとｎ
⁺ソース・ドレイン領域４ｅ、４ｆとが形成されてい
る。ゲート電極９ｄ、１対のｎ^-ソース・ドレイン領域
４ｃ、４ｄ、ｎ⁺ソース・ドレイン領域４ｅ、４ｆによ
りＭＯＳトランジスタＴ２が構成されている。

【０００６】シリコン窒化膜７ａ〜７ｄおよびサイドウ
ォール８ａ〜８ｄによって被覆されたゲート電極９ａ〜
９ｄを覆うように、半導体基板１上にＢＰＳＧ（Boro P
hospho Silicate Glass ）膜１５が形成されている。そ
のＢＰＳＧ膜１５に、ｎ^-ソース・ドレイン領域４ａの
表面を露出するビット線コンタクトホール１３が形成さ
れている。そのビット線コンタクトホール１３内に、ド
ープトポリシリコン膜１７とタングステンシリサイド膜
１９を含むビット線１８が形成されている。

【０００７】ビット線１８を覆うようにＢＰＳＧ膜１５
上にシリコン酸化膜２０が形成されている。シリコン酸
化膜２０およびＢＰＳＧ膜１５に、ｎ^-ソース・ドレイ
ン領域４ｂの表面を露出するストレージノードコンタク
トホール１１が形成されている。シリコン酸化膜２０上
には、ストレージノード２１が形成されている。ストレ
ージノード２１は、ストレージノードコンタクトホール
１１に埋込まれたストレージノード柱状部２１ａによっ
てｎ^-ソース・ドレイン領域４ｂと電気的に接続されて
いる。

【０００８】ストレージノード２１上に、シリコン窒化
膜などからなるキャパシタ絶縁膜２２を介在させてドー
プトポリシリコン膜からなるセルプレート２３が形成さ
れている。ストレージノード２１、キャパシタ絶縁膜２
２およびセルプレート２３により、キャパシタ２４が構
成されている。そのキャパシタ２４とＭＯＳトランジス
タＴ１により１つのメモリセルが構成されている。メモ
リセル領域Ａには、このようなメモリセルが複数形成さ
れている。そのメモリセルを制御するために、周辺回路
領域Ｂには、ＭＯＳトランジスタＴ２を含む半導体素子
が形成されている。ＤＲＡＭの主要部は以上のように構
成される。

【０００９】次に上述したＤＲＡＭの製造方法の一例に
ついて図を用いて説明する。まず図１２を参照して、半
導体基板１の表面に熱酸化法により熱酸化膜２７を形成
する。その熱酸化膜２７上にＣＶＤ法により厚さ約５０
０Åの窒化膜２６を形成する。

【００１０】次に図１３を参照して、窒化膜２６上に形
成された所定のフォトレジストパターン（図示せず）を
マスクとして、窒化膜２６に異方性エッチングを施す。
窒化膜２６ａ、２６ｂが存在している領域は、後の工程
において所定の半導体素子が形成される領域となる。

【００１１】次に図１４を参照して、熱酸化法により図
１３に示す窒化膜が除去されている領域に約３０００Å
の熱酸化膜を選択的に形成する。その後、残っている窒
化膜を除去する。これにより、半導体基板１の表面に素
子分離絶縁膜２によって電気的に絶縁されるメモリセル
領域Ａと周辺回路領域Ｂが形成される。

【００１２】次に図１５を参照して、半導体基板１上に
熱酸化法により約９０Åのシリコン熱酸化膜３を形成す
る。そのシリコン熱酸化膜３上にＣＶＤ法により５×１
０²⁰／ｃｍ³程度のリンがドープされた約５００Åのリ
ンドープトポリシリコン膜５を形成する。そのリンドー
プトポリシリコン膜５上に、ＣＶＤ法により約５００Å
のタングステンシリサイド膜６を形成する。その後、そ
のタングステンシリサイド膜６上にＣＶＤ法により約１
０００Åのシリコン窒化膜７を形成する。

【００１３】次に図１６を参照して、図１５に示すシリ
コン窒化膜７上に形成された所定のフォトレジストパタ
ーン（図示せず）をマスクとして、シリコン窒化膜７に
異方性エッチングを施す。さらに、残ったシリコン窒化
膜をマスクとして、タングステンシリサイド膜およびド
ープトポリシリコン膜に異方性エッチングを施し、ドー
プトポリシリコン膜５ａ〜５ｄ、タングステンシリサイ
ド膜６ａ〜６ｄを含むゲート電極９ａ〜９ｄをそれぞれ
形成する。このときゲート電極のゲート長は約０．３μ
ｍである。その後、ゲート電極９ａ〜９ｄおよび素子分
離酸化膜２をマスクとしてイオン注入により、１×１０
¹³／ｃｍ²程度のリンイオンをシリコン基板１に注入す
る。これにより、浅いｎ^-ソース・ドレイン領域４ａ〜
４ｄが形成される。

【００１４】次に図１７を参照して、ゲート電極９ａ〜
９ｄを覆うようにＣＶＤ法により約８００Åのシリコン
窒化膜８を形成する。

【００１５】次に図１８を参照して、フルオロカーボン
系のエッチングガスを用い、圧力約１００ｍＴｏｒｒ〜
１Ｔｏｒｒの下で、図１７に示すシリコン窒化膜８に異
方性全面エッチングを施す。これにより、ゲート電極９
ａ〜９ｄの両側面にサイドウォール８ａ〜８ｄがそれぞ
れ形成される。このときサイドウォール８ａ〜８ｄの幅
は約８００Åとなる。

【００１６】次に図１９を参照して、メモリセル領域Ａ
を覆うフォトレジストパターン２８を形成した後、素子
分離酸化膜２、ゲート電極９ｄおよびサイドウォール８
ｄをマスクとして、イオン注入法により５×１０¹⁵／ｃ
ｍ²程度のヒ素イオンを注入する。これにより、ｎ⁺ソ
ース・ドレイン領域４ｅ、４ｆが形成される。なお、メ
モリセル領域Ａにおいては、ストレージノードからシリ
コン基板への接続リーク電流を抑制する目的から、ｎ⁺
ソース・ドレイン領域は形成されない。

【００１７】次に図２０を参照して、図１９に示すフォ
トレジストパターン２８を除去する。

【００１８】次に図２１を参照して、ゲート電極９ａ〜
９ｄを覆うようにシリコン基板１上にＣＶＤ法により約
４０００ÅのＢＰＳＧ膜を形成する。その後、窒素雰囲
気中で約８５０℃の熱処理を約２０分間施すことにり、
ＢＰＳＧ膜１５の表面を平坦にする。このとき、ＢＰＳ
Ｇ膜１５の表面からたとえばｎ^-ソース・ドレイン領域
４ａの表面までの距離は約６０００Åになる。

【００１９】次に図２２を参照して、ＢＰＳＧ膜１５上
に形成された所定のフォトレジストパターン（図示せ
ず）をマスクとして、ＢＰＳＧ膜１５に異方性エッチン
グを施し、ｎ^-ソース・ドレイン領域４ａ、４ｃの表面
を露出するビット線コンタクトホール１３を形成する。
ここで、異方性エッチングにおいては、ｎ^-ソース・ド
レイン領域４ａ、４ｃが露出した後、ＢＰＳＧ膜をちょ
うどエッチングするのに要する時間の約５０％の時間の
オーバーエッチングが施される。そのＢＰＳＧ膜１５の
厚さは、その表面からｎ^-ソース・ドレイン領域４ａ、
４ｃの表面までの距離に相当し、約６０００Åである。
このため、オーバーエッチングする時間も含めると約９
０００Åに相当するＢＰＳＧ膜をエッチングすることに
なる。

【００２０】シリコン窒化膜７ａ、７ｂを含めたゲート
電極９ａ、９ｂの高さは約２０００Åである。このた
め、ＢＰＳＧ膜１５が約４０００Åエッチングされた時
点でシリコン窒化膜７ａ、７ｂのエッジ近傍表面が露出
する。この後、残りの約２０００ÅのＢＰＳＧ膜に異方
性エッチングが施され、ｎ^-ソース・ドレイン領域４ａ
の表面が露出する。ｎ^-ソース・ドレイン領域４ａの表
面が露出した後、さらにオーバーエッチングが施され
る。

【００２１】この間にも、露出しているシリコン窒化膜
７ａ、７ｂやサイドウォール８ａ、８ｂの一部が若干エ
ッチングされる。これらのエッチングされる時間として
は、約９０００Åに相当するＢＰＳＧ膜をエッチングす
るのに要する時間から、約４０００Åに相当するＢＰＳ
Ｇ膜をエッチングするのに要する時間を差引いた時間に
相当する。すなわち、約５０００ÅのＢＰＳＧ膜をエッ
チングするのに要する時間に相当する。シリコン窒化膜
７ａ、７ｂ等のエッチングレートは、ＢＰＳＧ膜のエッ
チングレートの約１／２０である。このため、ＢＰＳＧ
膜を約５０００Åエッチングする間に、シリコン窒化膜
７ａ、７ｂは約２５０Åエッチングされることになる。

【００２２】次に図２３を参照して、ビット線コンタク
トホール１３内を含むＢＰＳＧ膜１５上にＣＶＤ法によ
りリンをドープしたドープトポリシリコン膜を形成す
る。そのドープトポリシリコン膜上にＣＶＤ法によりタ
ングステンシリサイド膜を形成する。その後、所定のフ
ォトレジストパターン（図示せず）により、ドープトポ
リシリコン膜およびタングステンシリサイド膜に異方性
エッチングを施し、ビット線１８を形成する。ビット線
１８はソース・ドレイン領域４ａ、４ｃに接続されてい
る。ビット線の線幅は約０．３μｍである。

【００２３】次に図２４を参照して、ビット線１８を覆
うようにＢＰＳＧ膜１５上に、ＣＶＤ法によりシリコン
酸化膜２０を形成する。

【００２４】次に図２５を参照して、シリコン酸化膜２
０上に形成される所定のフォトレジストパターン（図示
せず）をマスクとして、シリコン酸化膜２０およびＢＰ
ＳＧ膜１５に異方性エッチングを施し、ｎ^-ソース・ド
レイン領域４ｂの表面を露出するストレージノードコン
タクトホール１１を形成する。このストレージノードコ
ンタクトホール１１の開口直径は約０．３μｍである。

【００２５】次に図２６を参照して、ストレージノード
コンタクトホール１１内を含むシリコン酸化膜２０上
に、ＣＶＤ法により約７０００Åのリンをドープしたド
ープトポリシリコン膜を形成する。ドープトポリシリコ
ン膜上に形成される所定のフォトレジストパターン（図
示せず）をマスクとして、ドープトポリシリコン膜に異
方性エッチングを施し、ストレージノード２１を形成す
る。ストレージノード２１は、ストレージノードコンタ
クトホール１１内に形成されたストレージノード柱状部
２１ａを介してｎ^-ソース・ドレイン領域４ｂと電気的
に接続されている。

【００２６】その後図１１を参照して、ストレージノー
ド２１を覆うようにシリコン酸化膜２０上にＣＶＤ法に
より約６０Åのシリコン窒化膜を形成する。そのシリコ
ン窒化膜上にＣＶＤ法により約１０００Åのリンをドー
プしたドープトポリシリコン膜を形成する。ドープトポ
リシリコン膜上に形成される所定のフォトレジストパタ
ーン（図示せず）をマスクとして、ドープトポリシリコ
ン膜に異方性エッチングを施す。これにより、ストレー
ジノード２１、シリコン窒化膜からなるキャパシタ絶縁
膜２２およびドープトポリシリコン膜からなるセルプレ
ート２３を含むキャパシタ２４が形成される。以上によ
りＤＲＡＭの主要部が完成する。

【００２７】

【発明が解決しようとする課題】上述したように、従来
の製造方法では図１８に示す工程において、ゲート電極
９ａ〜９ｄのそれぞれの側面にサイドウォール８ａ〜８
ｄを形成するために、図１７に示す工程において形成さ
れたシリコン窒化膜８の全面に異方性エッチングが施さ
れる。このとき、各ソース・ドレイン領域４ａ〜４ｄの
表面が露出した後もオーバーエッチングによりプラズマ
雰囲気にさらされ、その表面に結晶欠陥が入ることがあ
る。

【００２８】このとき特に、素子分離酸化膜２境界近傍
に位置するｎ^-ソース・ドレイン領域４ｂの表面の端部
に存在する結晶欠陥等が問題となる。すなわち、ｎ^-ソ
ース・ドレイン領域４ｂには、図１１に示すようにメモ
リセルのキャパシタのストレージノードが電気的に接続
されているため、ストレージノード２１に蓄積された電
荷がその結晶欠陥等を介してシリコン基板１へリークす
ることがある。その結果、ＤＲＡＭの記憶保持特性が劣
化するという問題があった。

【００２９】本発明は、上記問題点を解決するためにな
されたものであり、記憶保持特性の劣化が抑制され、ひ
いては、リーク電流の発生が抑えられる半導体装置の製
造方法を提供することを目的とする。

【００３０】

【課題を解決するための手段】本発明の１つの局面にお
ける半導体装置の製造方法は、以下の工程を備えてい
る。半導体基板の主表面に素子分離絶縁膜を挟んで第１
領域と第２領域とを形成する。主表面の第１領域に、ゲ
ート絶縁膜を介在させて第１ゲート電極を形成する。主
表面の第２領域に、ゲート絶縁膜を介在させて第２ゲー
ト電極を形成する。第１ゲート電極を挟んで、主表面の
第１領域に１対の第１ソース・ドレイン領域を形成す
る。第２ゲート電極を挟んで、主表面の第２領域に１対
の第２ソース・ドレイン領域を形成する。第１および第
２ゲート電極の側面に接して第１および第２ゲート電極
を覆うように、半導体基板上に第１絶縁膜を形成する。
第１ゲート電極を含む第１領域をフォトレジストで被覆
する。フォトレジストをマスクとして、第１絶縁膜に異
方性エッチングを施し、第２ゲート電極の両側面にサイ
ドウォールを形成する。第１絶縁膜によって被覆された
第１ゲート電極およびサイドウォールが設けられた第２
ゲート電極を覆うように半導体基板上に第２絶縁膜を形
成する。第２絶縁膜および第１絶縁膜に、第１ソース・
ドレイン領域の表面を露出するコンタクトホールを形成
する。コンタクトホール内に導電層を形成する。

【００３１】この製造方法によれば、第１領域には、第
１ゲート電極および第１ソース・ドレイン領域を含むＭ
ＯＳトランジスタが形成される。第２領域には、第２ゲ
ート電極および第２ソース・ドレイン領域を含むＭＯＳ
トランジスタが形成される。第２ゲート電極の両側面に
サイドウォールを形成する際に、第１領域に位置する第
１絶縁膜上には、フォトレジストが形成されており、異
方性エッチングが施されない。このため、第１ソース・
ドレイン領域の表面には、異方性全面エッチングに伴う
プラズマによって、結晶欠陥等が発生することがない。
これにより、第１ソース・ドレイン領域の表面を露出す
るコンタクトホールに埋め込まれた導電層から第１ソー
ス・ドレイン領域を経て半導体基板へ電流がリークする
ことが抑制される。その結果、リーク電流の低減が図ら
れる半導体装置を形成することができる。

【００３２】好ましくは、第２絶縁膜上にストレージノ
ードを形成する工程と、ストレージノード上にキャパシ
タ絶縁膜を介在させてセルプレートを形成する工程とを
さらに備えている。ストレージノードを形成する工程は
前記導電層を形成する工程を含んでいる。

【００３３】この場合、キャパシタとＭＯＳトランジス
タとを含むメモリセルが形成される。そのキャパシタの
ストレージノードは導電層と接続されている。このた
め、ストレージノードに蓄積された電荷が第１ソース・
ドレイン領域から半導体基板へリークすることが抑制さ
れる。その結果、記憶保持特性の劣化が抑制される半導
体装置を得ることができる。

【００３４】また好ましくは、コンタクトホールを形成
する工程は、以下の工程を含んでいる。第１絶縁膜と第
２絶縁膜とのエッチング特性の違いを利用して、第１ゲ
ート電極の側面と上面に形成されている第１絶縁膜を実
質的に残しながら第２絶縁膜にエッチングを施して、第
１ソース・ドレイン領域上に位置する第１絶縁膜の表面
を露出する。露出した第１絶縁膜に異方性エッチングを
施して、第１ソース・ドレイン領域の表面を露出する。

【００３５】この場合、第１ゲート電極の側面に接する
第１絶縁膜が実質的にエッチングされることなく第２絶
縁膜にエッチングが施されて第１ソース・ドレイン領域
上に位置する第１絶縁膜の表面が露出する。さらに、そ
の第１絶縁膜に異方性エッチングが施されてコンタクト
ホールが形成される。その結果、自己整合的に容易にコ
ンタクトホールを形成することができる。

【００３６】

【発明の実施の形態】まず本発明の半導体装置の製造方
法によって得られた半導体装置の一例としてのＤＲＡＭ
について図を用いて説明する。図１を参照して、半導体
基板１表面には素子分離酸化膜２によって電気的にそれ
ぞれ絶縁されたメモリセル領域Ａと周辺回路領域Ｂが形
成されている。そのメモリセル領域Ａには、半導体基板
１上にゲート絶縁膜３ａ、３ｂを介在させ、ゲート電極
９ａ、９ｂがそれぞれ形成されている。ゲート電極９
ａ、９ｂの上面にはシリコン窒化膜７ａ、７ｂがそれぞ
れ形成されている。そのゲート電極９ａ、９ｂおよびシ
リコン窒化膜７ａ、７ｂを覆うようにシリコン窒化膜８
が形成されている。

【００３７】ゲート電極９ｂを挟んで、半導体基板１に
は１対のｎ^-ソース・ドレイン領域４ａ、４ｂが形成さ
れている。ゲート電極９ｂと１対のｎ^-ソース・ドレイ
ン領域４ａ、４ｂとによりＭＯＳトランジスタＴ１が構
成されている。シリコン窒化膜８を覆うように、シリコ
ン窒化膜８とはエッチング特性が異なるＢＰＳＧ膜１５
が形成されている。そのＢＰＳＧ膜１５およびシリコン
窒化膜８に、ｎ^-ソース・ドレイン領域４ａの表面を露
出するビット線コンタクトホール１３が形成されてい
る。

【００３８】そのビット線コンタクトホール１３内に、
ドープトポリシリコン膜１７とタングステンシリサイド
膜１９を含むビット線１８が形成されている。ビット線
１８を覆うようにＢＰＳＧ膜１５上にシリコン酸化膜２
０が形成されている。シリコン酸化膜２０、ＢＰＳＧ膜
１５およびシリコン窒化膜８に、ｎ^-ソース・ドレイン
領域４ｂの表面を露出するストレージノードコンタクト
ホール１１が形成されている。

【００３９】シリコン酸化膜２０上には、ストレージノ
ード２１が形成されている。ストレージノード２１は、
ストレージノードコンタクトホール１１に埋込まれたス
トレージノード柱状部２１ａによって、ｎ^-ソース・ド
レイン領域４ｂと電気的に接続されている。なお、これ
以外の構成については従来の技術の項において説明した
図１１に示す従来の半導体装置の構成と同様なので同一
部材には同一符号を付し、その詳しい説明を省略する。

【００４０】この構造によれば、メモリセル領域Ａのゲ
ート電極９ａ、９ｂにおいては、周辺回路領域Ｂのゲー
ト電極９ｄのように、シリコン窒化膜８に異方性全面エ
ッチングを施すことにより、それぞれのゲート電極９
ａ、９ｂの両側面にのみサイドウォールを形成する処理
を施していない。このため、ｎ^-ソース・ドレイン領域
４ａ、４ｂが全面エッチングによるプラズマダメージを
受けることがなく、その表面に結晶欠陥が入ることが抑
制される。特に、素子分離酸化膜２との境界近傍に位置
するｎ^-ソース・ドレイン領域４ｂでは、ストレージノ
ード２１からそのｎ^-ソース・ドレイン領域４ｂを経て
半導体基板１へ電荷がリークされることが抑制される。
その結果、ＤＲＡＭの記憶保持特性が向上する。

【００４１】次に、本発明の実施の形態に係る半導体装
置の製造方法の一例として上述したＤＲＡＭの製造方法
について説明する。従来の技術の項において説明した図
１２から図１７に示す工程を経た後、図２を参照して、
メモリセル領域Ａ上にフォトレジストパターン２８を形
成する。フォトレジストパターン２８をマスクとしてシ
リコン窒化膜に異方性エッチングを施し、シリコン窒化
膜７ｄおよびゲート電極９ｄの両側面にサイドウォール
８ｄを形成する。その後、素子分離酸化膜２、シリコン
窒化膜７ｄおよびサイドウォール８ｄをマスクとしてイ
オン注入法により５×１０¹⁵／ｃｍ²程度のヒ素イオン
を注入する。これにより、ｎ⁺ソース・ドレイン領域４
ｅ、４ｆが形成される。

【００４２】なお、メモリセル領域Ａにおいては、従来
の技術の項において説明したように、ストレージノード
からシリコン基板への接続リーク電流を抑制する目的か
ら、ｎ⁺ソース・ドレイン領域は形成されない。

【００４３】次に図３を参照して、図２に示すフォトレ
ジストパターン２８を除去する。次に図４を参照して、
シリコン窒化膜８等を覆うようにシリコン基板１上に、
ＣＶＤ法により約４０００ÅのＢＰＳＧ膜１５を形成す
る。その後、窒素雰囲気中で約８５０℃の熱処理を約２
０分間施すことによりＢＰＳＧ膜１５の表面を平坦にす
る。

【００４４】次に図５を参照して、ＢＰＳＧ膜１５上に
形成された所定のフォトレジストパターン（図示せず）
をマスクとして、ＢＰＳＧ膜に異方性エッチングを施
し、ｎ ^-ソース・ドレイン領域４ａ上に位置するシリコ
ン窒化膜８の表面を露出する。このとき、フルオロカー
ボン系のガスを用い、圧力約１００ｍＴｏｒｒ〜１Ｔｏ
ｒｒの範囲の下でエッチングするのが望ましい。また、
終点はエッチング時間で管理するのが好ましい。

【００４５】またこの場合、ＢＰＳＧ膜１５とシリコン
窒化膜８とのエッチング選択比が大きく、シリコン窒化
膜を実質的に残しながらＢＰＳＧ膜がエッチングされ
る。

【００４６】次に図６を参照して、ｎ^-ソース・ドレイ
ン領域４ａ上に位置するシリコン窒化膜８に異方性エッ
チングを施し、ｎ^-ソース・ドレイン領域４ａの表面を
露出する。このとき、ＣＨＦ₃を含むフルオロカーボン
系のガスを用い、圧力約１００ｍＴｏｒｒ〜１Ｔｏｒｒ
の範囲の下でエッチングするのが望ましい。これらのエ
ッチングにより、自己整合的にビット線コンタクトホー
ル１３が形成される。

【００４７】なお、従来の技術の項の図２２に示す工程
において説明したのと同様に、ゲート電極９ａ、９ｂ上
端のシリコン窒化膜８が約２５０Å程度エッチングされ
る。

【００４８】次に図７を参照して、ビット線コンタクト
ホール１３内を含むＢＰＳＧ膜１５上にＣＶＤ法により
リンをドープしたドープトポリシリコン膜を形成する。
そのドープトポリシリコン膜上にＣＶＤ法によりタング
ステンシリサイド膜を形成する。その後、所定のフォト
レジストパターン（図示せず）により、ドープトポリシ
リコン膜およびタングステンシリサイド膜に異方性エッ
チングを施し、ビット線１８を形成する。

【００４９】次に図８を参照して、ビット線１８を覆う
ようにＢＰＳＧ膜１５上に、ＣＶＤ法によりシリコン酸
化膜２０を形成する。

【００５０】次に図９を参照して、シリコン酸化膜２０
上に形成される所定のフォトレジストパターン（図示せ
ず）をマスクとして、シリコン酸化膜２０およびＢＰＳ
Ｇ膜１５にフルオロカーボン系のガスを用いて異方性エ
ッチングを施し、シリコン窒化膜８の表面を露出する。
引き続き、シリコン窒化膜８にＣＨＦ₃を含むフルオロ
カーボン系のガスを用いて異方性エッチングを施し、ｎ
^-ソース・ドレイン領域４ｂの表面を露出する。これに
より、ストレージノードコンタクトホール１１が形成さ
れる。なお、エッチングの際の圧力はいずれも、約１０
０ｍＴｏｒｒ〜１Ｔｏｒｒの範囲が望ましい。

【００５１】またこのとき、ストレージノードコンタク
トホール形成のためのフォトレジストパターンが仮に、
ゲート電極９ｂ側にずれて形成されたとしても、ゲート
電極９ｂの側面に接するシリコン窒化膜を実質的に残し
ながら、ストレージノードコンタクトホールが形成され
る。

【００５２】次に図１０を参照して、ストレージノード
コンタクトホール１１内を含むシリコン酸化膜２０上
に、ＣＶＤ法により約７０００Åのリンをドープしたド
ープトポリシリコン膜を形成する。ドープトポリシリコ
ン膜上に形成される所定のフォトレジストパターン（図
示せず）をマスクとして、ドープトポリシリコン膜に異
方性エッチングを施しストレージノード２１を形成す
る。このストレージノード２１は、ストレージノードコ
ンタクトホール１１内に形成されたストレージノード柱
状部２１ａを介してｎ^-ソース・ドレイン領域４ｂと電
気的に接続されている。

【００５３】この後、従来の技術の項において説明した
ようにストレージノード２１上にキャパシタ絶縁膜を介
在させてセルプレートを形成する。これにより、図１に
示すＤＲＡＭが完成する。

【００５４】この製造方法によれば、特に、図２に示す
工程において、周辺回路領域Ｂのゲート電極９ｄのサイ
ドウォール８ｄを形成する際に、メモリセル領域Ａに位
置するシリコン窒化膜８上には、フォトレジストパター
ンが形成されている。このため、メモリセル領域Ａに位
置するシリコン窒化膜８には、異方性エッチングが施さ
れない。これにより、ソース・ドレイン領域４ａ、４ｂ
の表面には、異方性全面エッチングに伴うプラズマによ
って、結晶欠陥等が発生することがない。その結果、特
に、ストレージノードが接続されたソース・ドレイン領
域４ｂからシリコン基板へ電荷がリークすることが抑制
され、ＤＲＡＭの記憶保持特性が劣化することが抑えら
れる。

【００５５】また、ゲート電極を覆うシリコン窒化膜８
と、そのシリコン窒化膜８上に形成されたＢＰＳＧ膜１
５とのエッチングレートの違いを利用して、実質的にシ
リコン窒化膜８をエッチングすることなくＢＰＳＧ膜１
５をエッチングすることができ、自己整合的にビット線
コンタクトホールを形成することができる。

【００５６】なお、上記実施の形態では、ソース・ドレ
イン領域にストレージノードが接続された例について説
明したが、ストレージノードに限られず、他の導電層で
もよく、導電層からシリコン基板へのリーク電流の低減
が図られる半導体装置を形成することができる。

【００５７】またここでは、シリコン窒化膜とＢＰＳＧ
膜とを例に挙げたが、エッチング選択比の値が大きな膜
であればこれらの膜に限られない。

【００５８】なお、今回開示された実施の形態はすべて
の点で例示であって制限的なものではないと考えられる
べきである。本発明の範囲は上記で説明した範囲ではな
く、特許請求の範囲によって示され、特許請求の範囲と
均等の意味および範囲でのすべての変更が含まれること
が意図される。

【００５９】

【発明の効果】本発明の１つの局面における半導体装置
の製造方法によれば、第１領域には、第１ゲート電極お
よび第１ソース・ドレイン領域を含むＭＯＳトランジス
タが形成される。第２領域には、第２ゲート電極および
第２ソース・ドレイン領域を含むＭＯＳトランジスタが
形成される。第２ゲート電極の両側面にサイドウォール
を形成する際に、第１領域に位置する第１絶縁膜上に
は、フォトレジストが形成されており、異方性エッチン
グが施されない。このため、第１ソース・ドレイン領域
の表面には、異方性全面エッチングに伴うプラズマによ
って、結晶欠陥等が発生することがない。これにより、
第１ソース・ドレイン領域の表面を露出するコンタクト
ホールに埋め込まれた導電層から第１ソース・ドレイン
領域を経て半導体基板へ電流がリークすることが抑制さ
れる。その結果、リーク電流の低減が図られる半導体装
置を形成することができる。

【００６０】好ましくは、第２絶縁膜上にストレージノ
ードを形成する工程と、ストレージノード上にキャパシ
タ絶縁膜を介在させてセルプレートを形成する工程とを
さらに備えている。ストレージノードを形成する工程は
前記導電層を形成する工程を含んでいる。

【００６１】この場合、キャパシタとＭＯＳトランジス
タとを含むメモリセルが形成される。そのキャパシタの
ストレージノードは導電層と接続されている。このた
め、ストレージノードに蓄積された電荷が第１ソース・
ドレイン領域から半導体基板へリークすることが抑制さ
れる。その結果、記憶保持特性の劣化が抑制される半導
体装置を得ることができる。

【００６２】また好ましくは、コンタクトホールを形成
する工程は、以下の工程を含んでいる。第１絶縁膜と第
２絶縁膜とのエッチング特性の違いを利用して、第１ゲ
ート電極の側面と上面に形成されている第１絶縁膜を実
質的に残しながら第２絶縁膜にエッチングを施して、第
１ソース・ドレイン領域上に位置する第１絶縁膜の表面
を露出する。露出した第１絶縁膜に異方性エッチングを
施して、第１ソース・ドレイン領域の表面を露出する。

【００６３】この場合、第１ゲート電極の側面に接する
第１絶縁膜が実質的にエッチングされることなく第２絶
縁膜にエッチングが施されて第１ソース・ドレイン領域
上に位置する第１絶縁膜の表面が露出する。さらに、そ
の第１絶縁膜に異方性エッチングが施されてコンタクト
ホールが形成される。その結果、自己整合的に容易にコ
ンタクトホールを形成することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置の製造方法によって得ら
れた半導体装置の一断面図である。

【図２】本発明の実施の形態に係る半導体装置の製造
方法の一工程を示す断面図である。

【図３】同実施の形態において、図２に示す工程の後
に行なわれる工程を示す断面図である。

【図４】同実施の形態において、図３に示す工程の後
に行なわれる工程を示す断面図である。

【図５】同実施の形態において、図４に示す工程の後
に行なわれる工程を示す断面図である。

【図６】同実施の形態において、図５に示す工程の後
に行なわれる工程を示す断面図である。

【図７】同実施の形態において、図６に示す工程の後
に行なわれる工程を示す断面図である。

【図８】同実施の形態において、図７に示す工程の後
に行なわれる工程を示す断面図である。

【図９】同実施の形態において、図８に示す工程の後
に行なわれる工程を示す断面図である。

【図１０】同実施の形態において、図９に示す工程の
後に行なわれる工程を示す断面図である。

【図１１】従来の半導体装置の一断面図である。

【図１２】従来の半導体装置の製造方法の一工程を示
す断面図である。

【図１３】図１２に示す工程の後に行なわれる工程を
示す断面図である。

【図１４】図１３に示す工程の後に行なわれる工程を
示す断面図である。

【図１５】図１４に示す工程の後に行なわれる工程を
示す断面図である。

【図１６】図１５に示す工程の後に行なわれる工程を
示す断面図である。

【図１７】図１６に示す工程の後に行なわれる工程を
示す断面図である。

【図１８】図１７に示す工程の後に行なわれる工程を
示す断面図である。

【図１９】図１８に示す工程の後に行なわれる工程を
示す断面図である。

【図２０】図１９に示す工程の後に行なわれる工程を
示す断面図である。

【図２１】図２０に示す工程の後に行なわれる工程を
示す断面図である。

【図２２】図２１に示す工程の後に行なわれる工程を
示す断面図である。

【図２３】図２２に示す工程の後に行なわれる工程を
示す断面図である。

【図２４】図２３に示す工程の後に行なわれる工程を
示す断面図である。

【図２５】図２４に示す工程の後に行なわれる工程を
示す断面図である。

【図２６】図２５に示す工程の後に行なわれる工程を
示す断面図である。

【符号の説明】

１シリコン基板、２素子分離酸化膜、３ａ，３ｂ，
３ｃゲート絶縁膜、４ａ〜４ｄｎ^-ソース・ドレイ
ン領域、８シリコン窒化膜、９ａ〜９ｄゲート電
極、１１ストレージノードコンタクトホール、１３
ビット線コンタクトホール、１５ＢＰＳＧ膜、１８
ビット線、２０シリコン酸化膜、２１ストレージノー
ド、２２キャパシタ絶縁膜、２３セルプレート、２
４キャパシタ。

Claims

【特許請求の範囲】

【請求項１】半導体基板の主表面に素子分離絶縁膜を
挟んで第１領域と第２領域とを形成する工程と、前記主表面の前記第１領域に、ゲート絶縁膜を介在させ
て第１ゲート電極を形成する工程と、前記主表面の前記第２領域に、ゲート絶縁膜を介在させ
て第２ゲート電極を形成する工程と、前記第１ゲート電極を挟んで、前記主表面の前記第１領
域に１対の第１ソース・ドレイン領域を形成する工程
と、前記第２ゲート電極を挟んで、前記主表面の前記第２領
域に１対の第２ソース・ドレイン領域を形成する工程
と、前記第１および第２ゲート電極の側面に接して、前記第
１および第２ゲート電極を覆うように、前記半導体基板
上に第１絶縁膜を形成する工程と、前記第１ゲート電極を含む前記第１領域をフォトレジス
トで被覆する工程と、前記フォトレジストをマスクとして、前記第１絶縁膜に
異方性エッチングを施し、前記第２ゲート電極の両側面
にサイドウォールを形成する工程と、前記第１絶縁膜によって被覆された第１ゲート電極およ
びサイドウォールが設けられた第２ゲート電極を覆うよ
うに前記半導体基板上に第２絶縁膜を形成する工程と、前記第２絶縁膜および前記第１絶縁膜に、前記第１ソー
ス・ドレイン領域の表面を露出するコンタクトホールを
形成する工程と、前記コンタクトホール内に導電層を形成する工程とを備
えた、半導体装置の製造方法。
【請求項２】前記第２絶縁膜上にストレージノードを
形成する工程と、前記ストレージノード上にキャパシタ絶縁膜を介在させ
てセルプレートを形成する工程とをさらに備え、前記ストレージノードを形成する工程は前記導電層を形
成する工程を含む、請求項１記載の半導体装置の製造方
法。
【請求項３】前記コンタクトホールを形成する工程
は、前記第１絶縁膜と前記第２絶縁膜とのエッチング特性の
違いを利用して、前記第１ゲート電極の側面と上面に形
成されている前記第１絶縁膜を実質的に残しながら前記
第２絶縁膜にエッチングを施して、前記第１ソース・ド
レイン領域上に位置する前記第１絶縁膜の表面を露出す
る工程と、前記露出した前記第１絶縁膜に異方性エッチングを施し
て、前記第１ソース・ドレイン領域の表面を露出する工
程とを含む、請求項１または２に記載の半導体装置の製
造方法。