JPH1065150A - Ｄｍｏｓ ｆｅｔ - Google Patents
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- JPH1065150A JPH1065150A JP21451896A JP21451896A JPH1065150A JP H1065150 A JPH1065150 A JP H1065150A JP 21451896 A JP21451896 A JP 21451896A JP 21451896 A JP21451896 A JP 21451896A JP H1065150 A JPH1065150 A JP H1065150A
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- drain
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- source
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
- H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
- H10D64/251—Source or drain electrodes for field-effect devices
- H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies
Landscapes
- Photo Coupler, Interrupter, Optical-To-Optical Conversion Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 従来の横型ＤＭＯＳ ＦＥＴにより所定の耐
圧が得られオン抵抗も最低となるようドリフトチャンネ
ル長Ｌｄ、ドリフトチャンネルの濃度が十分最適化され
ている場合に、尚一層オン抵抗の低減を実現することに
ある。 【解決手段】本発明では次の点に着目して実現した。横
型ＤＭＯＳ ＦＥＴのオン抵抗を低減させるために、一
般的にはゲートの幅を増大させて電流通路を大きくしオ
ン抵抗を低下させる。これに伴いドリフトチャンネル、
ソース領域等も増大しチイプサイズが大きくなる。そこ
で、ドリフトチャンネル、ソース領域の面積を大きくし
ないで、ドレイン層をドリフト層のより深い位置まで掘
り下げることにより面積を増したのと同じ効果を求め
た。
圧が得られオン抵抗も最低となるようドリフトチャンネ
ル長Ｌｄ、ドリフトチャンネルの濃度が十分最適化され
ている場合に、尚一層オン抵抗の低減を実現することに
ある。 【解決手段】本発明では次の点に着目して実現した。横
型ＤＭＯＳ ＦＥＴのオン抵抗を低減させるために、一
般的にはゲートの幅を増大させて電流通路を大きくしオ
ン抵抗を低下させる。これに伴いドリフトチャンネル、
ソース領域等も増大しチイプサイズが大きくなる。そこ
で、ドリフトチャンネル、ソース領域の面積を大きくし
ないで、ドレイン層をドリフト層のより深い位置まで掘
り下げることにより面積を増したのと同じ効果を求め
た。
Description
【０００１】
【発明の属する技術分野】スイッチング電源や半導体リ
レーに利用される横型ＤＭＯＳ ＦＥＴスイッチ素子に
関し、特に、素子のサイズを変更することなくオン抵抗
を低減させる構造に関する。
レーに利用される横型ＤＭＯＳ ＦＥＴスイッチ素子に
関し、特に、素子のサイズを変更することなくオン抵抗
を低減させる構造に関する。
【０００２】
【従来の技術】図１４は、横型ＤＭＯＳ ＦＥＴがスイ
ッチ素子として用いられている半導体リレーの回路図の
一例を示す。１４１はＩＮ１及びＩＮ２端子に印加され
た入力信号を光に変換するＬＥＤである。１４２はＬＥ
Ｄ１４１が発生させた光信号を受けて電気信号に変換す
る電圧出力型フォトダイオードアレイである。ＬＥＤ１
４１と組み合わせて入力信号源から電気的に絶縁され
る。１４３ａ、１４３ｂは電圧出力型フォトダイオード
アレイ１４２の出力信号をゲートＧに受けるとドレイン
ＤとソースＳ間が導通状態又は遮断状態になるＤＭＯＳ
ＦＥＴである。双方向の導通を得るため２個逆方向に
接続している。ＤＭＯＳ ＦＥＴが導通状態にある時の
ドレインＤとソースＳ間の抵抗をオン抵抗と呼ぶ。１４
４はゲートＧに蓄積した電荷を放電させるためにゲート
Ｇ、ソースＳ間に並列される制御回路である。また、こ
の制御回路１４４は寄生トランジスタを発生させないよ
う薄膜抵抗等を用いて構成する。次にこの半導体リレー
の動作を説明す。ＩＮ１及びＩＮ２端子に入力信号が印
加されると光電効果によりＬＥＤ１４１を介してフォト
ダイオードアレイ１４２に一定の電流が発生する。この
電流は全てゲートＧに流れ込む。ゲート容量が充電され
ＤＭＯＳ ＦＥＴのしきい値を超える電圧がゲートに印
加されるとＤＭＯＳ ＦＥＴはオン状態に達し、ソース
Ｓ及びドレインＤ間の低インピーダンス状態は保持され
る。そのため、出力端子ＯＵＴ１とＯＵＴ２の間にはオ
ン抵抗によって決定される電流を流すことができる。入
力信号として測定信号を伝達する場合にはソースＳ及び
ドレインＤ間のオン抵抗は出来る限り小さいことが望ま
れる。また、ＤＭＯＳ ＦＥＴがスイッチング電源に使
用される場合には十分な耐圧と、電力損失を少なくする
ために特に低いオン抵抗が要求される。
ッチ素子として用いられている半導体リレーの回路図の
一例を示す。１４１はＩＮ１及びＩＮ２端子に印加され
た入力信号を光に変換するＬＥＤである。１４２はＬＥ
Ｄ１４１が発生させた光信号を受けて電気信号に変換す
る電圧出力型フォトダイオードアレイである。ＬＥＤ１
４１と組み合わせて入力信号源から電気的に絶縁され
る。１４３ａ、１４３ｂは電圧出力型フォトダイオード
アレイ１４２の出力信号をゲートＧに受けるとドレイン
ＤとソースＳ間が導通状態又は遮断状態になるＤＭＯＳ
ＦＥＴである。双方向の導通を得るため２個逆方向に
接続している。ＤＭＯＳ ＦＥＴが導通状態にある時の
ドレインＤとソースＳ間の抵抗をオン抵抗と呼ぶ。１４
４はゲートＧに蓄積した電荷を放電させるためにゲート
Ｇ、ソースＳ間に並列される制御回路である。また、こ
の制御回路１４４は寄生トランジスタを発生させないよ
う薄膜抵抗等を用いて構成する。次にこの半導体リレー
の動作を説明す。ＩＮ１及びＩＮ２端子に入力信号が印
加されると光電効果によりＬＥＤ１４１を介してフォト
ダイオードアレイ１４２に一定の電流が発生する。この
電流は全てゲートＧに流れ込む。ゲート容量が充電され
ＤＭＯＳ ＦＥＴのしきい値を超える電圧がゲートに印
加されるとＤＭＯＳ ＦＥＴはオン状態に達し、ソース
Ｓ及びドレインＤ間の低インピーダンス状態は保持され
る。そのため、出力端子ＯＵＴ１とＯＵＴ２の間にはオ
ン抵抗によって決定される電流を流すことができる。入
力信号として測定信号を伝達する場合にはソースＳ及び
ドレインＤ間のオン抵抗は出来る限り小さいことが望ま
れる。また、ＤＭＯＳ ＦＥＴがスイッチング電源に使
用される場合には十分な耐圧と、電力損失を少なくする
ために特に低いオン抵抗が要求される。
【０００３】図１５は、従来の横型ＤＭＯＳ ＦＥＴの
断面図である。１５０はｐ型シリコン基板である。１５
１はｎ型半導体のドリフト層である。１５２はｎ型半導
体のドレイン層である。１５３はドレイン層１５２に接
続されたドレイン電極である。１５４はＬｏｃｏｓプロ
セスにより形成されたシリコン酸化膜（ＳｉＯ2）であ
る。単にＬｏｃｏｓと呼ぶ場合もある。１５５は基板１
５０の中に形成されたｐベース層である。ｐベース１５
５とドレイン電極１５３との間の長さをドリフトチャン
ネル長という。図ではＬDで示した。このＬDが大きいほ
ど耐圧が大きくなるがオン抵抗も増加する。オン抵抗を
下げるためにドリフトチャンネルの濃度を上げると空乏
層が伸び難く耐圧が下がる。従ってドリフトチャンネル
の幅（図面に垂直方向）を拡げることと合わせて最適値
が決まる。１５６はｐベース層１５５の中に形成された
ｎ型半導体のソース層である。１５７はソース層１５６
に接続されたソース電極である。１５８はｐベース層１
５５からドリフト層１５１にわたってシリコン酸化膜１
５４を介して形成したゲート電極である。１５９は絶縁
保護膜である。図１４で説明したドレインＤ、ソース
Ｓ、ゲートＧはそれぞれ図１５のドレイン電極１５３、
ソース電極１５７、ゲート電極１５８と対応する。図の
中で、後の説明の都合上ドレイン層１５２の表面を掘り
下げ寸法の基準点とし、ａで示している。ＤＭＯＳ Ｆ
ＥＴのドリフトチャンネル長ＬD及びドリフト層１５１
の濃度の最適値が既に決定されている場合に、さらにオ
ン抵抗を低下させるには、電流経路を確保するためチッ
プサイズを大きくする必要がある。チップサイズが大き
くなるとパッケイジサイズも大きくなるため実装密度が
低下する。その上コストアップを招く。
断面図である。１５０はｐ型シリコン基板である。１５
１はｎ型半導体のドリフト層である。１５２はｎ型半導
体のドレイン層である。１５３はドレイン層１５２に接
続されたドレイン電極である。１５４はＬｏｃｏｓプロ
セスにより形成されたシリコン酸化膜（ＳｉＯ2）であ
る。単にＬｏｃｏｓと呼ぶ場合もある。１５５は基板１
５０の中に形成されたｐベース層である。ｐベース１５
５とドレイン電極１５３との間の長さをドリフトチャン
ネル長という。図ではＬDで示した。このＬDが大きいほ
ど耐圧が大きくなるがオン抵抗も増加する。オン抵抗を
下げるためにドリフトチャンネルの濃度を上げると空乏
層が伸び難く耐圧が下がる。従ってドリフトチャンネル
の幅（図面に垂直方向）を拡げることと合わせて最適値
が決まる。１５６はｐベース層１５５の中に形成された
ｎ型半導体のソース層である。１５７はソース層１５６
に接続されたソース電極である。１５８はｐベース層１
５５からドリフト層１５１にわたってシリコン酸化膜１
５４を介して形成したゲート電極である。１５９は絶縁
保護膜である。図１４で説明したドレインＤ、ソース
Ｓ、ゲートＧはそれぞれ図１５のドレイン電極１５３、
ソース電極１５７、ゲート電極１５８と対応する。図の
中で、後の説明の都合上ドレイン層１５２の表面を掘り
下げ寸法の基準点とし、ａで示している。ＤＭＯＳ Ｆ
ＥＴのドリフトチャンネル長ＬD及びドリフト層１５１
の濃度の最適値が既に決定されている場合に、さらにオ
ン抵抗を低下させるには、電流経路を確保するためチッ
プサイズを大きくする必要がある。チップサイズが大き
くなるとパッケイジサイズも大きくなるため実装密度が
低下する。その上コストアップを招く。
【０００４】図１６は、従来型ドレインに対するドレイ
ン電流を示すシミュレーショングラフである。ドレイン
層１５２は通常の深さとして１μｍ、ドリフト層１５１
の厚さは４μｍ、基板の底まで約１０μｍ、これらの幅
（図面に垂直の方向）は１μｍとしている。ソース電極
１５７に０Ｖ、ゲート電極１５８に１０Ｖ、ドレイン電
極１５３に０．２Ｖを印加した場合を計算すると、ソー
ス電極１５７とドレイン電極１５３の間に流れる電流は
１．９８６×１０-6Ａとなる。
ン電流を示すシミュレーショングラフである。ドレイン
層１５２は通常の深さとして１μｍ、ドリフト層１５１
の厚さは４μｍ、基板の底まで約１０μｍ、これらの幅
（図面に垂直の方向）は１μｍとしている。ソース電極
１５７に０Ｖ、ゲート電極１５８に１０Ｖ、ドレイン電
極１５３に０．２Ｖを印加した場合を計算すると、ソー
ス電極１５７とドレイン電極１５３の間に流れる電流は
１．９８６×１０-6Ａとなる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、従来
の横型ＤＭＯＳ ＦＥＴにより所定の耐圧が得られオン
抵抗も最低となるようドリフトチャンネル長Ｌｄ、ドリ
フトチャンネルの濃度が十分最適化されている場合に、
尚一層オン抵抗の低減を実現することにある。
の横型ＤＭＯＳ ＦＥＴにより所定の耐圧が得られオン
抵抗も最低となるようドリフトチャンネル長Ｌｄ、ドリ
フトチャンネルの濃度が十分最適化されている場合に、
尚一層オン抵抗の低減を実現することにある。
【０００６】
【課題を解決するための手段】本発明では次の点に着目
した。横型ＤＭＯＳ ＦＥＴのオン抵抗を低減させるた
めに、一般的にはゲートの幅を増大させて電流通路を大
きくしオン抵抗を低下させる。これに伴いドリフトチャ
ンネル、ソース領域等も増大しチイプサイズが大きくな
る。そこで、ドリフトチャンネル、ソース領域の面積を
大きくしないで、ドリフト層をより深い位置まで掘り下
げることにより面積を増したのと同じ効果を求める。本
発明の横型ＤＭＯＳ ＦＥＴは、 シリコン基板の一つ
の面に形成された半導体のドリフト層及びｐベース層
と、前記ドリフト層の自由面側に形成されたドレイン層
と、前記ｐベース層の自由面側に形成されたソース層
と、前記ｐベース層からドリフト層にわたってシリコン
酸化膜を介して設けられたゲート電極とを含む横型ＤＭ
ＯＳ ＦＥＴにおいて、前記ドリフト層のより深く掘り
下げた位置に前記ドレイン層を形成してオン抵抗を低減
させたことを特徴とする。
した。横型ＤＭＯＳ ＦＥＴのオン抵抗を低減させるた
めに、一般的にはゲートの幅を増大させて電流通路を大
きくしオン抵抗を低下させる。これに伴いドリフトチャ
ンネル、ソース領域等も増大しチイプサイズが大きくな
る。そこで、ドリフトチャンネル、ソース領域の面積を
大きくしないで、ドリフト層をより深い位置まで掘り下
げることにより面積を増したのと同じ効果を求める。本
発明の横型ＤＭＯＳ ＦＥＴは、 シリコン基板の一つ
の面に形成された半導体のドリフト層及びｐベース層
と、前記ドリフト層の自由面側に形成されたドレイン層
と、前記ｐベース層の自由面側に形成されたソース層
と、前記ｐベース層からドリフト層にわたってシリコン
酸化膜を介して設けられたゲート電極とを含む横型ＤＭ
ＯＳ ＦＥＴにおいて、前記ドリフト層のより深く掘り
下げた位置に前記ドレイン層を形成してオン抵抗を低減
させたことを特徴とする。
【０００７】
【発明の実施の形態】図１は本発明の一実施形態を示す
横型ＤＭＯＳ ＦＥＴの構造断面図である。符号は各図
面共共通である。１５０はｐ型シリコン基板である。１
５１はｎ型半導体のドリフト層である。１５２ａはｎ型
半導体のドレイン層である。この部分を従来のＤＭＯＳ
ＦＥＴよりもドリフト層１５１のより深い位置に設け
ている。１５３はドレイン層１５２に接続されたドレイ
ン電極である。１５４はＬｏｃｏｓプロセスにより形成
されたシリコン酸化膜ＳｉＯ2である。単にＬｏｃｏｓ
と呼ぶ場合もある。１５５は基板１５０の中に形成され
たｐベース層である。ｐベース１５５とドレイン電極１
５３との間の長さをドリフトチャンネル長という。図で
はＬDで示した。このＬDが大きいほど耐圧が大きくなる
がオン抵抗も増加する。オン抵抗を下げるためにドリフ
トチャンネルの濃度を上げるほど空乏層は伸び難く耐圧
が下がる。従ってドリフトチャンネルの幅（図面に垂直
方向）を拡げることと合わせて最適値が決まる。１５６
はｐベース層１５５の中に形成されたｎ型半導体のソー
ス層である。１５７はソース層１５６に接続されたソー
ス電極である。１５８はｐベース層１５５からドリフト
層１５１にわたって酸化膜１５４を介して形成したゲー
ト電極である。１５９は絶縁保護膜である。図１４で説
明したドレインＤ、ソースＳ、ゲートＧはそれぞれ図１
のドレイン電極１５３、ソース電極１５７、ゲート電極
１５８と対応する。図の中でも図１５と同じ基準でドレ
イン層１５２の表面の掘り下げ寸法の基準点とし、ａで
示している。
横型ＤＭＯＳ ＦＥＴの構造断面図である。符号は各図
面共共通である。１５０はｐ型シリコン基板である。１
５１はｎ型半導体のドリフト層である。１５２ａはｎ型
半導体のドレイン層である。この部分を従来のＤＭＯＳ
ＦＥＴよりもドリフト層１５１のより深い位置に設け
ている。１５３はドレイン層１５２に接続されたドレイ
ン電極である。１５４はＬｏｃｏｓプロセスにより形成
されたシリコン酸化膜ＳｉＯ2である。単にＬｏｃｏｓ
と呼ぶ場合もある。１５５は基板１５０の中に形成され
たｐベース層である。ｐベース１５５とドレイン電極１
５３との間の長さをドリフトチャンネル長という。図で
はＬDで示した。このＬDが大きいほど耐圧が大きくなる
がオン抵抗も増加する。オン抵抗を下げるためにドリフ
トチャンネルの濃度を上げるほど空乏層は伸び難く耐圧
が下がる。従ってドリフトチャンネルの幅（図面に垂直
方向）を拡げることと合わせて最適値が決まる。１５６
はｐベース層１５５の中に形成されたｎ型半導体のソー
ス層である。１５７はソース層１５６に接続されたソー
ス電極である。１５８はｐベース層１５５からドリフト
層１５１にわたって酸化膜１５４を介して形成したゲー
ト電極である。１５９は絶縁保護膜である。図１４で説
明したドレインＤ、ソースＳ、ゲートＧはそれぞれ図１
のドレイン電極１５３、ソース電極１５７、ゲート電極
１５８と対応する。図の中でも図１５と同じ基準でドレ
イン層１５２の表面の掘り下げ寸法の基準点とし、ａで
示している。
【０００８】図２は図１のドレイン層１５２の近傍の構
造を拡大した断面図である。ａで示した従来例のドレイ
ン層１５２の表面からｄだけ掘り下げた位置に本発明の
ドレイン層１５２ａの表面があることを示している。図
３は本発明によるドレイン層１５２ａの掘り下げ量ｄに
対するドレイン電流を示すシミュレーショングラフであ
る。ドレイン層１５２ａの深さとして２μｍ、ドリフト
層１５１の厚さは４μｍ、基板の底まで約１０μｍ、こ
れらの幅（図面に垂直の方向）は１μｍとしている。図
１５の場合と同様にソース電極１５７に０Ｖ、ゲート電
極１５８に１０Ｖ、ドレイン電極１５３に０．２Ｖを印
加した場合を計算すると、ソース電極１５７とドレイン
電極１５３の間に流れる電流は２．０６９×１０-6Ａと
なる。他の条件が同じであれば図１５が示す従来の横型
ＤＭＯＳ ＦＥＴに比べて約４％多くの電流を流すこと
ができる。
造を拡大した断面図である。ａで示した従来例のドレイ
ン層１５２の表面からｄだけ掘り下げた位置に本発明の
ドレイン層１５２ａの表面があることを示している。図
３は本発明によるドレイン層１５２ａの掘り下げ量ｄに
対するドレイン電流を示すシミュレーショングラフであ
る。ドレイン層１５２ａの深さとして２μｍ、ドリフト
層１５１の厚さは４μｍ、基板の底まで約１０μｍ、こ
れらの幅（図面に垂直の方向）は１μｍとしている。図
１５の場合と同様にソース電極１５７に０Ｖ、ゲート電
極１５８に１０Ｖ、ドレイン電極１５３に０．２Ｖを印
加した場合を計算すると、ソース電極１５７とドレイン
電極１５３の間に流れる電流は２．０６９×１０-6Ａと
なる。他の条件が同じであれば図１５が示す従来の横型
ＤＭＯＳ ＦＥＴに比べて約４％多くの電流を流すこと
ができる。
【０００９】図４はドレイン層の掘り下げ量ｄに対する
オン抵抗の低下率を示すシミュレーショングラフであ
る。掘り下げ量ｄが一定の値を超えるとオン抵抗が急速
に減少することが分かる。次に本発明の横型ＤＭＯＳ
ＦＥＴの製作工程の概略を説明する。製作工程は図面番
号通りに進行する。図５はドリフト層とＬｏｃｏｓ酸化
膜の形成を示す断面図である。ｐ形シリコン基板１５０
の上にイオン注入によりドリフト層１５１を作る。その
上にＬｏｃｏｓプロセスにより厚い二酸化珪素膜（Ｌｏ
ｃｏｓ）を形成する。図６はドレイン部のＬｏｃｏｓ酸
化膜のフォトエッチングを示す断面図である。ドレイン
層を形成する位置を除いてフォトレジストを塗布する。
図７はＬｏｃｏｓ酸化膜のエッチング後の断面図であ
る。先の工程でフォトレジストを塗布しなかったドレイ
ン層を予定する部分の酸化膜をエッチングにより掘り下
げる。そしてフォトレジストを取り除く。ここで、従来
のＤＭＯＳ ＦＥＴを製作する場合は図１１の工程に進
めばよい。
オン抵抗の低下率を示すシミュレーショングラフであ
る。掘り下げ量ｄが一定の値を超えるとオン抵抗が急速
に減少することが分かる。次に本発明の横型ＤＭＯＳ
ＦＥＴの製作工程の概略を説明する。製作工程は図面番
号通りに進行する。図５はドリフト層とＬｏｃｏｓ酸化
膜の形成を示す断面図である。ｐ形シリコン基板１５０
の上にイオン注入によりドリフト層１５１を作る。その
上にＬｏｃｏｓプロセスにより厚い二酸化珪素膜（Ｌｏ
ｃｏｓ）を形成する。図６はドレイン部のＬｏｃｏｓ酸
化膜のフォトエッチングを示す断面図である。ドレイン
層を形成する位置を除いてフォトレジストを塗布する。
図７はＬｏｃｏｓ酸化膜のエッチング後の断面図であ
る。先の工程でフォトレジストを塗布しなかったドレイ
ン層を予定する部分の酸化膜をエッチングにより掘り下
げる。そしてフォトレジストを取り除く。ここで、従来
のＤＭＯＳ ＦＥＴを製作する場合は図１１の工程に進
めばよい。
【００１０】以下の工程が本願発明の特徴であるドレイ
ン層を掘り下げる工程である。図８はＬｏｃｏｓ酸化膜
のフォトエッチングを示す断面図である。図７の工程で
製作した基板のドレイン層を予定する位置を除いてフォ
トレジストを塗布する。図９はフォトエッチングによる
ドリフト層の再エッチングを説明する断面図である。ド
レイン層を予定する部分のドリフト層を所定の値ｄ及び
ドレイン層の厚さ分だけ再びエッチングして掘り下げ
る。図１０はレジストを除去した断面図である。図１１
はゲート電極の形成を示す断面図である。図７または図
１０の工程で加工した基板のドレイン層及びソース層を
予定する部分をＬｏｃｏｓプロセスにより選択的に酸化
して酸化膜を形成する。その上所定の位置にポリシリコ
ンのゲート電極を形成する。このプロセスは一般化され
たＳｉゲートプロセスを用いることができる。図１２は
ｐベースの形成を示す断面図である。イオン注入により
ｐベース層を形成する。図１３はＮ+ソース領域の形成
を示す断面図である。Ａｓイオンなどの打ち込みにより
Ｎ+のドレイン層およびソース層を形成する。次にこの
両層の上にＳｉ入りＡｌスパッタ蒸着やドライエッチン
グなどの方法によりドレイン電極およびソース電極を形
成し、水素アニール、絶縁保護膜の塗布の工程を経て図
１で示した横型ＤＭＯＳ ＦＥＴが完成する。
ン層を掘り下げる工程である。図８はＬｏｃｏｓ酸化膜
のフォトエッチングを示す断面図である。図７の工程で
製作した基板のドレイン層を予定する位置を除いてフォ
トレジストを塗布する。図９はフォトエッチングによる
ドリフト層の再エッチングを説明する断面図である。ド
レイン層を予定する部分のドリフト層を所定の値ｄ及び
ドレイン層の厚さ分だけ再びエッチングして掘り下げ
る。図１０はレジストを除去した断面図である。図１１
はゲート電極の形成を示す断面図である。図７または図
１０の工程で加工した基板のドレイン層及びソース層を
予定する部分をＬｏｃｏｓプロセスにより選択的に酸化
して酸化膜を形成する。その上所定の位置にポリシリコ
ンのゲート電極を形成する。このプロセスは一般化され
たＳｉゲートプロセスを用いることができる。図１２は
ｐベースの形成を示す断面図である。イオン注入により
ｐベース層を形成する。図１３はＮ+ソース領域の形成
を示す断面図である。Ａｓイオンなどの打ち込みにより
Ｎ+のドレイン層およびソース層を形成する。次にこの
両層の上にＳｉ入りＡｌスパッタ蒸着やドライエッチン
グなどの方法によりドレイン電極およびソース電極を形
成し、水素アニール、絶縁保護膜の塗布の工程を経て図
１で示した横型ＤＭＯＳ ＦＥＴが完成する。
【００１１】
【発明の効果】本発明によれば、横型ＤＭＯＳＦＥＴの
ドレイン取り出し層のＮ+領域を掘り下げることにより
ドリフトチャンネルを流れる電流を効率よく吸収できる
のでオン抵抗を下げる効果がある。ドレイン取り出しＮ
+領域を２μｍ掘り下げたことによりオン抵抗を約４％
下げることができた。
ドレイン取り出し層のＮ+領域を掘り下げることにより
ドリフトチャンネルを流れる電流を効率よく吸収できる
のでオン抵抗を下げる効果がある。ドレイン取り出しＮ
+領域を２μｍ掘り下げたことによりオン抵抗を約４％
下げることができた。
【図１】本発明の一実施形態を示す横型ＤＭＯＳ ＦＥ
Ｔの構造断面図である。
Ｔの構造断面図である。
【図２】図１のドレイン層近傍の構造を拡大した断面図
である。
である。
【図３】ドレイン層の掘り下げ量に対するドレイン電流
を示すシミュレーショングラフである。
を示すシミュレーショングラフである。
【図４】ドレイン層の掘り下げ量に対するオン抵抗の低
下率を示すシミュレーショングラフである。
下率を示すシミュレーショングラフである。
【図５】ドリフト層とＬｏｃｏｓ酸化膜の形成を示す断
面図である。
面図である。
【図６】ドレイン部のＬｏｃｏｓ酸化膜のフォトエッチ
ングを示す断面図である。
ングを示す断面図である。
【図７】Ｌｏｃｏｓ酸化膜のエッチング後の断面図であ
る。
る。
【図８】Ｌｏｃｏｓ酸化膜のフォトエッチングを示す断
面図である。
面図である。
【図９】フォトエッチングによるドリフト層の再エッチ
ングを説明する断面図である。
ングを説明する断面図である。
【図１０】レジストを除去した断面図である。
【図１１】ゲートの形成を示す断面図である。
【図１２】Ｐベースの形成を示す断面図である。
【図１３】Ｎ+ソース領域の形成を示す断面図である。
【図１４】半導体リレーの回路図である。
【図１５】従来の横型ＤＭＯＳ ＦＥＴの断面図であ
る。
る。
【図１６】従来型ドレインに対するドレイン電流を示す
シミュレーショングラフである。
シミュレーショングラフである。
１４１ ＬＥＤ １４２ フォトダイオードアレイ １４３ａ、１４３ｂ ＤＭＯＳ ＦＥＴ １４４ 制御回路 １５１ ドリフト層 １５２、１５２ａ ドレイン層 １５３ ドレイン電極 １５４ 二酸化珪素膜（Ｌｏｃｏｓ） １５５ ｐベース層 １５６ ソース層 １５７ ソース電極 １５８ ゲート電極 １５９ 中間絶縁保護膜
Claims (1)
- 【請求項１】シリコン基板の一つの面に形成された半導
体のドリフト層及びｐベース層と、前記ドリフト層の自
由面側に形成されたドレイン層と、前記ｐベース層の自
由面側に形成されたソース層と、前記ｐベース層からド
リフト層にわたってシリコン酸化膜を介して設けられた
ゲート電極とを含む横型ＤＭＯＳ ＦＥＴにおいて、 前記ドリフト層をより深く掘り下げた位置に前記ドレイ
ン層を形成してオン抵抗を低減させたことを特徴とする
ＤＭＯＳ ＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21451896A JPH1065150A (ja) | 1996-08-14 | 1996-08-14 | Ｄｍｏｓ ｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21451896A JPH1065150A (ja) | 1996-08-14 | 1996-08-14 | Ｄｍｏｓ ｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065150A true JPH1065150A (ja) | 1998-03-06 |
Family
ID=16657057
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21451896A Pending JPH1065150A (ja) | 1996-08-14 | 1996-08-14 | Ｄｍｏｓ ｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065150A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005079208A (ja) * | 2003-08-28 | 2005-03-24 | Nec Electronics Corp | Ｍｉｓ型半導体装置及びその製造方法 |
| JP2009032905A (ja) * | 2007-07-27 | 2009-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| KR102030466B1 (ko) * | 2018-06-07 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
-
1996
- 1996-08-14 JP JP21451896A patent/JPH1065150A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7750402B2 (en) | 2003-08-28 | 2010-07-06 | Nec Electronics Corporation | Lateral planar type power semiconductor device including drain buried region immediately below drain region and its manufacturing method |
| JP2009032905A (ja) * | 2007-07-27 | 2009-02-12 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
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| KR102030466B1 (ko) * | 2018-06-07 | 2019-10-10 | 현대오트론 주식회사 | 레터럴 타입의 전력 반도체 소자 |
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