JPH1065342A - 多層回路基板およびその製造方法 - Google Patents
多層回路基板およびその製造方法Info
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- JPH1065342A JPH1065342A JP9193475A JP19347597A JPH1065342A JP H1065342 A JPH1065342 A JP H1065342A JP 9193475 A JP9193475 A JP 9193475A JP 19347597 A JP19347597 A JP 19347597A JP H1065342 A JPH1065342 A JP H1065342A
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- resistor
- multilayer circuit
- resistors
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- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 abstract description 7
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Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
(57)【要約】
【課題】 多層回路基板において、抵抗体等の受動素子
の占有面積を少なくし基板の小型化を図ることができる
ようにすること。 【解決手段】 アルミナ基板２５上に、配線導体２６と
絶縁体２８、３１を交互に印刷形成してなる厚膜多層回
路基板において、以下の如く抵抗体が形成される。即
ち、絶縁体２８に、回路基板の層間の配線接続を施すた
めのビアホール２７が設けられる。そして、このビアホ
ール２７内に抵抗体３０等が組込まれる。これにより、
層３１上の抵抗体等の受動素子の占有面積を少なくし基
板全体の小型化を図ることができる。
の占有面積を少なくし基板の小型化を図ることができる
ようにすること。 【解決手段】 アルミナ基板２５上に、配線導体２６と
絶縁体２８、３１を交互に印刷形成してなる厚膜多層回
路基板において、以下の如く抵抗体が形成される。即
ち、絶縁体２８に、回路基板の層間の配線接続を施すた
めのビアホール２７が設けられる。そして、このビアホ
ール２７内に抵抗体３０等が組込まれる。これにより、
層３１上の抵抗体等の受動素子の占有面積を少なくし基
板全体の小型化を図ることができる。
Description
【０００１】
【発明の属する技術分野】この発明は多層回路基板およ
びその製造方法に関するものである。
びその製造方法に関するものである。
【０００２】
【従来の技術】従来の多層回路基板（多層ハイブリッド
ＩＣ）においては、図４に示すように受動素子である厚
膜抵抗体１は多層よりなる基板２の表面においてターミ
ナルとなる導体３、４間に形成される。
ＩＣ）においては、図４に示すように受動素子である厚
膜抵抗体１は多層よりなる基板２の表面においてターミ
ナルとなる導体３、４間に形成される。
【０００３】
【発明が解決しようとする課題】ところが、この厚膜抵
抗体１の占有面積は導体３、４を含めて少なくとも１．
６ｍｍ□程度必要となっている。従って、このような厚
膜抵抗体１を使用する場合において抵抗体の数が多いと
きには基板サイズの小型化（高密度化）に対応できない
という問題があった。
抗体１の占有面積は導体３、４を含めて少なくとも１．
６ｍｍ□程度必要となっている。従って、このような厚
膜抵抗体１を使用する場合において抵抗体の数が多いと
きには基板サイズの小型化（高密度化）に対応できない
という問題があった。
【０００４】この発明の目的は上記課題に鑑み抵抗体等
の受動素子の占有面積を少なくし基板の小型化を図るこ
とができる多層回路基板およびその製造方法を提供する
ことにある。
の受動素子の占有面積を少なくし基板の小型化を図るこ
とができる多層回路基板およびその製造方法を提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明は、上記目的に鑑
みてなされたものであり、請求項１によれば、層間の配
線接続を行うためのホール部に抵抗体若しくは誘電体が
組込まれ、層の表面においてはその抵抗体等の占有面積
は”０”となる。よって、層上の抵抗体等の受動素子の
占有面積を少なくし基板の小型化を図ることができる優
れた効果を発揮する。
みてなされたものであり、請求項１によれば、層間の配
線接続を行うためのホール部に抵抗体若しくは誘電体が
組込まれ、層の表面においてはその抵抗体等の占有面積
は”０”となる。よって、層上の抵抗体等の受動素子の
占有面積を少なくし基板の小型化を図ることができる優
れた効果を発揮する。
【０００６】また、請求項２によれば、請求項１の効果
に加え、ホール部に充填した抵抗体若しくは誘電体を積
層後のグリーンシートと一括して焼成することができる
という優れた効果を発揮する。
に加え、ホール部に充填した抵抗体若しくは誘電体を積
層後のグリーンシートと一括して焼成することができる
という優れた効果を発揮する。
【０００７】
【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図面に従って説明する。図２（ａ）〜（ｄ）
はその製造工程を示す基板の断面図であり、この実施の
形態では３層構造とし最も上層に抵抗体を配置する場合
について以下述べる。まず、図２（ａ）に示すように、
３枚のアルミナのグリーンシート１１、１２、１３を用
意し、最も上層に位置させるグリーンシート１１の所定
の位置にビアホール（穴）１４、１５、１６を形成す
る。そして、図２（ｂ）に示すようにスクリーン印刷に
てビアホール１５に周知の手法により導体ペースト１７
を充填する。次いで、ビアホール１４、１６に抵抗体ペ
ースト１８、１９をスクリーン印刷法にて充填する。
施の形態を図面に従って説明する。図２（ａ）〜（ｄ）
はその製造工程を示す基板の断面図であり、この実施の
形態では３層構造とし最も上層に抵抗体を配置する場合
について以下述べる。まず、図２（ａ）に示すように、
３枚のアルミナのグリーンシート１１、１２、１３を用
意し、最も上層に位置させるグリーンシート１１の所定
の位置にビアホール（穴）１４、１５、１６を形成す
る。そして、図２（ｂ）に示すようにスクリーン印刷に
てビアホール１５に周知の手法により導体ペースト１７
を充填する。次いで、ビアホール１４、１６に抵抗体ペ
ースト１８、１９をスクリーン印刷法にて充填する。
【０００８】次に、図２（ｃ）に示すように、同じくス
クリーン印刷にて各グリーンシート１１、１２、１３の
表面に所定の導体ペースト２０、２１のパターンを印刷
する。そして、図２（ｄ）に示すように、各グリーンシ
ート１１、１２、１３を重ねた状態で加圧し圧着する。
その後、圧着した各グリーンシート１１、１２、１３を
焼成する。
クリーン印刷にて各グリーンシート１１、１２、１３の
表面に所定の導体ペースト２０、２１のパターンを印刷
する。そして、図２（ｄ）に示すように、各グリーンシ
ート１１、１２、１３を重ねた状態で加圧し圧着する。
その後、圧着した各グリーンシート１１、１２、１３を
焼成する。
【０００９】その結果、図１に示すような多層よりなる
アルミナ基板２２、２３、２４の層間に配線接続を施す
ためのビアホール部（１４、１６）に抵抗体（１８、１
９）を組込んだ多層回路基板が形成される。この多層回
路基板においては、通常の層間配線接続を行うビアホー
ル部（１４、１６）に抵抗体（１８、１９）が組込ま
れ、基板２２の表面においてはその抵抗体の占有面積
は”０”となり、抵抗体の数が多くてもの占有面積を少
なくし基板の小型化を図ることができることとなる。
アルミナ基板２２、２３、２４の層間に配線接続を施す
ためのビアホール部（１４、１６）に抵抗体（１８、１
９）を組込んだ多層回路基板が形成される。この多層回
路基板においては、通常の層間配線接続を行うビアホー
ル部（１４、１６）に抵抗体（１８、１９）が組込ま
れ、基板２２の表面においてはその抵抗体の占有面積
は”０”となり、抵抗体の数が多くてもの占有面積を少
なくし基板の小型化を図ることができることとなる。
【００１０】即ち、従来では厚膜抵抗体１の占有面積は
導体３、４を含めて少なくとも１．６ｍｍ□程度必要と
なっていたが、その抵抗体の占有領域をなくすことがで
きることとなる。又、ビアホール部の抵抗体形成プロセ
スは従来のビアホール部への導体充填工程を抵抗体充填
工程に置換えるだけでよいので、従来の工程に特別の工
程を付加することなく容易に行うことができる。
導体３、４を含めて少なくとも１．６ｍｍ□程度必要と
なっていたが、その抵抗体の占有領域をなくすことがで
きることとなる。又、ビアホール部の抵抗体形成プロセ
スは従来のビアホール部への導体充填工程を抵抗体充填
工程に置換えるだけでよいので、従来の工程に特別の工
程を付加することなく容易に行うことができる。
【００１１】尚、この発明は上記実施の形態に限定され
るものでなく、上記実施の形態ではビアホール部に受動
素子として抵抗体を組込んだが誘電体をスクリーン印刷
法で組込んでもよい。又、上記実施の形態では各グリー
ンシート１１、１２、１３を重ねることにより多層化し
たが、図３に示すように、導体ペーストと絶縁ペースト
を交互に印刷する方法により多層化しそのビアホール部
に抵抗体等を組込んでもよい。
るものでなく、上記実施の形態ではビアホール部に受動
素子として抵抗体を組込んだが誘電体をスクリーン印刷
法で組込んでもよい。又、上記実施の形態では各グリー
ンシート１１、１２、１３を重ねることにより多層化し
たが、図３に示すように、導体ペーストと絶縁ペースト
を交互に印刷する方法により多層化しそのビアホール部
に抵抗体等を組込んでもよい。
【００１２】即ち、１枚の焼成したアルミナ基板２５上
に導体ペースト２６のパターンを形成し、次に、そのア
ルミナ基板２５上に導体ペースト２６に連通するビアホ
ール２７を有する絶縁ペースト（ガラスペーストあるい
はガラスセラミックペースト）２８を印刷する。その
後、ビアホール２７に導体ペースト２９や抵抗体ペース
ト３０をスクリーン印刷法により充填する。
に導体ペースト２６のパターンを形成し、次に、そのア
ルミナ基板２５上に導体ペースト２６に連通するビアホ
ール２７を有する絶縁ペースト（ガラスペーストあるい
はガラスセラミックペースト）２８を印刷する。その
後、ビアホール２７に導体ペースト２９や抵抗体ペース
ト３０をスクリーン印刷法により充填する。
【００１３】さらに、同様に絶縁ペースト３１により多
層化し、その後焼成することにより製造するようにして
もよい。さらに、基板材料もアルミナに限定されるもの
ではなく、例えばガラスセラミックや、あるいはガラス
エポキシ等の樹脂材料であってもよい。又、この発明の
構造は両面スルーホール基板におけるスルーホール部に
も適用できる。
層化し、その後焼成することにより製造するようにして
もよい。さらに、基板材料もアルミナに限定されるもの
ではなく、例えばガラスセラミックや、あるいはガラス
エポキシ等の樹脂材料であってもよい。又、この発明の
構造は両面スルーホール基板におけるスルーホール部に
も適用できる。
【図１】本発明を具体化した多層回路基板の断面図。
【図２】（ａ）は多層回路基板の製造工程を説明するた
めの断面図。（ｂ）は多層回路基板の製造工程を説明す
るための断面図。（ｃ）は多層回路基板の製造工程を説
明するための断面図。（ｄ）は多層回路基板の製造工程
を説明するための断面図。
めの断面図。（ｂ）は多層回路基板の製造工程を説明す
るための断面図。（ｃ）は多層回路基板の製造工程を説
明するための断面図。（ｄ）は多層回路基板の製造工程
を説明するための断面図。
【図３】別例の多層回路基板の断面図。
【図４】従来の多層回路基板の断面図。
１４、１６、３０ ビアホール １８、１９ 抵抗体（抵抗体ペースト） ２２、２３、２４ アルミナ基板 ２７ ビアホール ２８、３１ 絶縁ペースト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 中川原 英樹 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内 (72)発明者 谷川 秀樹 愛知県刈谷市昭和町１丁目１番地 株式会 社デンソー内
Claims (2)
- 【請求項１】 基板上に配線導体と絶縁体を交互に印刷
形成してなる多層回路基板において、 前記絶縁体には回路基板の層間の配線接続を施すための
ホール部が設けられており、該ホール部に抵抗体若しく
は誘電体を組込んだことを特徴とする多層回路基板。 - 【請求項２】 配線導体が施された複数のグリーンシー
トを積層後焼成してなる多層回路基板の製造方法におい
て、 前記グリーンシートの所定位置に回路基板の層間の配線
接続を施すためのホール部を形成し、該ホール部に抵抗
体若しくは誘電体を充填し、該抵抗体若しくは誘電体を
前記積層後のグリーンシートと一括して焼成することを
特徴とする多層回路基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9193475A JPH1065342A (ja) | 1997-07-18 | 1997-07-18 | 多層回路基板およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9193475A JPH1065342A (ja) | 1997-07-18 | 1997-07-18 | 多層回路基板およびその製造方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63129372A Division JP2712295B2 (ja) | 1988-05-26 | 1988-05-26 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1065342A true JPH1065342A (ja) | 1998-03-06 |
Family
ID=16308645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9193475A Pending JPH1065342A (ja) | 1997-07-18 | 1997-07-18 | 多層回路基板およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1065342A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1320846C (zh) * | 2002-12-06 | 2007-06-06 | 松下电器产业株式会社 | 电路基板及其制造方法 |
| CN117641718A (zh) * | 2024-01-26 | 2024-03-01 | 苏州敏芯微电子技术股份有限公司 | 线路板 |
-
1997
- 1997-07-18 JP JP9193475A patent/JPH1065342A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1320846C (zh) * | 2002-12-06 | 2007-06-06 | 松下电器产业株式会社 | 电路基板及其制造方法 |
| CN117641718A (zh) * | 2024-01-26 | 2024-03-01 | 苏州敏芯微电子技术股份有限公司 | 线路板 |
| CN117641718B (zh) * | 2024-01-26 | 2024-04-12 | 苏州敏芯微电子技术股份有限公司 | 线路板 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991214 |