JPH1065460A - 演算増幅器 - Google Patents
演算増幅器Info
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- JPH1065460A JPH1065460A JP8223380A JP22338096A JPH1065460A JP H1065460 A JPH1065460 A JP H1065460A JP 8223380 A JP8223380 A JP 8223380A JP 22338096 A JP22338096 A JP 22338096A JP H1065460 A JPH1065460 A JP H1065460A
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- circuit
- voltage
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- 238000000034 method Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
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- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 レベルシフト電圧が電源変動等の影響を受け
易く、当該レベルシフト回路でレベルシフトされた電圧
を入力するプッシュプル出力段のアイドリング電流が増
加する問題があった。 【解決手段】 差動増幅回路の差動出力電圧をレベルシ
フトして出力するレベルシフト回路のレベルシフト電圧
を、定電流回路が出力する一定電流を基に生成したバイ
アス回路のバイアス電圧で設定する。これにより、当該
レベルシフト回路のレベルシフト電圧を電源変動等によ
らず安定させることができる。この結果、プッシュプル
回路を本来の動作状態に保ち、アイドリング電流の増加
を有効に防止することができる。これにより、従来に比
して消費電力の少ない演算増幅器を実現することができ
る。
易く、当該レベルシフト回路でレベルシフトされた電圧
を入力するプッシュプル出力段のアイドリング電流が増
加する問題があった。 【解決手段】 差動増幅回路の差動出力電圧をレベルシ
フトして出力するレベルシフト回路のレベルシフト電圧
を、定電流回路が出力する一定電流を基に生成したバイ
アス回路のバイアス電圧で設定する。これにより、当該
レベルシフト回路のレベルシフト電圧を電源変動等によ
らず安定させることができる。この結果、プッシュプル
回路を本来の動作状態に保ち、アイドリング電流の増加
を有効に防止することができる。これにより、従来に比
して消費電力の少ない演算増幅器を実現することができ
る。
Description
【０００１】
【発明の属する技術分野】本発明は、演算増幅器に関す
る。特に、出力段としてプッシュプル回路を備える演算
増幅器に関するものである。
る。特に、出力段としてプッシュプル回路を備える演算
増幅器に関するものである。
【０００２】
【従来の技術】プッシュプル回路を出力段に備える演算
増幅器の回路例を図２に示す。図２の場合、演算増幅器
は、入力ＩＮ１及びＩＮ２を差動増幅する差動増幅回路
１と、その出力Ｎ１をレベルシフトして出力するレベル
シフト回路２と、出力Ｎ１とそのレベルシフト後の出力
Ｎ２とを入力してプッシュプル動作するプッシュプル回
路３と、バイアス回路４とから構成なる。
増幅器の回路例を図２に示す。図２の場合、演算増幅器
は、入力ＩＮ１及びＩＮ２を差動増幅する差動増幅回路
１と、その出力Ｎ１をレベルシフトして出力するレベル
シフト回路２と、出力Ｎ１とそのレベルシフト後の出力
Ｎ２とを入力してプッシュプル動作するプッシュプル回
路３と、バイアス回路４とから構成なる。
【０００３】ここで、プッシュプル回路３は、互いに逆
極性のトランジスタＰ１及びｎ３の縦列接続でなり、出
力Ｎ１をＰＭＯＳトランジスタＰ１のゲートに、出力Ｎ
２をＮＭＯＳトランジスタｎ３のゲートに入力してい
る。プッシュプル回路３は、この２つの入力により動作
し、これに対する出力を２つのトランジスタＰ１及びｎ
３の接続中点であるドレイン端子から後段に出力するよ
うになっている。
極性のトランジスタＰ１及びｎ３の縦列接続でなり、出
力Ｎ１をＰＭＯＳトランジスタＰ１のゲートに、出力Ｎ
２をＮＭＯＳトランジスタｎ３のゲートに入力してい
る。プッシュプル回路３は、この２つの入力により動作
し、これに対する出力を２つのトランジスタＰ１及びｎ
３の接続中点であるドレイン端子から後段に出力するよ
うになっている。
【０００４】なお、レベルシフト回路２を構成するＮＭ
ＯＳトランジスタｎ１及びｎ２の相互コンダクタンスｇ
ｍが同じである場合には、次の(1) 式で表されるよう
に、差動出力Ｎ１及びＮ２のレベルシフト電圧がバイア
ス回路４の出力Ｎ３に等しくなる。
ＯＳトランジスタｎ１及びｎ２の相互コンダクタンスｇ
ｍが同じである場合には、次の(1) 式で表されるよう
に、差動出力Ｎ１及びＮ２のレベルシフト電圧がバイア
ス回路４の出力Ｎ３に等しくなる。
【０００５】 Ｎ１−Ｎ２＝Ｎ３ …(1)
【０００６】
【発明が解決しようとする課題】ところが、上記構成の
演算増幅器では、ＰＭＯＳトランジスタのスレッショル
ド電圧をＶＴＰ、ＮＭＯＳトランジスタのスレッショル
ド電圧をＶＴＮとした場合に、次の(2) 式で与えられる
条件が成り立つと、トランジスタＰ１及びｎ３が常にオ
ン領域で動作するようになり、プッシュプル回路３に流
れるいわゆるアイドリング電流が増加してしまうという
問題があった。
演算増幅器では、ＰＭＯＳトランジスタのスレッショル
ド電圧をＶＴＰ、ＮＭＯＳトランジスタのスレッショル
ド電圧をＶＴＮとした場合に、次の(2) 式で与えられる
条件が成り立つと、トランジスタＰ１及びｎ３が常にオ
ン領域で動作するようになり、プッシュプル回路３に流
れるいわゆるアイドリング電流が増加してしまうという
問題があった。
【０００７】 ＶＤＤ−｜ＶＴＰ｜−ＶＴＮ＜Ｎ３ …(2) しかも、(2) 式には、電源変動、プロセス変動、バイア
ス電圧変動等の様々な要因が含まれているため、制御が
難しい。
ス電圧変動等の様々な要因が含まれているため、制御が
難しい。
【０００８】本発明は、以上の点を考慮してなされたも
ので、従来の構成の演算増幅器に比して、電源変動やプ
ロセス変動等に対する消費電力の増加が少なくて済むバ
イアス状態が安定な演算増幅器を提供しようとするもの
である。
ので、従来の構成の演算増幅器に比して、電源変動やプ
ロセス変動等に対する消費電力の増加が少なくて済むバ
イアス状態が安定な演算増幅器を提供しようとするもの
である。
【０００９】
【課題を解決するための手段】かかる課題を解決するた
め、本発明は、２つの入力電圧が供給される差動増幅回
路と、その差動出力電圧をレベルシフトして出力するレ
ベルシフト回路と、差動出力電圧とレベルシフト回路で
レベルシフトされた電圧とをゲート制御電圧として入力
するプッシュプル回路とを含んでなる演算増幅器におい
て、以下のようにしたことを特徴とする。
め、本発明は、２つの入力電圧が供給される差動増幅回
路と、その差動出力電圧をレベルシフトして出力するレ
ベルシフト回路と、差動出力電圧とレベルシフト回路で
レベルシフトされた電圧とをゲート制御電圧として入力
するプッシュプル回路とを含んでなる演算増幅器におい
て、以下のようにしたことを特徴とする。
【００１０】すなわち、レベルシフト回路におけるレベ
ルシフト電圧を、定電流回路で生成された一定電流を基
にバイアス回路が発生したバイアス電圧で設定すること
を特徴とする。
ルシフト電圧を、定電流回路で生成された一定電流を基
にバイアス回路が発生したバイアス電圧で設定すること
を特徴とする。
【００１１】本発明の演算増幅器においては、電源変動
やＶＴ変動の影響を受けず一定電流を出力する定電流回
路の出力電流でバイアス電圧を生成し、当該バイアス電
圧でレベルシフト回路のレベルシフト電圧を設定するの
で、電源変動等によらずレベルシフト回路の動作条件を
一定に保つことができる。これにより、アイドリング電
流の増加が有効に防止される。
やＶＴ変動の影響を受けず一定電流を出力する定電流回
路の出力電流でバイアス電圧を生成し、当該バイアス電
圧でレベルシフト回路のレベルシフト電圧を設定するの
で、電源変動等によらずレベルシフト回路の動作条件を
一定に保つことができる。これにより、アイドリング電
流の増加が有効に防止される。
【００１２】
（Ａ）第１の実施形態 以下、図面について、本発明にかかる演算増幅器の第１
の実施形態を説明する。
の実施形態を説明する。
【００１３】図１は、第１の実施形態にかかる演算増幅
器の回路構成であり、バイアス回路４をバイアス回路４
と定電流回路５とによって構成した点を除いて、従来例
で説明した演算増幅器と同様の構成を有している。
器の回路構成であり、バイアス回路４をバイアス回路４
と定電流回路５とによって構成した点を除いて、従来例
で説明した演算増幅器と同様の構成を有している。
【００１４】ここで、定電流回路５は、抵抗Ｒ２とトラ
ンジスタＰ３、Ｐ４、ｎ６、Ｎ７とから構成されてお
り、電流Ｉ１にＶＴ変動や電源変動の影響が現れない電
流値が一定の定電流源が実現されている。
ンジスタＰ３、Ｐ４、ｎ６、Ｎ７とから構成されてお
り、電流Ｉ１にＶＴ変動や電源変動の影響が現れない電
流値が一定の定電流源が実現されている。
【００１５】一方、バイアス回路４は、定電流回路５の
トランジスタｎ６と電流ミラーを構成するトランジスタ
ｎ４と、ドレイン・ゲートが共通なトランジスタＰ２及
びｎ５とで構成されてなる。
トランジスタｎ６と電流ミラーを構成するトランジスタ
ｎ４と、ドレイン・ゲートが共通なトランジスタＰ２及
びｎ５とで構成されてなる。
【００１６】次に、かかる構成の演算増幅器の動作状況
を説明する。
を説明する。
【００１７】第１の実施形態の場合も、差動増幅回路１
で差動増幅された出力Ｎ１がプッシュプル回路３のトラ
ンジスタＰ１のゲートに入力され、また、出力Ｎ１をレ
ベルシフト回路３でレベルシフトした出力Ｎ２がプッシ
ュプル回路３のトランジスタｎ３のゲートに入力される
点は同じである。
で差動増幅された出力Ｎ１がプッシュプル回路３のトラ
ンジスタＰ１のゲートに入力され、また、出力Ｎ１をレ
ベルシフト回路３でレベルシフトした出力Ｎ２がプッシ
ュプル回路３のトランジスタｎ３のゲートに入力される
点は同じである。
【００１８】そして、プッシュプル回路３のトランジス
タＰ１及びｎ３がこの入力に基づいて一方がオン動作す
るとき他方はオフ動作し、その出力が、２つのトランジ
スタＰ１及びｎ３の共通ドレイン端子から出力されるよ
うになっている。
タＰ１及びｎ３がこの入力に基づいて一方がオン動作す
るとき他方はオフ動作し、その出力が、２つのトランジ
スタＰ１及びｎ３の共通ドレイン端子から出力されるよ
うになっている。
【００１９】ここで、第１の実施形態に特有な部分は、
定電流回路５が、トランジスタＰ３の相互コンダクタン
スｇｍと、トランジスタＰ４の相互コンダクタンスｇｍ
が等しく、かつ、トランジスタｎ６の相互コンダクタン
スをｇｍ１、トランジスタｎ７の相互コンダクタンスｇ
ｍをｇｍ２とした場合に、電流Ｉ１（トランジスタｎ６
に流れる電流）が、次の(3) 式で表される回路であるこ
とに起因する動作である。
定電流回路５が、トランジスタＰ３の相互コンダクタン
スｇｍと、トランジスタＰ４の相互コンダクタンスｇｍ
が等しく、かつ、トランジスタｎ６の相互コンダクタン
スをｇｍ１、トランジスタｎ７の相互コンダクタンスｇ
ｍをｇｍ２とした場合に、電流Ｉ１（トランジスタｎ６
に流れる電流）が、次の(3) 式で表される回路であるこ
とに起因する動作である。
【００２０】 Ｉ１＝ＫＴ／ｑ（ｌｎ ｇｍ１／ｇｍ２）／Ｒ２ …(3) この定電流回路５の出力電圧Ｎ４は、バイアス回路４を
構成するトランジスタｎ４のゲートに接続されており、
しかも、トランジスタｎ６とｎ４は電流ミラー構成にな
っているので、バイアス回路４に流れる電流Ｉ２は、
(3) 式とトランジスタｎ６及びｎ４の相互コンダクタン
スｇｍの比で決定され、電源変動やＶＴ変動を含まな
い。
構成するトランジスタｎ４のゲートに接続されており、
しかも、トランジスタｎ６とｎ４は電流ミラー構成にな
っているので、バイアス回路４に流れる電流Ｉ２は、
(3) 式とトランジスタｎ６及びｎ４の相互コンダクタン
スｇｍの比で決定され、電源変動やＶＴ変動を含まな
い。
【００２１】このため、電流Ｉ２を0.1 μＡ程度に設定
すると、トランジスタＰ２のソースとゲート、ドレイン
間の電圧差はＶＴＰに、トランジスタｎ５のソースとゲ
ート、ドレイン間の電圧差はＶＴＮになり、バイアス回
路４の出力電圧Ｎ３は、次の(4) 式で与えられることに
なる。
すると、トランジスタＰ２のソースとゲート、ドレイン
間の電圧差はＶＴＰに、トランジスタｎ５のソースとゲ
ート、ドレイン間の電圧差はＶＴＮになり、バイアス回
路４の出力電圧Ｎ３は、次の(4) 式で与えられることに
なる。
【００２２】 ＶＤＤ−｜ＶＴＰ｜−ＶＴＮ＝Ｎ３ …(4) 従って、レベルシフト回路２におけるトランジスタｎ１
及びｎ２の相互コンダクタンスｇｍが同じ場合、出力電
圧Ｎ１から出力電圧Ｎ２へのレベルシフト電圧は、出力
電圧Ｎ３の電圧分になり、(4) 式そのものになる。
及びｎ２の相互コンダクタンスｇｍが同じ場合、出力電
圧Ｎ１から出力電圧Ｎ２へのレベルシフト電圧は、出力
電圧Ｎ３の電圧分になり、(4) 式そのものになる。
【００２３】この結果、プッシュプル回路３は、トラン
ジスタＰ１のゲートに差動増幅回路の出力電圧Ｎ１が与
えられ、他方のトランジスタｎ３のゲートには出力電圧
Ｎ１が(4) 式分レベルシフトされた電圧が与えられるこ
とになる。これにより、出力端が無負荷の場合に、トラ
ンジスタＰ１、ｎ３ともゲート電圧がＶＴ付近になるた
め、アイドル電流は低電流かつ安定する。
ジスタＰ１のゲートに差動増幅回路の出力電圧Ｎ１が与
えられ、他方のトランジスタｎ３のゲートには出力電圧
Ｎ１が(4) 式分レベルシフトされた電圧が与えられるこ
とになる。これにより、出力端が無負荷の場合に、トラ
ンジスタＰ１、ｎ３ともゲート電圧がＶＴ付近になるた
め、アイドル電流は低電流かつ安定する。
【００２４】以上のように、第１の実施形態によれば、
定電流回路５で生成した定電流をバイアス回路に折り返
し、電源変動等によらず安定したバイアス電圧をプッシ
ュプル回路３に印加するようにしたことにより、プッシ
ュプル回路３のＰＭＯＳトランジスタＰ１のゲート電圧
とＮＭＯＳトランジスタｎ３のゲート電圧差を常に、
(4) 式で与えられる電圧に固定することができ、トラン
ジスタＰ１とトランジスタｎ３とが交互にオン領域で動
作するようにすることができる。
定電流回路５で生成した定電流をバイアス回路に折り返
し、電源変動等によらず安定したバイアス電圧をプッシ
ュプル回路３に印加するようにしたことにより、プッシ
ュプル回路３のＰＭＯＳトランジスタＰ１のゲート電圧
とＮＭＯＳトランジスタｎ３のゲート電圧差を常に、
(4) 式で与えられる電圧に固定することができ、トラン
ジスタＰ１とトランジスタｎ３とが交互にオン領域で動
作するようにすることができる。
【００２５】これにより、電源電圧変動、プロセス変動
によらず、低消費電流でバイアス状態が安定な演算増幅
回路を実現することができる。
によらず、低消費電流でバイアス状態が安定な演算増幅
回路を実現することができる。
【００２６】（Ｂ）第２の実施形態 この第２の実施形態は、電源電圧変動、プロセス変動に
対して低消費電流でバイアス状態が安定する第１の実施
形態に比して更に低電圧動作が可能な第２の実施形態を
説明する。
対して低消費電流でバイアス状態が安定する第１の実施
形態に比して更に低電圧動作が可能な第２の実施形態を
説明する。
【００２７】この第２の実施形態にかかる演算増幅器と
第１の実施形態にかかる演算増幅器との違いは、図１に
示す回路構成のうち、バイアス回路２のトランジスタｎ
１及びｎ２を構成するＮＭＯＳトランジスタをディプレ
ッション型のトランジスタとする点である。
第１の実施形態にかかる演算増幅器との違いは、図１に
示す回路構成のうち、バイアス回路２のトランジスタｎ
１及びｎ２を構成するＮＭＯＳトランジスタをディプレ
ッション型のトランジスタとする点である。
【００２８】このように、バイアス回路２のトランジス
タをディプレッション型のトランジスタにすることの利
点を、以下説明する。
タをディプレッション型のトランジスタにすることの利
点を、以下説明する。
【００２９】図１に示す回路構成では、電源電圧ＶＤＤ
が低電圧になった場合に、出力電圧Ｎ３の電圧は(4) 式
よりＧＮＤ電圧付近になる。例えば、電源電圧ＶＤＤが
1.5Ｖ、トランジスタｎ５のソースとゲート、ドレイン
間の電圧差ＶＴＮを0.7 Ｖとし、トランジスタＰ２のソ
ースと、ゲート、ドレイン間の電圧差ＶＴＰを−0.7Ｖ
とすると、(4) 式より、出力電圧Ｎ３＝0.1 Ｖ（＝1.5
−｜−0.7 ｜−0.7 ）となる。
が低電圧になった場合に、出力電圧Ｎ３の電圧は(4) 式
よりＧＮＤ電圧付近になる。例えば、電源電圧ＶＤＤが
1.5Ｖ、トランジスタｎ５のソースとゲート、ドレイン
間の電圧差ＶＴＮを0.7 Ｖとし、トランジスタＰ２のソ
ースと、ゲート、ドレイン間の電圧差ＶＴＰを−0.7Ｖ
とすると、(4) 式より、出力電圧Ｎ３＝0.1 Ｖ（＝1.5
−｜−0.7 ｜−0.7 ）となる。
【００３０】この場合、第１の実施形態にかかる演算増
幅器では、レベルシフト回路２のトランジスタｎ２はオ
ン領域で動作せず、レベルシフト回路３が動作しない。
幅器では、レベルシフト回路２のトランジスタｎ２はオ
ン領域で動作せず、レベルシフト回路３が動作しない。
【００３１】ところが、第２の実施形態の場合には、ト
ランジスタｎ１及びｎ２がディプレッション型のトラン
ジスタになっているので、電源電圧ＶＤＤの低電圧化に
よって出力電圧Ｎ３がＧＮＤ電圧付近になっても、オン
動作し得、レベルシフト回路２を通常通り動作させるこ
とができる。
ランジスタｎ１及びｎ２がディプレッション型のトラン
ジスタになっているので、電源電圧ＶＤＤの低電圧化に
よって出力電圧Ｎ３がＧＮＤ電圧付近になっても、オン
動作し得、レベルシフト回路２を通常通り動作させるこ
とができる。
【００３２】これにより、プッシュプル回路３の動作を
保証し得、演算増幅器として、より低電圧まで動作し得
るものを実現することができる。なお、この第２の実施
形態の場合には、電源電圧ＶＤＤがＶＴＮ＋｜ＶＴＰ｜
まで動作可能である。
保証し得、演算増幅器として、より低電圧まで動作し得
るものを実現することができる。なお、この第２の実施
形態の場合には、電源電圧ＶＤＤがＶＴＮ＋｜ＶＴＰ｜
まで動作可能である。
【００３３】（Ｃ）他の実施形態 なお、上述の実施形態においては、プッシュプル出力段
を備える演算増幅器に限定して説明したが、本発明はこ
れに限らず、プッシュプル出力段を備える回路に広く適
用し得る。また、かかる構成の出力段を備える演算増幅
器を内部回路として含む各種電子回路にも広く適用する
ことができる。特に、電源電圧が低く、電源電圧の供給
源がバッテリであるような携帯型の電子機器を構成する
電子部品に適用して好適なものである。
を備える演算増幅器に限定して説明したが、本発明はこ
れに限らず、プッシュプル出力段を備える回路に広く適
用し得る。また、かかる構成の出力段を備える演算増幅
器を内部回路として含む各種電子回路にも広く適用する
ことができる。特に、電源電圧が低く、電源電圧の供給
源がバッテリであるような携帯型の電子機器を構成する
電子部品に適用して好適なものである。
【００３４】
【発明の効果】以上のように、本発明によれば、差動増
幅回路の差動出力電圧をレベルシフトして出力するレベ
ルシフト回路のレベルシフト電圧を、定電流回路が出力
する一定電流を基に生成したバイアス回路のバイアス電
圧で設定するようにしたことにより、当該レベルシフト
回路のレベルシフト電圧を電源変動等によらず安定させ
ることができる。これにより、差動増幅回路の出力電圧
と、レベルシフト回路でレベルシフトされた電圧とをゲ
ート制御電圧として入力して動作するプッシュプル回路
のアイドリング電流の増加を有効に防止し得、従来に比
して消費電力の少ない演算増幅器を実現することが可能
になる。
幅回路の差動出力電圧をレベルシフトして出力するレベ
ルシフト回路のレベルシフト電圧を、定電流回路が出力
する一定電流を基に生成したバイアス回路のバイアス電
圧で設定するようにしたことにより、当該レベルシフト
回路のレベルシフト電圧を電源変動等によらず安定させ
ることができる。これにより、差動増幅回路の出力電圧
と、レベルシフト回路でレベルシフトされた電圧とをゲ
ート制御電圧として入力して動作するプッシュプル回路
のアイドリング電流の増加を有効に防止し得、従来に比
して消費電力の少ない演算増幅器を実現することが可能
になる。
【図１】実施形態にかかる演算増幅器の回路構成を示す
回路図である。
回路図である。
【図２】従来の演算増幅器の回路構成を示す回路図であ
る。
る。
１…差動増幅回路、２…レベルシフト回路、３…プッシ
ュプル回路、４…バイアス回路、５…定電流回路。
ュプル回路、４…バイアス回路、５…定電流回路。
Claims (2)
- 【請求項１】 ２つの入力電圧が供給される差動増幅回
路と、その差動出力電圧をレベルシフトして出力するレ
ベルシフト回路と、上記差動出力電圧と上記レベルシフ
ト回路でレベルシフトされた電圧とをゲート制御電圧と
して入力するプッシュプル回路とを含んでなる演算増幅
器において、 上記レベルシフト回路におけるレベルシフト電圧を、定
電流回路で生成された一定電流を基にバイアス回路が発
生したバイアス電圧で設定することを特徴とする演算増
幅器。 - 【請求項２】上記レベルシフト回路のトランジスタは、
ディプレッション型の電界効果トランジスタでなること
を特徴とする請求項１に記載の演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22338096A JP3594417B2 (ja) | 1996-08-26 | 1996-08-26 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22338096A JP3594417B2 (ja) | 1996-08-26 | 1996-08-26 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065460A true JPH1065460A (ja) | 1998-03-06 |
| JP3594417B2 JP3594417B2 (ja) | 2004-12-02 |
Family
ID=16797247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22338096A Expired - Fee Related JP3594417B2 (ja) | 1996-08-26 | 1996-08-26 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3594417B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203704A (ja) * | 2005-01-21 | 2006-08-03 | Sharp Corp | 光ピックアップ用受光アンプ素子、それを用いた光ピックアップ装置、およびバイアス回路 |
-
1996
- 1996-08-26 JP JP22338096A patent/JP3594417B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006203704A (ja) * | 2005-01-21 | 2006-08-03 | Sharp Corp | 光ピックアップ用受光アンプ素子、それを用いた光ピックアップ装置、およびバイアス回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3594417B2 (ja) | 2004-12-02 |
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