JPH1065536A - クロック切替回路 - Google Patents
クロック切替回路Info
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- JPH1065536A JPH1065536A JP8214610A JP21461096A JPH1065536A JP H1065536 A JPH1065536 A JP H1065536A JP 8214610 A JP8214610 A JP 8214610A JP 21461096 A JP21461096 A JP 21461096A JP H1065536 A JPH1065536 A JP H1065536A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】小規模な回路構成によりクロック切替時間の応
答性が劣化することなく、クロック切替時における出力
クロックの周波数変化を最小限に抑止する。 【解決手段】基準クロック選択回路１は基準クロック８
および９を検出信号１４により選択し選択クロック１０
を出力する。クロック検出回路２はクロック８，９の信
号の瞬断を検出し検出信号１４を出力する。自走クロッ
ク生成回路６は選択クロック１０を入力してこのクロッ
クに同期した自走クロック１１を出力する。発振器７は
自走クロック生成回路６にマスタークロック１５を出力
する。分周回路４はクロック出力１３を分周し分周クロ
ック１２を出力する。ＰＬＬ回路３は自走クロック１１
および分周クロック１２を入力しクロック出力１３を出
力する。
答性が劣化することなく、クロック切替時における出力
クロックの周波数変化を最小限に抑止する。 【解決手段】基準クロック選択回路１は基準クロック８
および９を検出信号１４により選択し選択クロック１０
を出力する。クロック検出回路２はクロック８，９の信
号の瞬断を検出し検出信号１４を出力する。自走クロッ
ク生成回路６は選択クロック１０を入力してこのクロッ
クに同期した自走クロック１１を出力する。発振器７は
自走クロック生成回路６にマスタークロック１５を出力
する。分周回路４はクロック出力１３を分周し分周クロ
ック１２を出力する。ＰＬＬ回路３は自走クロック１１
および分周クロック１２を入力しクロック出力１３を出
力する。
Description
【０００１】
【発明の属する技術分野】本発明はクロック切替回路に
関し、特にクロック切替時のクロック周波数変化を抑止
するクロック切替回路に関する。
関し、特にクロック切替時のクロック周波数変化を抑止
するクロック切替回路に関する。
【０００２】
【従来の技術】一般に、クロック出力を基準クロックの
周波数変化に追従させる場合、ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路を使用する場合が多い。こ
のＰＬＬ回路を使用した場合は、例えば基準クロックが
瞬断すると、位相比較回路の出力が大きく変動するた
め、基準クロックに対して大きな周波数の変動が生じ
る。
周波数変化に追従させる場合、ＰＬＬ（Ｐｈａｓｅ Ｌ
ｏｃｋｅｄ Ｌｏｏｐ）回路を使用する場合が多い。こ
のＰＬＬ回路を使用した場合は、例えば基準クロックが
瞬断すると、位相比較回路の出力が大きく変動するた
め、基準クロックに対して大きな周波数の変動が生じ
る。
【０００３】このようなクロック周波数の変動を抑止す
る回路の一例として、特開平５−９０９６１号公報記載
の「ＰＬＬ回路」が知られている。
る回路の一例として、特開平５−９０９６１号公報記載
の「ＰＬＬ回路」が知られている。
【０００４】この公報では、基準クロックと同期クロッ
クとの周波数差をディジタル化し、その結果を周波数カ
ウントして電圧制御発振器（ＶＣＯ）の基準クロックを
生成している。この周波数差に変化が生じた場合、すな
わち基準クロックの瞬断等の場合には、保護回路を設け
てこの瞬断の応答動作をマスクすることにより、電圧制
御発振器への基準クロックを瞬断前のタイミングの状態
に保持し、出力周波数の変化を抑止する技術が記載され
ている。
クとの周波数差をディジタル化し、その結果を周波数カ
ウントして電圧制御発振器（ＶＣＯ）の基準クロックを
生成している。この周波数差に変化が生じた場合、すな
わち基準クロックの瞬断等の場合には、保護回路を設け
てこの瞬断の応答動作をマスクすることにより、電圧制
御発振器への基準クロックを瞬断前のタイミングの状態
に保持し、出力周波数の変化を抑止する技術が記載され
ている。
【０００５】図３は従来のクロック切替回路を示すブロ
ック図である。
ック図である。
【０００６】従来のクロック切替回路は、基準クロック
８および９を選択し選択クロック１０を出力する基準ク
ロック選択回路１と、クロック８，９の信号の瞬断を検
出し検出信号１４を出力するクロック検出回路２と、ク
ロック出力１６を分周し分周クロック１２を出力する分
周回路４と、選択クロック１０および分周クロック１２
を入力しクロック出力１６を出力するＰＬＬ回路３とか
ら構成されている。
８および９を選択し選択クロック１０を出力する基準ク
ロック選択回路１と、クロック８，９の信号の瞬断を検
出し検出信号１４を出力するクロック検出回路２と、ク
ロック出力１６を分周し分周クロック１２を出力する分
周回路４と、選択クロック１０および分周クロック１２
を入力しクロック出力１６を出力するＰＬＬ回路３とか
ら構成されている。
【０００７】次に動作を説明する。
【０００８】基準クロック８が瞬断した場合、クロック
検出回路２で基準クロック８のクロック断を検出し、検
出信号１４を基準クロック選択回路１に出力する。基準
クロック選択回路１は検出信号１４により、基準クロッ
ク８を基準クロック９に切替え選択クロック１０として
出力する。ＰＬＬ回路３は切替えられた基準クロック９
の周波数を示す選択クロック１０に位相同期したクロッ
ク出力１６を出力するので、クロック８の瞬断による影
響を除去することができる。
検出回路２で基準クロック８のクロック断を検出し、検
出信号１４を基準クロック選択回路１に出力する。基準
クロック選択回路１は検出信号１４により、基準クロッ
ク８を基準クロック９に切替え選択クロック１０として
出力する。ＰＬＬ回路３は切替えられた基準クロック９
の周波数を示す選択クロック１０に位相同期したクロッ
ク出力１６を出力するので、クロック８の瞬断による影
響を除去することができる。
【０００９】
【発明が解決しようとする課題】上述した従来のクロッ
ク切替回路は、基準クロックの瞬断を検出してから基準
クロックの切替を行なうまでの遷移時間の間にＰＬＬ回
路に入力する選択クロックの位相が大きく変化するた
め、クロック出力に大きな周波数変化が生じるという欠
点を有している。
ク切替回路は、基準クロックの瞬断を検出してから基準
クロックの切替を行なうまでの遷移時間の間にＰＬＬ回
路に入力する選択クロックの位相が大きく変化するた
め、クロック出力に大きな周波数変化が生じるという欠
点を有している。
【００１０】また、公報記載の回路では、周波数差をデ
ジタル化する周波数差検出回路と、出力変化を一時マス
クするための保護回路と、周波数差を表す信号により出
力信号のデューティ比を変化させるカウンタ回路が必要
になること、保護回路により周波数変化の応答に遅延を
持たせているため基準クロックの切替に一定の時間経過
が要求されるため、回路規模の増大とクロック切替時間
の応答性が劣化するという欠点を有している。
ジタル化する周波数差検出回路と、出力変化を一時マス
クするための保護回路と、周波数差を表す信号により出
力信号のデューティ比を変化させるカウンタ回路が必要
になること、保護回路により周波数変化の応答に遅延を
持たせているため基準クロックの切替に一定の時間経過
が要求されるため、回路規模の増大とクロック切替時間
の応答性が劣化するという欠点を有している。
【００１１】本発明の目的は、小規模な回路構成により
クロック切替時間の応答性が劣化することなく、クロッ
ク切替時における出力クロックの周波数変化を最小限に
抑止するクロック切替回路を提供することにある。
クロック切替時間の応答性が劣化することなく、クロッ
ク切替時における出力クロックの周波数変化を最小限に
抑止するクロック切替回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のクロック切替回
路は、複数の基準クロックを切替選択する選択手段と；
この選択手段が出力する選択クロックの切替時の不安定
期間の間自走クロックを出力し、安定後、前記選択クロ
ックを出力する自走制御手段と；前記自走クロックまた
は前記選択クロックに位相同期しクロック信号を出力す
る位相同期回路と；を備えたことを特徴としている。
路は、複数の基準クロックを切替選択する選択手段と；
この選択手段が出力する選択クロックの切替時の不安定
期間の間自走クロックを出力し、安定後、前記選択クロ
ックを出力する自走制御手段と；前記自走クロックまた
は前記選択クロックに位相同期しクロック信号を出力す
る位相同期回路と；を備えたことを特徴としている。
【００１３】第１および第２の基準クロックを入力し、
これら基準クロックから一方を選択し第３の基準クロッ
クとして出力するクロック選択回路と；前記第１および
第２の基準クロックの入力の有無を検出し、検出信号を
前記クロック選択回路に出力するクロック検出回路と；
前記第３の基準クロックを入力し自走クロックを出力す
るクロック制御回路と；前記自走クロックと分周クロッ
クとの位相同期をとりクロック信号を出力する位相同期
回路と；前記クロック信号を分周し前記分周クロックを
出力する分周回路と；を備えたことを特徴としている。
これら基準クロックから一方を選択し第３の基準クロッ
クとして出力するクロック選択回路と；前記第１および
第２の基準クロックの入力の有無を検出し、検出信号を
前記クロック選択回路に出力するクロック検出回路と；
前記第３の基準クロックを入力し自走クロックを出力す
るクロック制御回路と；前記自走クロックと分周クロッ
クとの位相同期をとりクロック信号を出力する位相同期
回路と；前記クロック信号を分周し前記分周クロックを
出力する分周回路と；を備えたことを特徴としている。
【００１４】また、前記クロック制御回路が、タイミン
グパルスを出力する発振器と、このタイミングパルスに
より前記自走クロックを生成する自走クロック生成回路
とを有することを特徴としている。
グパルスを出力する発振器と、このタイミングパルスに
より前記自走クロックを生成する自走クロック生成回路
とを有することを特徴としている。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は本発明のクロック切替回路の一つの
実施の形態を示すブロック図である。
実施の形態を示すブロック図である。
【００１７】図１に示す本実施の形態は、基準クロック
８および９を検出信号１４により選択し選択クロック１
０を出力する基準クロック選択回路１と、クロック８，
９の信号の瞬断を検出し検出信号１４を出力するクロッ
ク検出回路２と、選択クロック１０を入力してこのクロ
ックに同期した自走クロック１１を出力する自走制御回
路５と、クロック出力１３を分周し分周クロック１２を
出力する分周回路４と、自走クロック１１および分周ク
ロック１２を入力しクロック出力１３を出力するＰＬＬ
回路３とから構成されている。
８および９を検出信号１４により選択し選択クロック１
０を出力する基準クロック選択回路１と、クロック８，
９の信号の瞬断を検出し検出信号１４を出力するクロッ
ク検出回路２と、選択クロック１０を入力してこのクロ
ックに同期した自走クロック１１を出力する自走制御回
路５と、クロック出力１３を分周し分周クロック１２を
出力する分周回路４と、自走クロック１１および分周ク
ロック１２を入力しクロック出力１３を出力するＰＬＬ
回路３とから構成されている。
【００１８】また、自走制御回路５は自走クロック生成
回路６と、自走クロック生成回路６のマスタークロック
１５を供給する発振器７とを有している。
回路６と、自走クロック生成回路６のマスタークロック
１５を供給する発振器７とを有している。
【００１９】なお、図１において図３に示す構成要素に
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
対応するものは同一の参照数字または符号を付し、その
説明を省略する。
【００２０】図２は本実施の形態の動作を説明するタイ
ムチャートである。
ムチャートである。
【００２１】次に、図１および図２を参照して本実施の
形態の動作をより詳細に説明する。
形態の動作をより詳細に説明する。
【００２２】基準クロック選択回路１は、基準クロック
８を現用とし、基準クロック９を予備として入力してい
るので、出力用の選択クロック１０として基準クロック
８がそのまま出力されている。
８を現用とし、基準クロック９を予備として入力してい
るので、出力用の選択クロック１０として基準クロック
８がそのまま出力されている。
【００２３】自走クロック生成回路６は、正常時には選
択クロック１０を入力しそのままバイパスさせて自走ク
ロック１１として出力している。基準クロック８の瞬断
等による基準クロック切替時には、自走クロック生成回
路６は発振器７が出力するマスタークロック１５をもと
に分周して常時選択クロック１０に同期させていた自走
クロック１１を出力している。自走クロック１１は、選
択クロック１０が規格範囲内のクロックである場合、Ａ
区間に示すように選択クロック１０を自走クロック１１
として出力している。
択クロック１０を入力しそのままバイパスさせて自走ク
ロック１１として出力している。基準クロック８の瞬断
等による基準クロック切替時には、自走クロック生成回
路６は発振器７が出力するマスタークロック１５をもと
に分周して常時選択クロック１０に同期させていた自走
クロック１１を出力している。自走クロック１１は、選
択クロック１０が規格範囲内のクロックである場合、Ａ
区間に示すように選択クロック１０を自走クロック１１
として出力している。
【００２４】基準クロック８が瞬断しＣ点で選択クロッ
ク１０が規格外のクロックだと判断した場合には、マス
タークロック１５をもとに自走している自走クロック１
１を、Ｂ区間の間出力する動作を行なう。
ク１０が規格外のクロックだと判断した場合には、マス
タークロック１５をもとに自走している自走クロック１
１を、Ｂ区間の間出力する動作を行なう。
【００２５】すなわち、ＰＬＬ回路３は自走クロック１
１および分周クロック１２の立ち下りで位相比較を行な
っているので、基準クロック８の瞬断によりこの基準ク
ロック８をバイパスして出力していた自走クロック１１
の立ち下りがなくなると出力クロック１３が大きく変化
してしまうので、マスタークロック１５をもとに自走し
ている自走クロック１１を出力することになる。
１および分周クロック１２の立ち下りで位相比較を行な
っているので、基準クロック８の瞬断によりこの基準ク
ロック８をバイパスして出力していた自走クロック１１
の立ち下りがなくなると出力クロック１３が大きく変化
してしまうので、マスタークロック１５をもとに自走し
ている自走クロック１１を出力することになる。
【００２６】なお、クロック検出回路２は基準クロック
８の瞬断を検出すると、基準クロック９に切替えるが、
この切替動作の間は自走クロック生成回路６が出力する
マスタークロック１５をもとに自走している自走クロッ
ク１１をＰＬＬ回路３に出力するので、切替動作中のＰ
ＬＬ回路３の出力１３の周波数変動を抑止させることが
できる。
８の瞬断を検出すると、基準クロック９に切替えるが、
この切替動作の間は自走クロック生成回路６が出力する
マスタークロック１５をもとに自走している自走クロッ
ク１１をＰＬＬ回路３に出力するので、切替動作中のＰ
ＬＬ回路３の出力１３の周波数変動を抑止させることが
できる。
【００２７】すなわち、自走クロック１１のパルス列が
基準クロック８つまり選択クロック１０に近いパルス列
としているため、ＰＬＬ回路３内部の電圧制御発振器へ
の制御電圧レベル変動が小さくなり、結果として電圧制
御発振器の周波数変動が抑止されることになる。
基準クロック８つまり選択クロック１０に近いパルス列
としているため、ＰＬＬ回路３内部の電圧制御発振器へ
の制御電圧レベル変動が小さくなり、結果として電圧制
御発振器の周波数変動が抑止されることになる。
【００２８】なお、基準クロックは任意の入力が可能で
あり、この場合任意の数の基準クロックを入力したクロ
ック検出回路２が出力する検出信号１４により、選別し
た選択クロック１０が出力される。
あり、この場合任意の数の基準クロックを入力したクロ
ック検出回路２が出力する検出信号１４により、選別し
た選択クロック１０が出力される。
【００２９】
【発明の効果】以上説明したように、本発明のクロック
切替回路は、基準クロックの切替え動作の遷移時間の間
自走クロック生成回路が出力する自走クロックによりＰ
ＬＬ回路の動作を維持できるので、基準クロック切替時
における出力クロック周波数の変動を抑止するという効
果を有している。
切替回路は、基準クロックの切替え動作の遷移時間の間
自走クロック生成回路が出力する自走クロックによりＰ
ＬＬ回路の動作を維持できるので、基準クロック切替時
における出力クロック周波数の変動を抑止するという効
果を有している。
【００３０】また、基準クロックの周波数変化時での応
答を遅延させる保護回路を使用していないので、基準ク
ロックの切替時間の応答動作が速くなるという効果を有
している。
答を遅延させる保護回路を使用していないので、基準ク
ロックの切替時間の応答動作が速くなるという効果を有
している。
【００３１】さらに、周波数差をディジタル化する回
路、保護回路およびカウンタ回路が不用なため、回路構
成が簡素化できるという効果を有している。
路、保護回路およびカウンタ回路が不用なため、回路構
成が簡素化できるという効果を有している。
【図１】本発明のクロック切替回路の一つの実施の形態
を示すブロック図である。
を示すブロック図である。
【図２】本実施の形態の動作を説明するタイムチャート
である。
である。
【図３】従来のクロック切替回路を示すブロック図であ
る。
る。
１ 基準クロック選択回路 ２ クロック検出回路 ３ ＰＬＬ回路 ４ 分周回路 ５ 自走制御回路 ６ 自走クロック生成回路 ７ 発振器 ８，９ 基準クロック １０ 選択クロック １１ 自走クロック １２ 分周クロック １３ クロック出力 １４ 検出信号 １５ マスタークロック １６ クロック出力
Claims (3)
- 【請求項１】 複数の基準クロックを切替選択する選択
手段と；この選択手段が出力する選択クロックの切替時
の不安定期間の間自走クロックを出力し、安定後、前記
選択クロックを出力する自走制御手段と；前記自走クロ
ックまたは前記選択クロックに位相同期しクロック信号
を出力する位相同期回路と；を備えたことを特徴とする
クロック切替回路。 - 【請求項２】 第１および第２の基準クロックを入力
し、これら基準クロックから一方を選択し第３の基準ク
ロックとして出力するクロック選択回路と；前記第１お
よび第２の基準クロックの入力の有無を検出し、検出信
号を前記クロック選択回路に出力するクロック検出回路
と；前記第３の基準クロックを入力し自走クロックを出
力するクロック制御回路と；前記自走クロックと分周ク
ロックとの位相同期をとりクロック信号を出力する位相
同期回路と；前記クロック信号を分周し前記分周クロッ
クを出力する分周回路と；を備えたことを特徴とするク
ロック切替回路。 - 【請求項３】 前記クロック制御回路が、タイミングパ
ルスを出力する発振器と、このタイミングパルスにより
前記自走クロックを生成する自走クロック生成回路とを
有することを特徴とする請求項２記載のクロック切替回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214610A JP2972590B2 (ja) | 1996-08-14 | 1996-08-14 | クロック切替回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8214610A JP2972590B2 (ja) | 1996-08-14 | 1996-08-14 | クロック切替回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065536A true JPH1065536A (ja) | 1998-03-06 |
| JP2972590B2 JP2972590B2 (ja) | 1999-11-08 |
Family
ID=16658578
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8214610A Expired - Fee Related JP2972590B2 (ja) | 1996-08-14 | 1996-08-14 | クロック切替回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2972590B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215210B2 (en) | 2004-03-01 | 2007-05-08 | Seiko Epson Corporation | Clock signal outputting method, clock shaper and electronic equipment using the clock shaper |
| JP2008118680A (ja) * | 2007-11-30 | 2008-05-22 | Toshiba Corp | ノード装置およびクロック切り替え方法 |
-
1996
- 1996-08-14 JP JP8214610A patent/JP2972590B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7215210B2 (en) | 2004-03-01 | 2007-05-08 | Seiko Epson Corporation | Clock signal outputting method, clock shaper and electronic equipment using the clock shaper |
| JP2008118680A (ja) * | 2007-11-30 | 2008-05-22 | Toshiba Corp | ノード装置およびクロック切り替え方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2972590B2 (ja) | 1999-11-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990330 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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