JPH1065541A - Ａ／ｄ変換回路 - Google Patents
Ａ／ｄ変換回路Info
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- JPH1065541A JPH1065541A JP23361996A JP23361996A JPH1065541A JP H1065541 A JPH1065541 A JP H1065541A JP 23361996 A JP23361996 A JP 23361996A JP 23361996 A JP23361996 A JP 23361996A JP H1065541 A JPH1065541 A JP H1065541A
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- 238000006243 chemical reaction Methods 0.000 claims description 17
- 238000005070 sampling Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 108010020053 Staphylococcus warneri lipase 2 Proteins 0.000 description 3
- 230000000052 comparative effect Effects 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
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Abstract
(57)【要約】
【課題】より少ない素子数で高速用Ａ／Ｄ変換回路を実
現する。 【解決手段】上位ビットのエンコード時に、上位側比較
基準電位保持用サンプルホールド回路１０および下位側
比較基準電位保持用サンプルホールド回路１１にアナロ
グ入力データの電位に最も近い上位側及び下位側の比較
基準電位を各々保持させ、次の、下位ビットのエンコー
ド時にこれらのサンプルホールド回路の出力電圧を比較
基準電位供給用抵抗群６の高電位側端子及び低電位側端
子に供給することにより、コンパレータ及び比較基準電
位供給用抵抗の所要数を減らす。
現する。 【解決手段】上位ビットのエンコード時に、上位側比較
基準電位保持用サンプルホールド回路１０および下位側
比較基準電位保持用サンプルホールド回路１１にアナロ
グ入力データの電位に最も近い上位側及び下位側の比較
基準電位を各々保持させ、次の、下位ビットのエンコー
ド時にこれらのサンプルホールド回路の出力電圧を比較
基準電位供給用抵抗群６の高電位側端子及び低電位側端
子に供給することにより、コンパレータ及び比較基準電
位供給用抵抗の所要数を減らす。
Description
【０００１】
【発明の属する技術分野】本発明はＡ／Ｄ変換回路に関
し、特に素子数を削減しチップ面積の縮減を図るＡ／Ｄ
変換回路に関する。
し、特に素子数を削減しチップ面積の縮減を図るＡ／Ｄ
変換回路に関する。
【０００２】
【従来の技術】ビデオ信号信号処理や計測分野に適用し
て好適とされる高速Ａ／Ｄ変換回路としては、従来、並
列比較方式のＡ／Ｄ変換回路が用いられる。この並列比
較方式のＡＤ変換回路は、ｎビットを構成する場合、電
源と接地間に直列接続される抵抗が２n個、抵抗の各接
続点と入力信号を比較する比較回路（コンパレータ）が
２n−１個必要とされ、高次ビットとすると、回路が複
雑になりＩＣ化した時にチップ面積が増大するという問
題を有していた。この並列比較方式のＡ／Ｄ変換回路を
改良したものとして、抵抗ストリングの所定の接続点の
基準電位と入力信号との上位ビット用比較回路の比較結
果から上位ビットをエンコードし、エンコード結果に基
づき抵抗ストリングの所定の接続点に接続されたスイッ
チ群を選択しこのスイッチ群からの基準電位と入力信号
が下位ビット用比較回路からの比較結果をエンコードし
下位ビットが出力される直並列比較方式のＡ／Ｄ変換回
路があるが、高次ビットとすると、素子数が非常に多く
なるという問題点を有している（特開平２−２０５６１
８号公報の記載参照）。
て好適とされる高速Ａ／Ｄ変換回路としては、従来、並
列比較方式のＡ／Ｄ変換回路が用いられる。この並列比
較方式のＡＤ変換回路は、ｎビットを構成する場合、電
源と接地間に直列接続される抵抗が２n個、抵抗の各接
続点と入力信号を比較する比較回路（コンパレータ）が
２n−１個必要とされ、高次ビットとすると、回路が複
雑になりＩＣ化した時にチップ面積が増大するという問
題を有していた。この並列比較方式のＡ／Ｄ変換回路を
改良したものとして、抵抗ストリングの所定の接続点の
基準電位と入力信号との上位ビット用比較回路の比較結
果から上位ビットをエンコードし、エンコード結果に基
づき抵抗ストリングの所定の接続点に接続されたスイッ
チ群を選択しこのスイッチ群からの基準電位と入力信号
が下位ビット用比較回路からの比較結果をエンコードし
下位ビットが出力される直並列比較方式のＡ／Ｄ変換回
路があるが、高次ビットとすると、素子数が非常に多く
なるという問題点を有している（特開平２−２０５６１
８号公報の記載参照）。
【０００３】
【発明が解決しようとする課題】このように、従来の高
速Ａ／Ｄ変換回路においては、並列比較方式では高分解
能精度を実現するには構成素子数が多すぎるので、一般
的には直並列比較方式が使われる。しかしそれでも構成
素子数は多く、高分解能精度の実現は困難である（例え
ば１６ビット構成の場合、比較回路は５１０個、抵抗は
６５５３６個必要）。
速Ａ／Ｄ変換回路においては、並列比較方式では高分解
能精度を実現するには構成素子数が多すぎるので、一般
的には直並列比較方式が使われる。しかしそれでも構成
素子数は多く、高分解能精度の実現は困難である（例え
ば１６ビット構成の場合、比較回路は５１０個、抵抗は
６５５３６個必要）。
【０００４】ところで、上記特開平２−２０５６１８号
公報には、従来の直並列比較方式に必要とされる抵抗素
子及びコンパレータの数を減らすことを目的として、図
２に示すように、第１基準電源端子１４と第２の基準電
源端子１５との間に接続された複数の抵抗（第１の抵抗
群）と、複数の抵抗の接続点に得られる電圧とアナログ
入力信号１８を比較する複数の比較回路１７と、比較回
路の出力をエンコードするエンコーダ１９と、エンコー
ダ１９の出力信号を格納する第１のレジスタ２０及び第
２のレジスタ２１と、第１、及び第２のレジスタ２０、
２１の出力信号に応じて第１、第２の基準電源端子１
４、１５に印加される電圧を切り換えるための手段とし
て、基準電圧Ｖｒｅｆと接地間に接続された第２抵抗群
２２、第１、及び第２のレジスタ２０、２１の出力信号
に基づき抵抗群２２の接続点を選択するためのスイッチ
群をオン・オフする信号を出力する選択回路２６からな
る）を備え、第１のレジスタ２０の出力端に上位ビット
のデジタル信号を、第２のレジスタ２１の出力端に下位
ビットのデジタル信号を発生するようにしたＡ／Ｄ変換
回路が提案されている。しかし、この方式では精度の点
で実用に耐えられるものではなく、また、所用素子数も
未だ多いという問題がある。
公報には、従来の直並列比較方式に必要とされる抵抗素
子及びコンパレータの数を減らすことを目的として、図
２に示すように、第１基準電源端子１４と第２の基準電
源端子１５との間に接続された複数の抵抗（第１の抵抗
群）と、複数の抵抗の接続点に得られる電圧とアナログ
入力信号１８を比較する複数の比較回路１７と、比較回
路の出力をエンコードするエンコーダ１９と、エンコー
ダ１９の出力信号を格納する第１のレジスタ２０及び第
２のレジスタ２１と、第１、及び第２のレジスタ２０、
２１の出力信号に応じて第１、第２の基準電源端子１
４、１５に印加される電圧を切り換えるための手段とし
て、基準電圧Ｖｒｅｆと接地間に接続された第２抵抗群
２２、第１、及び第２のレジスタ２０、２１の出力信号
に基づき抵抗群２２の接続点を選択するためのスイッチ
群をオン・オフする信号を出力する選択回路２６からな
る）を備え、第１のレジスタ２０の出力端に上位ビット
のデジタル信号を、第２のレジスタ２１の出力端に下位
ビットのデジタル信号を発生するようにしたＡ／Ｄ変換
回路が提案されている。しかし、この方式では精度の点
で実用に耐えられるものではなく、また、所用素子数も
未だ多いという問題がある。
【０００５】その理由は、上記特開平２−２０５６１８
号公報の方式では、第２の抵抗群２２に対し、第１の抵
抗群１５が並列に加わる構成になっているため、コンパ
レータ１６への比較基準電位が所望値から外れてしまう
（誤差が生じる）ためである。
号公報の方式では、第２の抵抗群２２に対し、第１の抵
抗群１５が並列に加わる構成になっているため、コンパ
レータ１６への比較基準電位が所望値から外れてしまう
（誤差が生じる）ためである。
【０００６】したがって、本発明は、上記事情に鑑みて
なされたものであって、その目的は、高精度であってか
つ所用素子数の少ない、高速変換動作するの並列比較方
式Ａ／Ｄ変換回路を提供することにある。
なされたものであって、その目的は、高精度であってか
つ所用素子数の少ない、高速変換動作するの並列比較方
式Ａ／Ｄ変換回路を提供することにある。
【０００７】
【課題を解決するための手段】前記目的を達成するた
め、本発明のＡ／Ｄ変換回路は、第１基準電源端子と、
第２基準電源端子と、の間に直列接続された複数の抵抗
素子と、該複数の抵抗素子の接続点に得られる電圧とア
ナログ入力信号とを比較する複数のコンパレータと、該
コンパレータの出力信号をエンコードするエンコーダ
と、該エンコードの出力によりアナログ入力信号に最も
近い上位側比較基準電位及び下位側比較基準電位を保持
するためのサンプルホールド回路と、前記サンプルホー
ルド回路に与える基準電位を切り替えるためのスイッチ
と、前記第１基準電源端子と前記第２基準電源端子に外
部からの基準定電圧または前記サンプルホールド回路か
らの出力を与えることをできるようにするための切り替
え用スイッチと、前記スイッチの切替を制御するコント
ロール回路と、を備えたことを特徴とする。
め、本発明のＡ／Ｄ変換回路は、第１基準電源端子と、
第２基準電源端子と、の間に直列接続された複数の抵抗
素子と、該複数の抵抗素子の接続点に得られる電圧とア
ナログ入力信号とを比較する複数のコンパレータと、該
コンパレータの出力信号をエンコードするエンコーダ
と、該エンコードの出力によりアナログ入力信号に最も
近い上位側比較基準電位及び下位側比較基準電位を保持
するためのサンプルホールド回路と、前記サンプルホー
ルド回路に与える基準電位を切り替えるためのスイッチ
と、前記第１基準電源端子と前記第２基準電源端子に外
部からの基準定電圧または前記サンプルホールド回路か
らの出力を与えることをできるようにするための切り替
え用スイッチと、前記スイッチの切替を制御するコント
ロール回路と、を備えたことを特徴とする。
【０００８】
【発明の実施の形態】本発明の好ましい実施の形態を以
下に説明する。本発明は、その好ましい実施の形態にお
いて、第１基準電源端子と第２基準電源端子との間に直
列接続された複数の抵抗素子（図１の６）と、該複数の
抵抗素子の接続点にて得られる電圧とアナログ入力信号
とを比較する複数のコンパレータ（図１の７）と、該コ
ンパレータ（図１の７）の出力信号をエンコードするエ
ンコーダ（図１の８）と、該エンコーダの出力によりア
ナログ入力信号に最も近い上位側比較基準電位及び下位
側比較基準電位を保持するためのサンプルホールド回路
（図１の１０、１１）と、これらのサンプルホールド回
路（図１の１０、１１）に与える基準電位を切り替える
ためのスイッチ（図１の９）と、第１基準電源端子と第
２基準電源端子に外部からの基準定電圧（図１の２）ま
たはサンプルホールド回路（図１の１０、１１）からの
出力を与えるための切り替え用スイッチ（図１のＳＷＵ
１、ＳＷＬ１、ＳＷＵ２、ＳＷＬ２）と、これらのスイ
ッチの切替を制御するコントロール回路（図１の８）
と、を備えている。
下に説明する。本発明は、その好ましい実施の形態にお
いて、第１基準電源端子と第２基準電源端子との間に直
列接続された複数の抵抗素子（図１の６）と、該複数の
抵抗素子の接続点にて得られる電圧とアナログ入力信号
とを比較する複数のコンパレータ（図１の７）と、該コ
ンパレータ（図１の７）の出力信号をエンコードするエ
ンコーダ（図１の８）と、該エンコーダの出力によりア
ナログ入力信号に最も近い上位側比較基準電位及び下位
側比較基準電位を保持するためのサンプルホールド回路
（図１の１０、１１）と、これらのサンプルホールド回
路（図１の１０、１１）に与える基準電位を切り替える
ためのスイッチ（図１の９）と、第１基準電源端子と第
２基準電源端子に外部からの基準定電圧（図１の２）ま
たはサンプルホールド回路（図１の１０、１１）からの
出力を与えるための切り替え用スイッチ（図１のＳＷＵ
１、ＳＷＬ１、ＳＷＵ２、ＳＷＬ２）と、これらのスイ
ッチの切替を制御するコントロール回路（図１の８）
と、を備えている。
【０００９】本発明の実施の形態によれば、高速用並列
比較方式Ａ／Ｄ変換回路において、入力アナログデータ
保持用のサンプルホールド回路（図１の５）とは別に設
けられた２つのサンプルホールド回路（図１の１０、１
１）は、先ず、前段階の上位ビットの判定段階におい
て、入力されたアナログデータに最も近い上位側及び下
位側の比較基準電位を保持する。
比較方式Ａ／Ｄ変換回路において、入力アナログデータ
保持用のサンプルホールド回路（図１の５）とは別に設
けられた２つのサンプルホールド回路（図１の１０、１
１）は、先ず、前段階の上位ビットの判定段階におい
て、入力されたアナログデータに最も近い上位側及び下
位側の比較基準電位を保持する。
【００１０】次に、この２つのサンプルホールド回路
（図１の１０、１１）により保持された電位を抵抗群の
上端及び下端に供給し、下位ビット判定のための比較基
準電位を与える。
（図１の１０、１１）により保持された電位を抵抗群の
上端及び下端に供給し、下位ビット判定のための比較基
準電位を与える。
【００１１】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１２】図１は、本発明の実施例の構成をブロック
図にて示したものである。図１を参照して、アナログデ
ータ入力端子１に入力されたアナログデータは、アナロ
グ入力データ保持用サンプルホールド回路５でデジタル
値へのエンコードが終了するまで保持される。
図にて示したものである。図１を参照して、アナログデ
ータ入力端子１に入力されたアナログデータは、アナロ
グ入力データ保持用サンプルホールド回路５でデジタル
値へのエンコードが終了するまで保持される。
【００１３】アナログ入力データ保持用サンプルホール
ド回路５の出力は複数のコンパレータ７の一側入力端に
入力され、複数のコンパレータ７の他側入力端には、比
較用基準電圧供給用抵抗群６の各接続点の電位が入力さ
れ、複数のコンパレータ７の比較結果出力信号はエンコ
ーダ／コントローラ８に入力され、デジタル信号出力端
子４にエンコードされたビット出力信号が出力され、エ
ンコーダ／コントローラ８は、上位側比較規準電位保持
用サンプルホールド回路１０、及び下位側比較規準電位
保持用サンプルホールド回路１１と、比較用基準電圧供
給用抵抗群６の各接続点との間にそれぞれ接続された複
数のスイッチからなる比較基準電位の切替え用スイッチ
９のオン・オフ制御信号を出力する。
ド回路５の出力は複数のコンパレータ７の一側入力端に
入力され、複数のコンパレータ７の他側入力端には、比
較用基準電圧供給用抵抗群６の各接続点の電位が入力さ
れ、複数のコンパレータ７の比較結果出力信号はエンコ
ーダ／コントローラ８に入力され、デジタル信号出力端
子４にエンコードされたビット出力信号が出力され、エ
ンコーダ／コントローラ８は、上位側比較規準電位保持
用サンプルホールド回路１０、及び下位側比較規準電位
保持用サンプルホールド回路１１と、比較用基準電圧供
給用抵抗群６の各接続点との間にそれぞれ接続された複
数のスイッチからなる比較基準電位の切替え用スイッチ
９のオン・オフ制御信号を出力する。
【００１４】上位側比較規準電位保持用サンプルホール
ド回路１０の出力は、及び下位側比較規準電位保持用サ
ンプルホールド回路１１はスイッチＳＷＵ２、ＳＷＬ２
を介して、比較用基準電圧供給用抵抗群６の高位側端
子、低位側端子に接続される。
ド回路１０の出力は、及び下位側比較規準電位保持用サ
ンプルホールド回路１１はスイッチＳＷＵ２、ＳＷＬ２
を介して、比較用基準電圧供給用抵抗群６の高位側端
子、低位側端子に接続される。
【００１５】先ず、最初のステップで、比較基準電位供
給用抵抗群６の高電位側端子には、スイッチＳＷＵ１及
びＳＷＬ１が閉成し、基準定電圧がＶＲＥＦ入力端子２
を通して与えられ、比較基準電位供給用抵抗群６の低電
位側端子にはＧＮＤに接地されるように、比較基準電位
の切り替え用スイッチ９が設定される。
給用抵抗群６の高電位側端子には、スイッチＳＷＵ１及
びＳＷＬ１が閉成し、基準定電圧がＶＲＥＦ入力端子２
を通して与えられ、比較基準電位供給用抵抗群６の低電
位側端子にはＧＮＤに接地されるように、比較基準電位
の切り替え用スイッチ９が設定される。
【００１６】この状態で、各コンパレータ７は、アナロ
グ入力データ保持用サンプルホールド回路５に保持され
たアナログ入力データと、比較基準電位供給用抵抗群６
の接続点により供給される比較基準電位と、を比較し、
コンパレータ７の出力を入力とするエンコーダ／コント
ローラ８の回路でアナログ入力データの上位ビットを確
定する。
グ入力データ保持用サンプルホールド回路５に保持され
たアナログ入力データと、比較基準電位供給用抵抗群６
の接続点により供給される比較基準電位と、を比較し、
コンパレータ７の出力を入力とするエンコーダ／コント
ローラ８の回路でアナログ入力データの上位ビットを確
定する。
【００１７】次に、コンパレータ７での判定結果からエ
ンコーダ／コントローラ８が比較基準電位の切り替え用
スイッチ９を制御して、上位側比較基準電位保持用サン
プルホールド回路１０および下位側比較基準電位保持用
サンプルホールド回路１１にアナログ入力データの電位
に最も近い上位側及び下位側の比較基準電位を各々保持
させる。
ンコーダ／コントローラ８が比較基準電位の切り替え用
スイッチ９を制御して、上位側比較基準電位保持用サン
プルホールド回路１０および下位側比較基準電位保持用
サンプルホールド回路１１にアナログ入力データの電位
に最も近い上位側及び下位側の比較基準電位を各々保持
させる。
【００１８】さらに、エンコーダ／コントローラ８が、
比較基準電位の切り替え用スイッチ９のスイッチＳＷＵ
２、ＳＷＬ２を制御して、比較基準電位供給用抵抗群６
の高電位側端子及び低電位側端子に、上位側比較基準電
位保持用サンプルホールド回路１０および下位側比較基
準電位保持用サンプルホールド回路１１の出力を接続
し、コンパレータ７によりアナログ入力データと、比較
基準電位供給用抵抗群６の接続点により供給される比較
基準電位を比較し、コンパレータ７の次段のエンコーダ
／コントローラ８の回路でアナログ入力データの下位ビ
ットを確定する。
比較基準電位の切り替え用スイッチ９のスイッチＳＷＵ
２、ＳＷＬ２を制御して、比較基準電位供給用抵抗群６
の高電位側端子及び低電位側端子に、上位側比較基準電
位保持用サンプルホールド回路１０および下位側比較基
準電位保持用サンプルホールド回路１１の出力を接続
し、コンパレータ７によりアナログ入力データと、比較
基準電位供給用抵抗群６の接続点により供給される比較
基準電位を比較し、コンパレータ７の次段のエンコーダ
／コントローラ８の回路でアナログ入力データの下位ビ
ットを確定する。
【００１９】次に、本発明の第２の実施例について説明
する。
する。
【００２０】前記実施例ではアナログ入力データを２回
のステップに分けてデジタル値にエンコードしていた
が、このステップ数を３回以上の任意の回数にすること
もできる。その場合、変換速度は遅くなるが同一の素子
構成の場合であっても分解能を上げることができる。
のステップに分けてデジタル値にエンコードしていた
が、このステップ数を３回以上の任意の回数にすること
もできる。その場合、変換速度は遅くなるが同一の素子
構成の場合であっても分解能を上げることができる。
【００２１】また、同一の回路でありながら分解能を可
変することが可能である。
変することが可能である。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
下記記載の効果を奏する。
下記記載の効果を奏する。
【００２３】（１）第１の効果は、分解能及び精度を向
上する、ということである。
上する、ということである。
【００２４】その理由は、本発明の比較基準電位供給用
抵抗群は、上記特開平２−２０５６１８号公報に記載の
方式と異なり、第２の抵抗群に対し第１の抵抗群が並列
に加わる構成にはなっていため、原理的には、コンパレ
ータに供給される比較基準電位に誤差が出ないためであ
る。
抵抗群は、上記特開平２−２０５６１８号公報に記載の
方式と異なり、第２の抵抗群に対し第１の抵抗群が並列
に加わる構成にはなっていため、原理的には、コンパレ
ータに供給される比較基準電位に誤差が出ないためであ
る。
【００２５】（２）第２の効果は、使用素子数の減少に
よる所用面積を減少する、ということである。
よる所用面積を減少する、ということである。
【００２６】その理由は、抵抗群を一つしか要しないた
めであり、同一分解能で比較した場合、上記特開平２−
２０５６１８号公報の方式のさらに半数の抵抗数で実現
できる。
めであり、同一分解能で比較した場合、上記特開平２−
２０５６１８号公報の方式のさらに半数の抵抗数で実現
できる。
【００２７】（３）第３の効果は、高分解能を実現す
る、ということである。
る、ということである。
【００２８】その理由は、本発明においては、エンコー
ドを上位側ビットから下位側ビットまで任意の複数回に
分けることにより任意の分解能を実現できる。また、同
一の回路でありながら分解能を可変させることができ
る、ためである。
ドを上位側ビットから下位側ビットまで任意の複数回に
分けることにより任意の分解能を実現できる。また、同
一の回路でありながら分解能を可変させることができ
る、ためである。
【図１】本発明の一実施例の構成を示す図である。
【図２】従来のＡ／Ｄ変換回路の構成を示す図である。
１ アナログデータ入力端子 ２ ＶＲＥＦ入力端子 ３ ＣＬＫ入力端子 ４ デジタルデータ出力端子 ５ アナログ入力データ保持用サンプルホールド回路 ６ 比較基準電位供給用抵抗群 ７ コンパレータ ８ エンコーダ／コントローラ ９ 比較基準電位の切り替え用スイッチ １０ 上位側比較基準電位保持用サンプルホールド回路 １１ 下位側比較基準電位保持用サンプルホールド回路 １４ 第１基準電源端子 １５ 第２基準電源端子 １６ 第１抵抗群 １７ 比較回路群 １９ エンコーダ ２０ 第１レジスタ ２１ 第２レジスタ ２２ 第２抵抗群 ２６ 選択回路 ９０ 基準電圧発生回路
Claims (3)
- 【請求項１】第１基準電源端子と第２基準電源端子との
間に直列接続された複数の抵抗素子と、 該複数の抵抗素子の接続点に得られる電圧とアナログ入
力信号とを比較する複数のコンパレータと、 該コンパレータの出力信号をエンコードするエンコーダ
と、 該エンコーダの出力により前記アナログ入力信号に最も
近い上位側比較基準電位及び下位側比較基準電位を保持
するためのサンプルホールド回路と、 前記サンプルホールド回路に与える基準電位を切り替え
るためのスイッチと、 前記第１基準電源端子と前記第２基準電源端子に外部か
らの基準定電圧または前記サンプルホールド回路からの
出力を与えるための切り替え用スイッチと、 前記スイッチの切替を制御するコントロール回路と、 を備えたことを特徴とするＡ／Ｄ変換回路。 - 【請求項２】第１及び第２の基準電圧の間に接続された
抵抗ストリングの所定のタップの電圧と入力アナログ信
号を比較する複数のコンパレータの比較結果をエンコー
ドして上位側ビットを出力し、 該エンコード結果に基づき前記第１及び第２の基準電圧
を前記入力アナログ信号に近い上位側及び下位側電圧に
設定し、 前記複数のコンパレータの比較結果をエンコードして下
位側ビットとして出力することを特徴とするＡ／Ｄ変換
回路。 - 【請求項３】アナログ入力信号をサンプルホールドする
回路を備えたことを特徴とする請求項１記載のＡ／Ｄ変
換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233619A JP2980035B2 (ja) | 1996-08-15 | 1996-08-15 | Ａ／ｄ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233619A JP2980035B2 (ja) | 1996-08-15 | 1996-08-15 | Ａ／ｄ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1065541A true JPH1065541A (ja) | 1998-03-06 |
| JP2980035B2 JP2980035B2 (ja) | 1999-11-22 |
Family
ID=16957893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233619A Expired - Lifetime JP2980035B2 (ja) | 1996-08-15 | 1996-08-15 | Ａ／ｄ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2980035B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009107352A1 (ja) * | 2008-02-25 | 2009-09-03 | Hasebe Tetsuya | ダイナミックａ／ｄ変換回路、及びｄ／ａ変換回路、並びにａ／ｄ変換・ｄ／ａ変換回路 |
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1996
- 1996-08-15 JP JP8233619A patent/JP2980035B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009107352A1 (ja) * | 2008-02-25 | 2009-09-03 | Hasebe Tetsuya | ダイナミックａ／ｄ変換回路、及びｄ／ａ変換回路、並びにａ／ｄ変換・ｄ／ａ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2980035B2 (ja) | 1999-11-22 |
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