JPH11306074A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH11306074A JPH11306074A JP10113077A JP11307798A JPH11306074A JP H11306074 A JPH11306074 A JP H11306074A JP 10113077 A JP10113077 A JP 10113077A JP 11307798 A JP11307798 A JP 11307798A JP H11306074 A JPH11306074 A JP H11306074A
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- Japan
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- storage device
- main storage
- write buffer
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Advance Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 ライトバッファを用いる情報処理装置では、
低速動作時に消費電力を削減できなかった。 【解決手段】 中央演算処理装置１（ＣＰＵ１）と主記
憶装置５とライトバッファ６とを有する情報処理装置に
おいて、ＣＰＵ１がライトバッファを介して主記憶装置
５にデータを書き込む第１モードとＣＰＵ１がライトバ
ッファを介さずに主記憶装置５にデータを直接書き込む
第２モードとをＣＰＵ１の動作速度に応じて切り替える
切替器Ａ７、切替器Ｂ８、及び切替器Ｃ９を有すること
を特徴とする。
低速動作時に消費電力を削減できなかった。 【解決手段】 中央演算処理装置１（ＣＰＵ１）と主記
憶装置５とライトバッファ６とを有する情報処理装置に
おいて、ＣＰＵ１がライトバッファを介して主記憶装置
５にデータを書き込む第１モードとＣＰＵ１がライトバ
ッファを介さずに主記憶装置５にデータを直接書き込む
第２モードとをＣＰＵ１の動作速度に応じて切り替える
切替器Ａ７、切替器Ｂ８、及び切替器Ｃ９を有すること
を特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、システムの処理状
況に応じてライトバッファを使用、不使用にして低消費
電力化を図ることのできる情報処理装置に関する。
況に応じてライトバッファを使用、不使用にして低消費
電力化を図ることのできる情報処理装置に関する。
【０００２】
【従来の技術】一般に、高性能ＣＰＵは、その動作に比
して低速な主記憶装置に書き込みを行う際、全体の動作
を高速化するためにライトバッファを採用している。ラ
イトバッファには、ライトスルー方式とライトバック方
式の２つの制御方式があるが、基本的な機能は同一なの
で、ここでは構造がより単純なライトスルー方式のライ
トバッファについて説明する。
して低速な主記憶装置に書き込みを行う際、全体の動作
を高速化するためにライトバッファを採用している。ラ
イトバッファには、ライトスルー方式とライトバック方
式の２つの制御方式があるが、基本的な機能は同一なの
で、ここでは構造がより単純なライトスルー方式のライ
トバッファについて説明する。
【０００３】図３に、ライトバッファの構成を示す。ラ
イトバッファ６は、制御回路Ａ２、アドレスレジスタ
３、及びデータレジスタ４から構成される。２１は中央
演算処理装置１（以下、ＣＰＵ１という）がライトバッ
ファ６への書き込み要求を示す信号、２４はライトバッ
ファ６がＣＰＵ１からの書き込みアドレス３１と書き込
みデータ４１の受け取りを完了したことを示す信号、２
２はライトバッファ６が主記憶装置５への書き込み要求
を示す信号、２３は主記憶装置５がライトバッファ６か
らの書き込みアドレス３２と書き込みデータ４２の受け
取りを完了したことを示す信号、２５は制御回路Ａ２が
アドレスレジスタ３をラッチ制御する信号、２６は制御
回路Ａ２がデータレジスタ４をラッチ制御する信号であ
る。
イトバッファ６は、制御回路Ａ２、アドレスレジスタ
３、及びデータレジスタ４から構成される。２１は中央
演算処理装置１（以下、ＣＰＵ１という）がライトバッ
ファ６への書き込み要求を示す信号、２４はライトバッ
ファ６がＣＰＵ１からの書き込みアドレス３１と書き込
みデータ４１の受け取りを完了したことを示す信号、２
２はライトバッファ６が主記憶装置５への書き込み要求
を示す信号、２３は主記憶装置５がライトバッファ６か
らの書き込みアドレス３２と書き込みデータ４２の受け
取りを完了したことを示す信号、２５は制御回路Ａ２が
アドレスレジスタ３をラッチ制御する信号、２６は制御
回路Ａ２がデータレジスタ４をラッチ制御する信号であ
る。
【０００４】次に、このライトバッファの動作について
説明する。ＣＰＵ１から主記憶装置５への書き込み要求
が発生すると、ＣＰＵ１は、信号２１を出すと同時に書
き込みアドレス３１と書き込みデータ４１を出力する。
ライトバッファ６は信号２１を受けると、書き込みアド
レス３１と書き込みデータ４１をそれぞれアドレスレジ
スタ３とデータレジスタ４にラッチして取り込む。そし
て取り込みが完了すると即座に信号２４をＣＰＵ１に出
力し、同時に主記憶装置５への信号２２を出力し主記憶
装置５への書き込み動作を開始する。主記憶装置５は信
号２２を受け、書き込みアドレス３２に書き込みデータ
４２を取り込む。そして取り込みが完了すると信号２３
をライトバッファ６に出力し、一連の書き込み動作を完
了する。一般に主記憶装置への書き込み動作はＣＰＵの
動作に比べて遅いため、ライトバッファ６を設けること
によりＣＰＵ１は信号２４を受け取ると主記憶装置５へ
の書き込み完了を待たずして次の動作に入れるため、シ
ステム全体の実行速度が向上する。
説明する。ＣＰＵ１から主記憶装置５への書き込み要求
が発生すると、ＣＰＵ１は、信号２１を出すと同時に書
き込みアドレス３１と書き込みデータ４１を出力する。
ライトバッファ６は信号２１を受けると、書き込みアド
レス３１と書き込みデータ４１をそれぞれアドレスレジ
スタ３とデータレジスタ４にラッチして取り込む。そし
て取り込みが完了すると即座に信号２４をＣＰＵ１に出
力し、同時に主記憶装置５への信号２２を出力し主記憶
装置５への書き込み動作を開始する。主記憶装置５は信
号２２を受け、書き込みアドレス３２に書き込みデータ
４２を取り込む。そして取り込みが完了すると信号２３
をライトバッファ６に出力し、一連の書き込み動作を完
了する。一般に主記憶装置への書き込み動作はＣＰＵの
動作に比べて遅いため、ライトバッファ６を設けること
によりＣＰＵ１は信号２４を受け取ると主記憶装置５へ
の書き込み完了を待たずして次の動作に入れるため、シ
ステム全体の実行速度が向上する。
【０００５】また、ライトバッファ方式を動的に切り替
える技術は、特開平６−３４８５９２号公報に記載され
ている。
える技術は、特開平６−３４８５９２号公報に記載され
ている。
【０００６】
【発明が解決しようとする課題】ところで、ライトバッ
ファは、ＣＰＵの動作速度が高速化する一方で主記憶装
置の書き込み速度がそれほど高速化されないために、両
者の速度差を吸収し、システム全体の性能を落とさない
ために導入されている。しかしながら、携帯機器など低
消費電力を重視するシステムではＣＰＵの動作周波数を
負荷に応じて変化させ、例えば、待機時には動作周波数
を遅くしてＣＰＵを低速動作させている。
ファは、ＣＰＵの動作速度が高速化する一方で主記憶装
置の書き込み速度がそれほど高速化されないために、両
者の速度差を吸収し、システム全体の性能を落とさない
ために導入されている。しかしながら、携帯機器など低
消費電力を重視するシステムではＣＰＵの動作周波数を
負荷に応じて変化させ、例えば、待機時には動作周波数
を遅くしてＣＰＵを低速動作させている。
【０００７】従来、ライトバッファを採用しているシス
テムでは処理性能の向上を重視しているため、ＣＰＵを
低速動作させた場合には、ＣＰＵと主記憶装置が同じ動
作速度で動作可能となりライトバッファが不要になるに
もかかわらず、従来は主記憶装置への書き込みはライト
バッファを介さないと出来ない仕組みになっており、こ
れがオーバーヘッドとして低消費電力化の妨げとなって
いた。
テムでは処理性能の向上を重視しているため、ＣＰＵを
低速動作させた場合には、ＣＰＵと主記憶装置が同じ動
作速度で動作可能となりライトバッファが不要になるに
もかかわらず、従来は主記憶装置への書き込みはライト
バッファを介さないと出来ない仕組みになっており、こ
れがオーバーヘッドとして低消費電力化の妨げとなって
いた。
【０００８】本発明の目的は、上記課題に鑑み、低消費
電力化が可能な情報処理装置を提供することにある。
電力化が可能な情報処理装置を提供することにある。
【０００９】
【課題を解決するための手段】請求項１記載の情報処理
装置は、ＣＰＵと主記憶装置と前記ＣＰＵと前記主記憶
装置との間にライトバッファとを有する情報処理装置に
おいて、前記ＣＰＵが前記ライトバッファを介して前記
主記憶装置にデータを書き込む第１モードと前記ＣＰＵ
が前記ライトバッファを介さずに前記主記憶装置にデー
タを直接書き込む第２モードとを前記ＣＰＵの動作速度
に応じて切り替える切替手段を有することを特徴とす
る。
装置は、ＣＰＵと主記憶装置と前記ＣＰＵと前記主記憶
装置との間にライトバッファとを有する情報処理装置に
おいて、前記ＣＰＵが前記ライトバッファを介して前記
主記憶装置にデータを書き込む第１モードと前記ＣＰＵ
が前記ライトバッファを介さずに前記主記憶装置にデー
タを直接書き込む第２モードとを前記ＣＰＵの動作速度
に応じて切り替える切替手段を有することを特徴とす
る。
【００１０】請求項２記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段は、前記Ｃ
ＰＵからの前記主記憶装置または前記ライトバッファへ
の書き込み要求信号、及び前記主記憶装置または前記ラ
イトバッファから前記ＣＰＵへのデータ受け取り完了信
号を切り替えることを特徴とする。
記載の情報処理装置において、前記切替手段は、前記Ｃ
ＰＵからの前記主記憶装置または前記ライトバッファへ
の書き込み要求信号、及び前記主記憶装置または前記ラ
イトバッファから前記ＣＰＵへのデータ受け取り完了信
号を切り替えることを特徴とする。
【００１１】請求項３記載の情報処理装置は、請求項２
記載の情報処理装置において、前記切替手段は、前記Ｃ
ＰＵからの前記主記憶装置または前記ライトバッファへ
のアドレス経路、及び前記ＣＰＵからの前記主記憶装置
または前記ライトバッファへのデータ経路を切り替える
ことを特徴とする。
記載の情報処理装置において、前記切替手段は、前記Ｃ
ＰＵからの前記主記憶装置または前記ライトバッファへ
のアドレス経路、及び前記ＣＰＵからの前記主記憶装置
または前記ライトバッファへのデータ経路を切り替える
ことを特徴とする。
【００１２】請求項４記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記ＣＰ
Ｕからのライトバッファ・イネーブラ信号に基づいて前
記制御手段が制御されることを特徴とする。
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記ＣＰ
Ｕからのライトバッファ・イネーブラ信号に基づいて前
記制御手段が制御されることを特徴とする。
【００１３】請求項５記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記ＣＰ
Ｕからの書き込み要求信号と前記ＣＰＵへのデータ受け
取り完了信号とに基づいて前記制御手段が制御されるこ
とを特徴とする。
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記ＣＰ
Ｕからの書き込み要求信号と前記ＣＰＵへのデータ受け
取り完了信号とに基づいて前記制御手段が制御されるこ
とを特徴とする。
【００１４】請求項６記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記主記
憶装置からのライトバッファ・イネーブラ信号に基づい
て前記制御手段が制御されることを特徴とする。
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記主記
憶装置からのライトバッファ・イネーブラ信号に基づい
て前記制御手段が制御されることを特徴とする。
【００１５】請求項７記載の情報処理装置は、請求項１
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記主記
憶装置への書き込み要求信号と前記主記憶装置からのデ
ータ受け取り完了信号とに基づいて前記制御手段が制御
されることを特徴とする。
記載の情報処理装置において、前記切替手段を切り替え
るための制御信号を出力する制御手段を有し、前記主記
憶装置への書き込み要求信号と前記主記憶装置からのデ
ータ受け取り完了信号とに基づいて前記制御手段が制御
されることを特徴とする。
【００１６】
【発明の実施の形態】（実施の形態１）図１に、実施の
形態１に係る情報処理装置を示す。以下、図３と同一部
は同一符号を付して説明は省略する。図３と相違するの
は、ＣＰＵ１とライトバッファ６との間に、切替手段と
して切替器Ａ７、Ｂ８、Ｃ９が設けられ、これら切替器
は制御信号１１により切り替えが制御される点である。
この切替手段により、ライトバッファが必要ない場合は
ＣＰＵ１の主記憶装置への書き込み要求をライトバッフ
ァを迂回して直接主記憶装置に出力するようにしてい
る。
形態１に係る情報処理装置を示す。以下、図３と同一部
は同一符号を付して説明は省略する。図３と相違するの
は、ＣＰＵ１とライトバッファ６との間に、切替手段と
して切替器Ａ７、Ｂ８、Ｃ９が設けられ、これら切替器
は制御信号１１により切り替えが制御される点である。
この切替手段により、ライトバッファが必要ない場合は
ＣＰＵ１の主記憶装置への書き込み要求をライトバッフ
ァを迂回して直接主記憶装置に出力するようにしてい
る。
【００１７】なお、信号２１′は、切替器Ａ７により信
号２１ａ、２１ｂに切り替わる書き込み要求信号、信号
２１ａは、切替器Ａ７経由で制御回路Ａ２に入力される
主記憶装置書き込み要求信号、信号２１ｂは、切替器Ａ
７経由で主記憶装置５に入力される主記憶装置書き込み
要求信号、信号２４′は、切替器Ａ７により信号２４
ａ、２４ｂに切り替わるデータ受け取り完了信号、信号
２４ａは、制御回路Ａ２から出力され切替器Ａ７に入力
されるデータ受け取り完了信号、信号２４ｂは、主記憶
装置５から出力され切替器Ａ７に入力されるデータ受け
取り完了信号であり、３１ａは、ＣＰＵ１からのアドレ
ス３１が切替器Ｂ８を経由してアドレスレジスタ３に入
力されるアドレス、３１ｂは、ＣＰＵ１からのアドレス
３１が切替器Ｂ８を経由して主記憶装置５に入力される
アドレス、４１ａは、ＣＰＵ１からのデータ４１が切替
器Ｃ９を経由してデータレジスタ４に入力されるデー
タ、４１ｂは、ＣＰＵ１からのデータ４１が切替器Ｃ９
を経由して主記憶装置５に入力されるデータである。
号２１ａ、２１ｂに切り替わる書き込み要求信号、信号
２１ａは、切替器Ａ７経由で制御回路Ａ２に入力される
主記憶装置書き込み要求信号、信号２１ｂは、切替器Ａ
７経由で主記憶装置５に入力される主記憶装置書き込み
要求信号、信号２４′は、切替器Ａ７により信号２４
ａ、２４ｂに切り替わるデータ受け取り完了信号、信号
２４ａは、制御回路Ａ２から出力され切替器Ａ７に入力
されるデータ受け取り完了信号、信号２４ｂは、主記憶
装置５から出力され切替器Ａ７に入力されるデータ受け
取り完了信号であり、３１ａは、ＣＰＵ１からのアドレ
ス３１が切替器Ｂ８を経由してアドレスレジスタ３に入
力されるアドレス、３１ｂは、ＣＰＵ１からのアドレス
３１が切替器Ｂ８を経由して主記憶装置５に入力される
アドレス、４１ａは、ＣＰＵ１からのデータ４１が切替
器Ｃ９を経由してデータレジスタ４に入力されるデー
タ、４１ｂは、ＣＰＵ１からのデータ４１が切替器Ｃ９
を経由して主記憶装置５に入力されるデータである。
【００１８】次に、この情報処理装置の動作について説
明する。ＣＰＵ１の動作周波数が低速（低速動作時）の
場合、つまりＣＰＵ１の動作周波数が主記憶措置への書
き込み周波数と同等またはそれ以下の場合、制御信号１
１により切替器Ａ７、Ｂ８、Ｃ９がライトバッファ６を
迂回するように経路の選択を行う。ＣＰＵ１から主記憶
装置５に書き込み要求が発生するとＣＰＵ１は信号２
１′を出力する。これを受けた切替器Ａ７はライトバッ
ファ６を迂回して直接主記憶装置５に信号２１ｂを出力
する。同時にＣＰＵ１が出力するアドレス３１は切替器
Ｂ８により主記憶装置５にアドレス３１ｂとして伝えら
れ、ＣＰＵ１が出力するデータ４１は切替器Ｃ９により
主記憶装置５にデータ４１ｂとして伝えられる。主記憶
装置５は、指定されたアドレス３１ｂにデータ４１ｂを
取り込むと信号２４ｂを出力し、切替器Ａ７を経由して
ＣＰＵ１に信号２４′が伝えられる。これにより一連の
主記憶書き込み処理が終了する。ＣＰＵ１の動作速度と
主記憶装置５の書き込み速度と同程度かそれ以下の場合
はシステムのパフォーマンスに影響を与えることなく、
しかもライトバッファ６を不使用にして低消費電力化を
図ることができる。
明する。ＣＰＵ１の動作周波数が低速（低速動作時）の
場合、つまりＣＰＵ１の動作周波数が主記憶措置への書
き込み周波数と同等またはそれ以下の場合、制御信号１
１により切替器Ａ７、Ｂ８、Ｃ９がライトバッファ６を
迂回するように経路の選択を行う。ＣＰＵ１から主記憶
装置５に書き込み要求が発生するとＣＰＵ１は信号２
１′を出力する。これを受けた切替器Ａ７はライトバッ
ファ６を迂回して直接主記憶装置５に信号２１ｂを出力
する。同時にＣＰＵ１が出力するアドレス３１は切替器
Ｂ８により主記憶装置５にアドレス３１ｂとして伝えら
れ、ＣＰＵ１が出力するデータ４１は切替器Ｃ９により
主記憶装置５にデータ４１ｂとして伝えられる。主記憶
装置５は、指定されたアドレス３１ｂにデータ４１ｂを
取り込むと信号２４ｂを出力し、切替器Ａ７を経由して
ＣＰＵ１に信号２４′が伝えられる。これにより一連の
主記憶書き込み処理が終了する。ＣＰＵ１の動作速度と
主記憶装置５の書き込み速度と同程度かそれ以下の場合
はシステムのパフォーマンスに影響を与えることなく、
しかもライトバッファ６を不使用にして低消費電力化を
図ることができる。
【００１９】一方、ＣＰＵ１の動作周波数が前記より高
速（高速動作時）の場合、切替器Ａ７、Ｂ８、Ｃ９が制
御信号１１によりライトバッファ６を使用するように経
路の選択を行なう。この場合の動作は図３で説明したの
と同様のため説明を省略する。この場合はライトバッフ
ァの使用によるシステムのパフォーマンス向上が期待で
きる。
速（高速動作時）の場合、切替器Ａ７、Ｂ８、Ｃ９が制
御信号１１によりライトバッファ６を使用するように経
路の選択を行なう。この場合の動作は図３で説明したの
と同様のため説明を省略する。この場合はライトバッフ
ァの使用によるシステムのパフォーマンス向上が期待で
きる。
【００２０】ＣＰＵ１の動作速度によってライトバッフ
ァ６を使用するメリットが得られるか否かの判断は以下
のようにして行う。通常、図１に示した情報処理装置で
は、主記憶装置５やライトバッファ６等周辺装置を制御
する動作周波数は設計段階においてあらかじめ決められ
ている。主記憶装置５およびライトバッファ６へのアド
レス及びデータの書き込みが完了するのに要する必要サ
イクル数は、主記憶装置５を実現するために選択された
半導体メモリの性能や、ライトバッファ６の設計により
決まっている。従ってシステムが動作する際にはＣＰＵ
１にとって主記憶装置５及びライトバッファ６への書き
込みに要するサイクル数は既知である。一方、ＣＰＵ１
は周辺装置を制御する動作周波数とは独立かつ可変の動
作周波数で動作可能であり、ＣＰＵ１の動作周波数と周
辺装置を制御する動作周波数の比較によりライトバッフ
ァ６を使用するメリットがあるか否かを判断する。仮
に、主記憶装置５とライトバッファ６が、書き込みに動
作周波数で５サイクルと１サイクルそれぞれ要するシス
テムとする。もしＣＰＵ１の動作周波数がライトバフッ
ファの制御される動作周波数と同じであった場合、ＣＰ
Ｕ１が主記憶装置５とライトバッファ６のそれぞれに書
き込みを行うためにはそれぞれＣＰＵ１の動作周波数で
５サイクルと１サイクルかかることになり、この場合ラ
イトバッファを使うメリットが生じる。また、ＣＰＵ１
の動作周波数が前記動作周波数より５倍遅い場合は、Ｃ
ＰＵ１が主記憶装置５及びライトバッファ６に書き込み
を行うのに、どちらもＣＰＵ１の動作周波数で１サイク
ルで良いことになり、この場合ライトバッファを使うメ
リットが消失する。一般に、情報処理装置ではＣＰＵが
周辺機器にアクセスするタイミングをＲＯＭ（読み出し
専用メモリ）などに書き込んで、この情報を基づいてＣ
ＰＵと周辺機器間のやりとりを制御する方法がよく行わ
れており、この中にＣＰＵの動作周波数と周辺機器を制
御する動作周波数を比較し、この結果に基づいてライト
バッファの使用、不使用を切り替えるように制御すれば
よい。
ァ６を使用するメリットが得られるか否かの判断は以下
のようにして行う。通常、図１に示した情報処理装置で
は、主記憶装置５やライトバッファ６等周辺装置を制御
する動作周波数は設計段階においてあらかじめ決められ
ている。主記憶装置５およびライトバッファ６へのアド
レス及びデータの書き込みが完了するのに要する必要サ
イクル数は、主記憶装置５を実現するために選択された
半導体メモリの性能や、ライトバッファ６の設計により
決まっている。従ってシステムが動作する際にはＣＰＵ
１にとって主記憶装置５及びライトバッファ６への書き
込みに要するサイクル数は既知である。一方、ＣＰＵ１
は周辺装置を制御する動作周波数とは独立かつ可変の動
作周波数で動作可能であり、ＣＰＵ１の動作周波数と周
辺装置を制御する動作周波数の比較によりライトバッフ
ァ６を使用するメリットがあるか否かを判断する。仮
に、主記憶装置５とライトバッファ６が、書き込みに動
作周波数で５サイクルと１サイクルそれぞれ要するシス
テムとする。もしＣＰＵ１の動作周波数がライトバフッ
ファの制御される動作周波数と同じであった場合、ＣＰ
Ｕ１が主記憶装置５とライトバッファ６のそれぞれに書
き込みを行うためにはそれぞれＣＰＵ１の動作周波数で
５サイクルと１サイクルかかることになり、この場合ラ
イトバッファを使うメリットが生じる。また、ＣＰＵ１
の動作周波数が前記動作周波数より５倍遅い場合は、Ｃ
ＰＵ１が主記憶装置５及びライトバッファ６に書き込み
を行うのに、どちらもＣＰＵ１の動作周波数で１サイク
ルで良いことになり、この場合ライトバッファを使うメ
リットが消失する。一般に、情報処理装置ではＣＰＵが
周辺機器にアクセスするタイミングをＲＯＭ（読み出し
専用メモリ）などに書き込んで、この情報を基づいてＣ
ＰＵと周辺機器間のやりとりを制御する方法がよく行わ
れており、この中にＣＰＵの動作周波数と周辺機器を制
御する動作周波数を比較し、この結果に基づいてライト
バッファの使用、不使用を切り替えるように制御すれば
よい。
【００２１】（実施の形態２）図２に、実施の形態２に
係る情報処理装置を示す。図１と相違する点は、制御信
号１１を出力する制御回路Ｂ１０が設けられ、ＣＰＵ１
からの制御信号１２や主記憶装置５からの制御信号１３
を受けて、ライトバッファの使用、不使用を制御信号１
１により切り替えるようにしている。
係る情報処理装置を示す。図１と相違する点は、制御信
号１１を出力する制御回路Ｂ１０が設けられ、ＣＰＵ１
からの制御信号１２や主記憶装置５からの制御信号１３
を受けて、ライトバッファの使用、不使用を制御信号１
１により切り替えるようにしている。
【００２２】ＣＰＵ１から出力される制御信号１２の具
体的な第１の実現例としてライトバッファ・イネーブラ
信号を用いる。ライトバッファ６を使用したい場合に
「１」、不使用の場合に「０」となるように制御信号１
２を出力する。制御回路Ｂ１０は、この情報と、必要に
応じて他の情報を加味して切替器Ａ７、Ｂ８、Ｃ９を制
御し、ライトバッファ６の使用モードを切り替える。Ｃ
ＰＵ１から出力される制御信号１２の具体的な第２の実
現例として信号２１と信号２４を用いる。これらの信号
を制御信号１２として制御回路Ｂ１０に出力し、制御回
路Ｂ１０ではこれをモニタし、現在ライトバッファ不使
用モードで、主記憶書き込み要求信号２１から受け取り
完了信号２４までの時間差が所定値以上の場合はライト
バッファ使用モードに切り替えるように制御する。
体的な第１の実現例としてライトバッファ・イネーブラ
信号を用いる。ライトバッファ６を使用したい場合に
「１」、不使用の場合に「０」となるように制御信号１
２を出力する。制御回路Ｂ１０は、この情報と、必要に
応じて他の情報を加味して切替器Ａ７、Ｂ８、Ｃ９を制
御し、ライトバッファ６の使用モードを切り替える。Ｃ
ＰＵ１から出力される制御信号１２の具体的な第２の実
現例として信号２１と信号２４を用いる。これらの信号
を制御信号１２として制御回路Ｂ１０に出力し、制御回
路Ｂ１０ではこれをモニタし、現在ライトバッファ不使
用モードで、主記憶書き込み要求信号２１から受け取り
完了信号２４までの時間差が所定値以上の場合はライト
バッファ使用モードに切り替えるように制御する。
【００２３】主記憶装置５から出力される制御信号１３
の具体的な第１の実現例としてライトバッファ・イネー
ブラ信号を用いる。例えば高性能な主記憶装置であれば
ライトバッファを不使用とするので「０」、標準的な主
記憶装置であればライトバッファを使用するので「１」
となるように制御信号１３を出力する。制御回路Ｂ１０
は、この情報と、必要に応じて他の情報を加味して切替
器Ａ７、Ｂ８、Ｃ９を制御し、ライトバッファ６の使用
モードを切り替える。主記憶装置５から出力される制御
信号１３の具体的な第２の実現例として信号２２及び２
１ｂと、信号２３及び２４ｂを用いることが考えられ
る。これらの信号を制御信号１３として制御回路Ｂ１０
に出力し、制御回路Ｂ１０ではこれをモニタし、現在ラ
イトバッファ不使用モードで、信号２２から２３もしく
は信号２１ｂから２４ｂまでの時間差が所定値以上の場
合はライトバッファ使用モードに切り替えるように制御
する。
の具体的な第１の実現例としてライトバッファ・イネー
ブラ信号を用いる。例えば高性能な主記憶装置であれば
ライトバッファを不使用とするので「０」、標準的な主
記憶装置であればライトバッファを使用するので「１」
となるように制御信号１３を出力する。制御回路Ｂ１０
は、この情報と、必要に応じて他の情報を加味して切替
器Ａ７、Ｂ８、Ｃ９を制御し、ライトバッファ６の使用
モードを切り替える。主記憶装置５から出力される制御
信号１３の具体的な第２の実現例として信号２２及び２
１ｂと、信号２３及び２４ｂを用いることが考えられ
る。これらの信号を制御信号１３として制御回路Ｂ１０
に出力し、制御回路Ｂ１０ではこれをモニタし、現在ラ
イトバッファ不使用モードで、信号２２から２３もしく
は信号２１ｂから２４ｂまでの時間差が所定値以上の場
合はライトバッファ使用モードに切り替えるように制御
する。
【００２４】また、制御回路Ｂ１０は、ＣＰＵ１からの
制御信号１２のみを使って制御信号１１を生成するよう
にしてもよく、主記憶回路５からの制御信号１３のみを
使って制御信号１１を生成するようにしてもよく、両方
の制御信号１２と１３を使って制御信号１１を生成する
ようにしてもよい。またその他の外部からの信号を組み
合わせて使うこともできる。なお、以上の実施の形態に
おける情報処理装置は、一般に集積回路として実現さ
れ、その全てあるいは一部が集積回路として実現され
る。
制御信号１２のみを使って制御信号１１を生成するよう
にしてもよく、主記憶回路５からの制御信号１３のみを
使って制御信号１１を生成するようにしてもよく、両方
の制御信号１２と１３を使って制御信号１１を生成する
ようにしてもよい。またその他の外部からの信号を組み
合わせて使うこともできる。なお、以上の実施の形態に
おける情報処理装置は、一般に集積回路として実現さ
れ、その全てあるいは一部が集積回路として実現され
る。
【００２５】
【発明の効果】本発明によれば、ライトバッファの使
用、不使用を動的に切り替えるため、システムの低速動
作時（ＣＰＵの低速動作時）にはライトバッファの動作
を停止して主記憶装置に直接書き込みを行うため、低消
費電力化を図ることができると共に、システムの高速動
作時（ＣＰＵの高速動作時）にはライトバッファを介し
て主記憶装置に書き込みを行うため、従来通りにシステ
ムを高いパフォーマンスで動作させることができる。
用、不使用を動的に切り替えるため、システムの低速動
作時（ＣＰＵの低速動作時）にはライトバッファの動作
を停止して主記憶装置に直接書き込みを行うため、低消
費電力化を図ることができると共に、システムの高速動
作時（ＣＰＵの高速動作時）にはライトバッファを介し
て主記憶装置に書き込みを行うため、従来通りにシステ
ムを高いパフォーマンスで動作させることができる。
【図１】本実施の形態１の情報処理装置を示す図であ
る。
る。
【図２】本実施の形態２の情報処理装置を示す図であ
る。
る。
【図３】従来のライトスルー方式のライトバッファを説
明するための図である。
明するための図である。
１ 中央演算処理装置（ＣＰＵ） ２ 制御回路Ａ ３ アドレスレジスタ ４ データレジスタ ５ 主記憶装置 ６ ライトバッファ ７ 切替器Ａ ８ 切替器Ｂ ９ 切替器Ｃ １０ 制御回路Ｂ
Claims (7)
- 【請求項１】 ＣＰＵと主記憶装置と前記ＣＰＵと前記
主記憶装置との間にライトバッファとを有する情報処理
装置において、 前記ＣＰＵが前記ライトバッファを介して前記主記憶装
置にデータを書き込む第１モードと前記ＣＰＵが前記ラ
イトバッファを介さずに前記主記憶装置にデータを直接
書き込む第２モードとを前記ＣＰＵの動作速度に応じて
切り替える切替手段を有することを特徴とする情報処理
装置。 - 【請求項２】 前記切替手段は、前記ＣＰＵからの前記
主記憶装置または前記ライトバッファへの書き込み要求
信号、及び前記主記憶装置または前記ライトバッファか
ら前記ＣＰＵへのデータ受け取り完了信号を切り替える
ことを特徴とする請求項１記載の情報処理装置。 - 【請求項３】 前記切替手段は、前記ＣＰＵからの前記
主記憶装置または前記ライトバッファへのアドレス経
路、及び前記ＣＰＵからの前記主記憶装置または前記ラ
イトバッファへのデータ経路を切り替えることを特徴と
する請求項２記載の情報処理装置。 - 【請求項４】 前記切替手段を切り替えるための制御信
号を出力する制御手段を有し、前記ＣＰＵからのライト
バッファ・イネーブラ信号に基づいて前記制御手段が制
御されることを特徴とする請求項１記載の情報処理装
置。 - 【請求項５】 前記切替手段を切り替えるための制御信
号を出力する制御手段を有し、前記ＣＰＵからの書き込
み要求信号と前記ＣＰＵへのデータ受け取り完了信号と
に基づいて前記制御手段が制御されることを特徴とする
請求項１記載の情報処理装置。 - 【請求項６】 前記切替手段を切り替えるための制御信
号を出力する制御手段を有し、前記主記憶装置からのラ
イトバッファ・イネーブラ信号に基づいて前記制御手段
が制御されることを特徴とする請求項１記載の情報処理
装置。 - 【請求項７】 前記切替手段を切り替えるための制御信
号を出力する制御手段を有し、前記主記憶装置への書き
込み要求信号と前記主記憶装置からのデータ受け取り完
了信号とに基づいて前記制御手段が制御されることを特
徴とする請求項１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113077A JPH11306074A (ja) | 1998-04-23 | 1998-04-23 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10113077A JPH11306074A (ja) | 1998-04-23 | 1998-04-23 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11306074A true JPH11306074A (ja) | 1999-11-05 |
Family
ID=14602906
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10113077A Pending JPH11306074A (ja) | 1998-04-23 | 1998-04-23 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11306074A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003032168A1 (fr) * | 2001-09-28 | 2003-04-17 | Supreme Magic Corporation | Processeur de donnees |
| JP2010508600A (ja) * | 2006-10-31 | 2010-03-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルモードメモリ相互接続を備えたメモリコントローラ |
| JP2016062352A (ja) * | 2014-09-18 | 2016-04-25 | キヤノン株式会社 | 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 |
| CN109933293A (zh) * | 2019-03-25 | 2019-06-25 | 深圳忆联信息系统有限公司 | 基于SpiFlash的数据写入方法、装置和计算机设备 |
| WO2026100359A1 (ja) * | 2024-11-06 | 2026-05-15 | ソニーグループ株式会社 | 情報処理システムの情報処理方法、および情報処理システム |
-
1998
- 1998-04-23 JP JP10113077A patent/JPH11306074A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003032168A1 (fr) * | 2001-09-28 | 2003-04-17 | Supreme Magic Corporation | Processeur de donnees |
| JP2010508600A (ja) * | 2006-10-31 | 2010-03-18 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | デュアルモードメモリ相互接続を備えたメモリコントローラ |
| JP2016062352A (ja) * | 2014-09-18 | 2016-04-25 | キヤノン株式会社 | 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 |
| CN109933293A (zh) * | 2019-03-25 | 2019-06-25 | 深圳忆联信息系统有限公司 | 基于SpiFlash的数据写入方法、装置和计算机设备 |
| CN109933293B (zh) * | 2019-03-25 | 2022-06-07 | 深圳忆联信息系统有限公司 | 基于SpiFlash的数据写入方法、装置和计算机设备 |
| WO2026100359A1 (ja) * | 2024-11-06 | 2026-05-15 | ソニーグループ株式会社 | 情報処理システムの情報処理方法、および情報処理システム |
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