JPH1069767A - 半導体メモリ素子のバンク分散方法 - Google Patents

半導体メモリ素子のバンク分散方法

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JPH1069767A
JPH1069767A JP9172281A JP17228197A JPH1069767A JP H1069767 A JPH1069767 A JP H1069767A JP 9172281 A JP9172281 A JP 9172281A JP 17228197 A JP17228197 A JP 17228197A JP H1069767 A JPH1069767 A JP H1069767A
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banks
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semiconductor memory
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Teigen Jo
禎源 徐
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Abstract

(57)【要約】 【課題】 本発明は、半導体メモリ素子において、それ
ぞれ分割されたセルを効率的に束ねてバンクを構成する
バンク分散方法に関する。 【解決手段】 本発明の半導体素子のバンク分散方法
は、２Bビットのセルアレイを水平方向に２X個分ける工
程と、２Bビットのセルアレイをさらに垂直方向に２Y個
分け２X+Yに分割する工程と、前記工程等により分割さ
れた各セルを２B-X-Yビット束ねに分割して、相互独立
的に動作するバンクに分散配置する工程を含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
においてそれぞれ分割されたセルを効率的に束ねてバン
クを構成するバンク分散方法に関し、より詳しくはメモ
リの各セルアレイを水平、垂直方向に分けてバンクを分
散配置することにより多数のバンクを設置するととも
に、データバスを最大限極小化して高速動作を可能にし
たバンク分散方法に関する。
【０００２】
【従来の技術】一般に、バンク（Bank）とは半導体メモ
リ素子内で独立的にアクセスされるセルの束を指す言葉
であり、バンクインタリーブ（Bank−Interleaved）動
作によってメモリの性能を向上させることが可能なた
め、次世代の超高集積メモリでは多数のバンクが必要と
される。
【０００３】例えば、１６メガビットＤＲＡＭ（Dinami
c Random Access Memory）では２つのバンクを、６４メ
ガビットＤＲＡＭでは４つのバンクを、２５６メガビッ
トＤＲＡＭでは８又は１６のバンクを、１ギガビットＤ
ＲＡＭでは３２又はそれ以上のバンクを基本的に必要と
する。このように、セル等をバンクに分散する理由とし
ては、現在システムで用いられているマイクロプロセッ
サの動作とメモリの動作速度を比べて見た場合、マイク
ロプロセッサの動作速度に比べメモリの動作速度が著し
く低いために、システム全体の性能向上に制約を与えて
いる事が挙げられる。つまり、次世代メモリで求められ
る高速（high speed）、高帯域幅（high band width）
の条件に合せるため、多数のバンクを有するメモリを構
成してメモリの速度を向上させるためである。
【０００４】このような点を鑑みて、従来適用された半
導体メモリ素子のバンク分散方法を図１を参照して説明
する。
【０００５】従来のメモリは、一般に、ローデコーダを
中心にして両側のセルアレイを１つのバンクとして構成
されており、図１では４つのバンクが設けられた例が示
されている。ローデコーダを中心に、同一のバンク（バ
ンク０、バンク１、バンク２、バンク３）が両側に分か
れて位置し、各バンクにはバンク内のセルを選択するた
めのカラムデコーダが存在する。この図１においては、
各バンクからＮ個（Ｎは自然数）の入出力パッドを介し
てデータを伝えるためにＮ個のデータバスが存在し、図
１で上側のＮ個のデータバスはバンク０とバンク１に用
いられ、下側のデータバスはバンク２とバンク３に用い
られる。
【０００６】
【発明が解決しようとする課題】しかし、上記のように
構成されたバンク構造は、それぞれのバンクから出たデ
ータがメモリチップの全ての入出力パッドのデータバス
を介して伝えられなければならない。このため、図１に
示したようにデータバスの長さが長すぎて、この長さの
分だけデータ出力に遅延が生じることになり、メモリの
高速動作を困難にする要因として作用していた。さら
に、多数のバンクを設ける場合、バンク数に見合うだけ
の多数のローデコーダ及びロー制御信号が必要となり、
チップの面積がかなり増加するという問題があった。
【０００７】本発明は、上記従来の問題点を解決するた
め、半導体メモリ素子のそれぞれのセルアレイを水平及
び垂直方向に分けて、それぞれの分割片をバンクとして
構成することにより、既存のバンク構成方法に比べチッ
プの面積増加を少なくしながら多数のバンクを設置でき
るようにし、同時にバンクがメモリチップ全体に均等に
分散されるようにすることにより、データバスを最大限
極小化させて、データ出力速度を高速化させることを目
的とする。
【０００８】
【課題を解決するための手段】請求項１記載の発明は、
２Aビットの容量を有する半導体メモリ素子のローデコ
ーダ及びカラムデコーダを中心に、２Bビットずつ束ね
られたセルアレイが両側に位置するセルブロックが２
A-B-1個存在する半導体メモリ素子のバンク分散方法に
おいて、前記２Bビットのセルアレイを水平方向に２X個
に分ける工程と、前記２Bビットのセルアレイをさらに
垂直方向に２Y個に分けて２X+Y個に分割する工程と、前
記工程等により分割した各セルを２B-X-Yビットの束に
分割して、相互独立的に動作するバンクを分散させて位
置させる工程を含むことを特徴とし、前記Ａ、Ｂ、Ｘ及
びＹは自然数である。
【０００９】また、請求項２記載の発明は、請求項１記
載の半導体メモリ素子のバンク分散方法であって、前記
半導体メモリ素子に分散配置された複数個のバンクにお
いて入出力データを伝送するためのデータバスは、それ
ぞれの入出力パッドに従って極小化することを特徴とし
ている。
【００１０】請求項３記載の発明は、請求項１記載の半
導体メモリ素子のバンク分散方法であって、前記各分散
されたバンク等を独立して動作させるためのバンクイネ
ーブル信号は、Ｘ＋Ｙ個のバンク選択アドレスをデコー
ディングし、水平方向のバンク選択信号を生成する段階
と、デコーディングされた前記バンク選択アドレスに対
応して垂直方向のバンク選択信号を生成する段階と、生
成された前記水平バンク選択信号と前記垂直バンク選択
信号をアンド演算してバンクイネーブル信号を生成する
段階とを含むことを特徴としている。
【００１１】請求項４記載の発明は、請求項３記載の半
導体メモリ素子のバンク分散方法であって、前記水平方
向バンク選択信号（HBSi）と前記垂直方向バンク選択信
号（VBSj）の範囲は、それぞれ １≦ｉ≦２X １≦ｊ≦２Y であることを特徴としている。
【００１２】また、請求項５乃至請求項１０に記載の発
明は、２Aビットの容量を有する半導体メモリ素子のロ
ーデコーダ及びカラムデコーダを中心に、２Bビットず
つ束ねられたセルアレイが両側に位置してなるセルブロ
ックが２A-B-1個存在する半導体メモリ素子のバンク分
散方法において、前記２Bビットのセルアレイを水平方
向に２X個に分ける工程と、前記２Bビットのセルアレイ
をさらに垂直方向に２Y個に分けて２X+Y個に分割する工
程と、前記工程によって分けられた各セルを２B-X-Yビ
ットの束に分割する工程と、前記分割された束のセルの
うち、複数個のセル（２Ｐ個）を束ねて一つのバンクと
して２X+Y-P個のバンクを設ける工程とを含むことを特
徴とし、前記Ａ、Ｂ、Ｐ、Ｘ及びＹは自然数である。
【００１３】また、請求項６記載の発明は、請求項５記
載の半導体メモリ素子のバンク分散方法であって、前記
２B-X-Y+Pビットのセルによってなる複数個のバンク
は、前記半導体メモリ素子全体に均等に分散及び配置さ
れており、前記バンク等において入出力するデータの伝
送のためのデータバスは、それぞれの入出力パッドに従
って極小化することを特徴としている。
【００１４】請求項７記載の発明は、請求項５記載の半
導体メモリ素子のバンク分散方法であって、前記各分散
されたバンク等を独立して動作させるためのバンクイネ
ーブル信号は、Ｘ＋Ｙ−Ｐ個のバンク選択アドレスをデ
コーディングし、水平方向のバンク選択信号を生成する
工程と、デコーディングされた前記バンク選択アドレス
に対応して垂直方向のバンク選択信号を生成する工程
と、前記水平バンク選択信号と、前記垂直バンク選択信
号をアンド演算し、バンクイネーブル信号を生成する工
程を含むことを特徴としている。
【００１５】請求項８記載の発明は、請求項７記載の半
導体メモリ素子のバンク分散方法であって、前記水平方
向バンク選択信号（HBSi）と前記垂直方向バンク選択信
号（VBSj）の範囲は、それぞれ １≦ｉ≦２X-P １≦ｊ≦２Y であることを特徴としている。
【００１６】請求項９記載の発明は、請求項７記載の半
導体メモリ素子のバンク分散方法であって、前記水平方
向バンク選択信号（HBSi）と前記垂直方向バンク選択信
号（VBSj）の範囲は、それぞれ １≦ｉ≦２X １≦ｊ≦２Ｙ−Ｐ であることを特徴としている。
【００１７】請求項１１記載の発明は、請求項１０記載
の半導体メモリ素子のバンク分散方法であって、前記２
Ｂ−Ｘ−Ｙビットでなる複数個のバンクは、前記半導体
メモリ素子全体に均等に分散及び配置されており、前記
バンク等において入出力されるデータの伝送のためのデ
ータバスは、入出力パッドに従って極小化することを特
徴としている。
【００１８】請求項１２記載の発明は、請求項１０記載
の半導体メモリ素子のバンク分散方法であって、前記各
分散されたバンク等を独立して動作させるためのバンク
イネーブル信号は、Ｘ＋Ｙ＋１個のバンク選択アドレス
をデコーディングし、水平方向のバンク選択信号を生成
する工程と、デコーディングされた前記バンク選択アド
レスに対応して垂直方向のバンク選択信号を生成する工
程と、前記水平バンク選択信号と、前記垂直バンク選択
信号をアンド演算し、バンクイネーブル信号を生成する
工程を含むことを特徴としている。
【００１９】請求項１３記載の発明は、請求項１２記載
の半導体メモリ素子のバンク分散方法であって、前記水
平方向バンク選択信号（HBSi）と前記垂直方向バンク選
択信号（VBSj）の範囲は、それぞれ １≦ｉ≦２X １≦ｊ≦２Y+1 であることを特徴としている。
【００２０】これによって、半導体メモリ素子内のセル
アレイを水平方向と垂直方向にそれぞれ分けてバンクを
構成し、前記バンクを全体チップに均等に分散配置する
ことにより、データバスをそれぞれの入出力パッドに従
い極小化でき、チップ全体面積を縮少させるという利点
が得られる。
【００２１】
【発明の実施例】以下、図面を参照して本発明の実施例
を詳細に説明し、図１と同じ構成は同一記号を与えて説
明する。
【００２２】図２は、本発明に伴うバンク分散方法によ
り構成されたバンクの構造図であり、図１において一つ
のバンクになっていたそれぞれのセルアレイを水平及び
垂直に二等分し、各片のセルの束をバンクとした構成を
示したものである。
【００２３】図面で斜線部分はバンク０を示す部分であ
り、図面に示すようにバンク０が全てのセルアレイに対
し均等に分散されていることが判る。従って、同時にア
クセスするデータが均等に分散されているため、データ
出力時間を向上させ、さらに、データバスは全体セルア
レイブロック当り一つだけ（Ｎ／８）必要であればよい
ので全体的なデータバスの面積が減少する。これを数式
で表わせば、２Aビット（Ａは自然数であり、２Aはメモ
リ素子全体のセルの個数を表わす）のメモリ素子からロ
ーデコーダ及び制御回路を中心に２Bビット（Ｂは自然
数であり、２Bは図面にセルアレイとして示すブロック
のセルの個数である。）の束であるセルアレイを両側に
備えるセルブロックが２A-B-1個ある場合、それぞれの
２Bビットのセルアレイを水平方向には２X個（Ｘは自然
数）、垂直方向には２Y個（Ｙは自然数）に分けて２X+Y
個のセル単位を作り、前記セル単位に区分されたセルを
２B-X-Yビットのセルの束に分けて相互独立的に動作す
るバンクを生成する。即ち、チップ全体には２A-X-Yビ
ットのセルで構成された２X+Y個のバンクを有し、各バ
ンクは２B-X-Yビットのセルの束として各セルアレイに
均等に分散されているものである。
【００２４】一例を挙げれば、１６メガビットＤＲＡＭ
では２Aは２24となり、セルアレイの容量が２メガビッ
トであると仮定すれば２Bは２21となる。従って、セル
ブロックの個数は２24-21-1となり４個のセルブロック
が存在する。
【００２５】さらに、データバスについては、前記各セ
ルアレイにある２B-X-Yビットのバンクで同時にｎ個
（ｎは自然数）のデータをアクセスする場合、データバ
スを２A- B個だけ設けて、１個のデータバスの容量をｎ
／２A-Bビットに設計すればよい。即ち、データバス全
体でｎビットを同時にデータ入出力バッファに伝えるこ
とができるようになる。
【００２６】図３は、本発明に伴うバンク分散方法によ
り構成されたバンク構造の他の実施例を示す構造図で、
それぞれのセルアレイを水平及び垂直に四等分して１６
のバンクを設けたものであり、図２のバンク構造図と同
様に各セルアレイごとにデータバスをＮ／８個ずつ極小
化したものである。さらに、前記のように分散されるバ
ンク構造及びデータバスの設計についても、数式で表わ
してみれば前記図２に示したバンク構造を数式で表すも
のと同じである。
【００２７】図４は、本発明に伴うバンク分散方法によ
り構成されたバンク構造の他の実施例を示す構造図で、
それぞれのセルアレイを水平及び垂直に四等分して１６
個に分け、その中の２個ずつを同じバンクにして８つの
バンクを設けたものである。これを数式で表わして見れ
ば、２Aビット（Ａは自然数）のメモリ素子において、
ローデコーダ及び制御回路を中心に２Bビット（Ｂは自
然数）の束であるセルアレイを両側に備えたセルブロッ
クが２A-B-1個ある場合、２Bビットのセルアレイをそれ
ぞれ水平方向には２X個（Ｘは自然数）、垂直方向には
２Y個（Ｙは自然数）に分けて２X+Y個のセル単位を作
り、この中で２P個（Ｐは自然数）のセルを束ねて同一
バンクとする。さらに、前記各バンク内のセルで出力す
るデータを伝送するデータバスラインの設計は、前記図
２に説明した通りである。
【００２８】図５は、本発明に伴うバンク分散方法によ
り構成されたバンク構造の他の実施例を示す構造図で、
それぞれのセルアレイを水平に四等分、垂直に二等分し
て８個に分け、ローデコーダ及び制御回路を中心とした
２個のセルアレイに設けられた１６個のセルの束をそれ
ぞれのバンクとして、１６のバンクを設けたものであ
る。これを数式で表わしてみれば、２Aビット（Ａは自
然数）のメモリ素子において、ローデコーダ及び制御回
路を中心に２Ｂビット（Ｂは自然数）の束であるセルア
レイを両側に備えるセルブロックが２A-B-1個ある場
合、２Bビットのセルアレイをそれぞれ水平方向には２X
個（Ｘは自然数）、垂直方向には２Y個（Ｙは自然数）
に分け、２X+Y個のセル単位を作り、セルブロック全体
で２X+Y+1個のセル単位をそれぞれのバンクとする。
（セルブロックは２個のセルアレイを含む。）
【００２９】そして、前記各バンク内のセルから出力す
るデータを伝送するデータバスラインは、各セルブロッ
クにある２B-X-Yビットのバンクで同時にｎ個（ｎは自
然数）のデータをアクセスする場合、データバスをメモ
リ素子全体で２A-B-1個だけ設けて、１個のデータバス
の容量をｎ／２A-B-1ビットとすれば良い。即ち、デー
タバス全体ではｎビットのデータを同時にデータ入出力
バッファに伝えることができる。
【００３０】図６の(Ａ）、(Ｂ)は、本発明により分散
したバンク等を独立させて動作させるために必要となる
バンクイネーブル（Bank Enable）信号を生成するため
の概略回路図である。各バンク内のワードラインとビッ
トラインセンスアンプは他のバンクと係りなく独立的に
動作しなければならないため、バンク別にバンクイネー
ブル信号が必要となる。セルアレイを水平方向に２
X個、垂直方向に２Y個に分けて２X+Y個のバンクを分
散、配置した場合、Ｘ＋Ｙ個のバンク選択アドレス（ロ
ーアドレスの一部である）をデコーディングして水平方
向バンク選択信号（Horizontal Bank Selection；HBS）
と、垂直方向バンク選択信号（Vertical BankSelectio
n；VBS）を生成した後、前記二つの信号をナンド演算す
るナンド素子（NAND）と、このナンド素子を介して出力
した信号を反転させるインバータ（INV）を由て最終バ
ンクイネーブル信号に生成する。（これはアンド演算と
同様である。）このように生成されたバンクイネーブル
信号は、ワードラインとビットラインセンスアンプを他
のバンクと独立的に活性化するのに用いられる。さら
に、バンク選択アドレスをデコーディングして前記水平
方向バンク選択信号と垂直方向バンク選択信号を生成す
る回路は、ローデコーダとともにナンドゲートとインバ
ータで簡単に具現されるため別途の図面を添付せず、前
記水平方向バンク選択信号ｉ（HBSi）の範囲は１≦ｉ≦
２Xの範囲となり、垂直方向バンク選択信号ｉ（VBSj）
の範囲は１≦ｊ≦２Yの範囲となる。
【００３１】なお、本発明の好ましい実施例等は例示の
目的のため開示されたものであり、当業者であれば本発
明の思想と範囲内で多様な修正、変更、付加等が可能の
程であり、このような修正、変更等は以下の特許請求の
範囲に属するものと見なすべきであろう。
【００３２】
【発明の効果】以上で詳しく説明した通り、本発明はメ
モリ素子内のセルアレイを水平方向と垂直方向にそれぞ
れ分けてバンクを構成し、前記バンクを全体チップに均
等に分散配置することにより、データバスをそれぞれの
入出力パッドに従い極小化でき、チップ全体面積を縮少
させる利点を有する。
【図面の簡単な説明】
【図１】一般的な半導体メモリ素子のバンク構造を示す
構造図。
【図２】本発明により分散したバンク構造図。
【図３】本発明により分散したバンク構造の他の実施例
を示すバンク構造図。
【図４】本発明により分散したバンク構造のさらに他の
実施例を示すバンク図。
【図５】本発明により分散したバンク構造のさらに他の
実施例を示すバンク図
【図６】本発明により分散したバンクをイネーブルさせ
るためのバンクイネーブル信号生成部を示す図。

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】 ２Aビットの容量を有する半導体メモリ
    素子のローデコーダ及びカラムデコーダを中心に、２B
    ビットのセル等とビットラインセンスアンプ等を含むセ
    ルアレイが両側に位置してなるセルブロックが２A-B-1
    個存在する半導体メモリ素子のバンク分散方法におい
    て、 前記２Bビットのセルアレイを水平方向に２X個に分ける
    工程と、 前記２Bビットのセルアレイをさらに垂直方向に２Y個に
    分けて２X+Y個に分割する工程と、 前記工程等により分割した各セルを２B-X-Yビットずつ
    の束に分割して、相互独立的に動作するバンクを分散さ
    せて位置させる工程とを含み、 前記Ａ、Ｂ、Ｘ及びＹは自然数であることを特徴とする
    半導体メモリ素子のバンク分散方法。
  2. 【請求項２】 前記半導体メモリ素子に分散配置された
    複数個のバンクにおいて入出力データを伝送するための
    データバスは、それぞれの入出力パッドに従って極小化
    することを特徴とする請求項１記載の半導体メモリ素子
    のバンク分散方法。
  3. 【請求項３】 前記各分散されたバンク等を独立して動
    作させるためのバンクイネーブル信号は、 Ｘ＋Ｙ個のバンク選択アドレスをデコーディングし、水
    平方向のバンク選択信号を生成する工程と、 デコーディングされた前記バンク選択アドレスに対応し
    て垂直方向のバンク選択信号を生成する工程と、 生成された前記水平バンク選択信号と前記垂直バンク選
    択信号をアンド演算してバンクイネーブル信号を生成す
    る工程とを含むことを特徴とする請求項１記載の半導体
    メモリ素子のバンク分散方法。
  4. 【請求項４】 前記水平方向バンク選択信号（HBSi）と
    前記垂直方向バンク選択信号（VBSj）の範囲は、それぞ
    れ １≦ｉ≦２X １≦ｊ≦２Y であることを特徴とする請求項３記載の半導体メモリ素
    子のバンク分散方法。
  5. 【請求項５】 ２Aビットの容量を有する半導体メモリ
    素子のローデコーダ及びカラムデコーダを中心に、２B
    ビットのセル等とビットラインセンスアンプ等を含むセ
    ルアレイが両側に位置してなるセルブロックが２A-B-1
    個存在する半導体メモリ素子のバンク分散方法におい
    て、 前記２Bビットのセルアレイを水平方向に２X個に分ける
    工程と、 前記２Bビットのセルアレイをさらに垂直方向に２Y個に
    分けて２X+Y個に分割する工程と、 前記工程によって分けられた各セルを２B-X-Y+Pビット
    ずつの束に分割する工程と、 前記分割された束のセルのうち、複数個のセルを束ねて
    一つのバンクとして２X+Y-P個のバンクを設ける工程と
    を含み、前記Ａ、Ｂ、Ｐ、Ｘ及びＹは自然数であること
    を特徴とする半導体メモリ素子のバンク分散方法。
  6. 【請求項６】 前記２B-X-Y+Pビットのセルによってな
    る複数個のバンクは、前記半導体メモリ素子全体に均等
    に分散及び配置されており、 前記バンク等において入出力するデータの伝送のための
    データバスは、それぞれの入出力パッドに従って極小化
    することを特徴とする請求項５記載の半導体メモリ素子
    のバンク分散方法。
  7. 【請求項７】 前記各分散されたバンク等を独立して動
    作させるためのバンクイネーブル信号は、 Ｘ＋Ｙ−Ｐ個のバンク選択アドレスをデコーディング
    し、水平方向のバンク選択信号を生成する工程と、 デコーディングされた前記バンク選択アドレスに対応し
    て垂直方向のバンク選択信号を生成する工程と、 前記水平バンク選択信号と、前記垂直バンク選択信号を
    アンド演算し、バンクイネーブル信号を生成する工程を
    含むことを特徴とする請求項５記載の半導体メモリ素子
    のバンク分散方法。
  8. 【請求項８】 前記水平方向バンク選択信号（HBSi）と
    前記垂直方向バンク選択信号（VBSj）の範囲は、それぞ
    れ １≦ｉ≦２X-P １≦ｊ≦２Y であることを特徴とする請求項７記載の半導体メモリ素
    子のバンク分散方法。
  9. 【請求項９】 前記水平方向バンク選択信号（HBSi）と
    前記垂直方向バンク選択信号（VBSj）の範囲は、それぞ
    れ １≦ｉ≦２X １≦ｊ≦２Y-P であることを特徴とする請求項７記載の半導体メモリ素
    子のバンク分散方法。
  10. 【請求項１０】 ２Aビットの容量を有するメモリ素子
    のローデコーダ及びカラムデコーダを中心に、２Bビッ
    トのセル等とビットラインセンスアンプ等を含むセルア
    レイが両側に位置するセルブロックが２A-B-1個存在す
    るメモリ素子のバンク分散方法において、 前記２Bビットのセルアレイを水平方向に２X個に分ける
    工程と、 前記２Bビットのセルアレイをさらに垂直方向に２Y個に
    分けて２X+Y個に分割する工程と、 前記工程等により分けられた各セルを２B-X-Yビットず
    つの束に分割する工程と、 前記セルブロックの２X+Y+1個に分割されたセルの束
    に、相互独立的に動作するバンクを分散させる工程とを
    含み、前記Ａ、Ｂ、Ｘ及びＹは自然数であることを特徴
    とする請求項７記載の半導体メモリ素子のバンク分散方
    法。
  11. 【請求項１１】 前記２B-X-Yビットでなる複数個のバ
    ンクは、前記半導体メモリ素子全体に均等に分散及び配
    置されており、 前記バンク等において入出力されるデータの伝送のため
    のデータバスは、入出力パッドに従って極小化すること
    を特徴とする請求項１０記載の半導体メモリ素子のバン
    ク分散方法。
  12. 【請求項１２】 前記各分散されたバンク等を独立して
    動作させるためのバンクイネーブル信号は、 Ｘ＋Ｙ＋１個のバンク選択アドレスをデコーディング
    し、水平方向のバンク選択信号を生成する工程と、 デコーディングされた前記バンク選択アドレスに対応し
    て垂直方向のバンク選択信号を生成する工程と、 前記水平バンク選択信号と、前記垂直バンク選択信号を
    アンド演算し、バンクイネーブル信号を生成する工程を
    含むことを特徴とする請求項１０記載の半導体メモリ素
    子のバンク分散方法。
  13. 【請求項１３】 前記水平方向バンク選択信号（HBSi）
    と前記垂直方向バンク選択信号（VBSj）の範囲は、それ
    ぞれ １≦ｉ≦２X １≦ｊ≦２Y+1 であることを特徴とする請求項１２記載の半導体メモリ
    素子のバンク分散方法。
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