JPH0252359B2 - - Google Patents

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JPH0252359B2
JPH0252359B2 JP57212085A JP21208582A JPH0252359B2 JP H0252359 B2 JPH0252359 B2 JP H0252359B2 JP 57212085 A JP57212085 A JP 57212085A JP 21208582 A JP21208582 A JP 21208582A JP H0252359 B2 JPH0252359 B2 JP H0252359B2
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JP
Japan
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sense
sense line
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lines
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JP57212085A
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Fumio Baba
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Fujitsu Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4097—Bit-line organisation, e.g. bit-line layout, folded bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 (1) 発明の技術分野 本発明は半導体記憶装置に関し、特に、メモリ
セルアレイを複数のブロツクに分割し且つ各ブロ
ツクに複数のセンス線対を設けた半導体記憶装置
に関する。
(2) 技術の背景 最近、たとえば、ダイナミツクMOSランダム
アクセスメモリ（RAM）においては、集積度が
進み、64Kの時代になつた。このように高集積化
が進むと、読出し動作に用いられる１つのセンス
アンプに接続されるメモリセル数が増加してセン
スアンプの負荷が増加する。この結果、読出し動
作の低下を招くことになる。これを防止するため
に、たとえば、64Kメモリにおいては、メモリセ
ルアレイを２ブロツク化してセンスアンプを２系
列にし、各系列の両側に16Kメモリセルアレイを
設けている。すなわち、メモリセル、ローデコー
ダ等は32Kメモリ単位とした２つのブロツクに分
割されている。
また、高集積化が進むと、コラム方向のピツチ
すなわちビツト線のピツチが小さくなり、他方、
コラムデコーダはアドレスビツトが増加して大型
化するので、各ビツト線対毎にコラムデコーダを
設けることが難かしくなる。このため、複数たと
えば２個、４個、８個……のビツト線対毎に１つ
のコラムデコーダを設けることが行われている。
従つて、この場合、２対、４対、８対のセンス線
が１つのセンスアンプ系列に設けられることにな
る。もちろん、センス線対の選択のためのデコー
ダは必要であるが、このデコーダはメモリセルア
レイのブロツクから離れて設けられるものであ
り、集積度にほとんど影響しない。
(3) 従来技術と問題点 通常、上述のメモリセルアレイを複数のブロツ
クに分割すること、および１つのセンスアンプ系
列に複数のセンス線対を設けることは並行に行わ
れている。この場合、各ブロツクにおいて対応す
るセンス線の配置は同一であり、各ブロツク間で
対応するセンス線を共通接続してある。
しかしながら、上述の従来形においては、第１
の対のセンス線から書込みを行うと同時に、第１
の対のセンス線に隣接した第２の対のセンス線か
ら読出しを行うと、線間の容量、線と拡散領域と
の容量等により、第１の対のセンス線から第２の
対のセンス線にノイズがのり、第２の対のセンス
線からの読出しが正しく行われないという問題点
がある。
(4) 発明の目的 本発明の目的は、上述の従来形における問題点
に鑑み、ブロツク間での対応センス線の共通接続
を対応センス線対に応じて、たとえば第１のセン
ス線対と第２のセンス線対とに応じて異ならせる
という構想にもとづき、各ブロツク間でのノイズ
の発生が逆相関係になるようにしてノイズを相殺
し、これにより、第１のセンス線対からの書込み
と同時に第２のセンス線対からの読出しを行つて
もこの読出し動作を正しく行えるようにすること
にある。
(5) 発明の構成 上述の目的を達成するために本発明によれば、
複数のブロツクに分割されたメモリセルアレイを
具備し、前記各ブロツクが互いに離間して配置さ
れ且つ相補信号が印加されるセンス線の対を前記
各ブロツク内に複数有し、前記各ブロツクにおけ
る対応するセンス線対同志を共通接続した半導体
記憶装置において、前記複数のブロツクのうちの
１つにおいては、１つのセンス線対を構成する一
方のセンス線に他のセンス線対を構成する一方の
センス線が隣り合つて配置され、他のブロツクに
おいては、前記１つのセンス線対の前記一方のセ
ンス線に前記他のセンス線対を構成する他方のセ
ンス線が隣り合つて配置されていることを特徴と
する半導体記憶装置が提供される。
(6) 発明の実施例 以下、図面を参照して本発明の実施例を説明す
る。
第１図は本発明に係る半導体記憶装置の一実施
例を示すブロツク回路図である。第１図において
は、たとえば64Kビツトメモリセルを４つの16K
メモリセルアレイ１−１，１−２，１−３，１−
４に分割し、メモリセルアレイ１−１，１−２間
にはセンスアンプおよびコラムデコーダ部２−１
を配列し、メモリセルアレイ１−３，１−４間に
はセンスアンプおよびコラムデコーダ部２−２を
配列している。ローデコーダ３−１〜３−４はメ
モリセルアレイ１−１〜１−４内のワード線を選
択するためのものであつて、ローアドレス信号
A0 0〜A7 7に応じて動作する。この場合、メ
モリセルアレイ１−１〜１−４全体で１つのワー
ド線が選択されることになる。このようにして、
各部１−１，１−２，２−１，３−１，３−２が
第１のブロツクBK1を構成し、各部１−３，１−
４，２−２，３−３，３−４が第２のブロツク
BK2を構成し、つまり、２つのセンスアンプ系列
を形成し、これにより、各センスアンプの負荷を
低減している。
また、各部２−１（２−２）は、第２図に示す
ように、センスアンプSAはビツト線対毎に総計
256個設けられているのに対し、コラムデコーダ
DECは２ビツト線対毎に総計128個設けられてい
る。この場合、コラムデコーダDECはコラムア
ドレス信号A0′0′〜A6′6′に応じて動作する。
コラムアドレス信号A7′7′に相当する分とし
て、２対のセンス線Ｓ１，１；Ｓ２，２が各
ブロツクBK1，BK2に設けられている。この場
合、第２図に示すように、第１の対のセンス線Ｓ
１（１）は、ビツト線BL0，BL2，……，
BL254，0，2，……，254に接続され、第
２の対のセンス線Ｓ２（２）はビツト線BL1，
BL3，……，BL255，1，3，……，255に
接続されている。
第１の対のセンス線Ｓ１，１に対して書込み
および読出しを行うために、ライトアンプ４−１
およびセンスバツフア５−１が用意されており、
また、第２の対のセンス線Ｓ２，２に対して書
込みおよび読出しを行なうためにライトアンプ４
−２およびセンスバツフア５−２が用意されてい
る。
ライトアンプ４−１，４−２の選択はコラムア
ドレス信号A7′7′を用いてセレクタ６によつて
行われ、センスバツフア５−１，５−２の選択は
コラムアドレス信号A7′7′を用いてセレクタ７
によつて行われる。
なお、Dinは入力データ信号を示し、Doutは出
力データ信号を示す。
本発明によれば、各ブロツクBK1，BK2におい
て、対応する１対のセンス線Ｓ１，１は同一配
置をなしており、他方、対応する１対のセンス線
Ｓ２，２は互いに反対の配置をなしている。つ
まり、センス線Ｓ１，１のブロツク間共通接続
とセンス線Ｓ２，２のブロツク間共通接続とが
異なつている。なお、従来はセンス線Ｓ１，１
のブロツク間共通接続とセンス線Ｓ２，２のブ
ロツク間共通接続とは同一であつた。
本発明のごとくセンス線の共通接続を対応セン
ス線対に応じて異ならせて行うと、たとえば、セ
ンス線Ｓ１に対して、ブロツクBK1のセンス線Ｓ
２によるノイズとブロツクBK2のセンス線２に
よるノイズとが逆相関係となつて相殺される。ま
た、センス線１に対して、ブロツクBK1のセン
ス線２によるノイズとブロツクBK2のセンス線
Ｓ２によるノイズとが逆相関係となつて相殺され
る。センス線Ｓ２、センス線２に対しても同様
である。
なお、上述の実施例においては、各ブロツクに
２対のセンス線を設けた場合を示したが、４対、
８対、……のセンス線を設けた場合にも適用し得
る。たとえば、４対のセンス線Ｓ１〜Ｓ４，１
〜４を各ブロツクBK1，BK2に設けた場合に
は、第１のブロツクBK1において、Ｓ１，Ｓ２，
Ｓ３，Ｓ４，４，３，２，１の順で配置
し、第２のブロツクBK2において、Ｓ１，２，
Ｓ３，４，Ｓ４，３，Ｓ２，１の順で配置
して、各ブロツク間の共通接続を行えばよい。
(7) 発明の効果 以上説明したように本発明によれば、センス線
相互間に干渉し合つて発生するノイズは減少し、
従つて、あるセンス線対からの書込みと同時に他
のセンス線対からの読出しを行つてもこの読出し
動作は正しく行える。
【図面の簡単な説明】
第１図は本発明に係る半導体記憶装置の一実施
例を示すブロツク回路図、第２図は第１図の部分
回路図である。 BK1，BK2……メモリセルアレイブロツク、Ｓ
１，１……センス線対、Ｓ２，２……センス
線対。

Claims (1)

  1. 【特許請求の範囲】 １ 複数のブロツクに分割されたメモリセルアレ
    イを具備し、前記各ブロツクが互いに離間して配
    置され且つ相補信号が印加されるセンス線の対を
    前記各ブロツク内に複数有し、前記各ブロツクに
    おける対応するセンス線対同志を共通接続した半
    導体記憶装置において、 前記複数のブロツクのうちの１つにおいては、
    １つのセンス線対を構成する一方のセンス線に他
    のセンス線対を構成する一方のセンス線が隣り合
    つて配置され、他のブロツクにおいては、前記１
    つのセンス線対の前記一方のセンス線に前記他の
    センス線対を構成する他方のセンス線が隣り合つ
    て配置されていることを特徴とする半導体記憶装
    置。
JP57212085A 1982-12-04 1982-12-04 半導体記憶装置 Granted JPS59104791A (ja)

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JP57212085A JPS59104791A (ja) 1982-12-04 1982-12-04 半導体記憶装置
DE8383307215T DE3376779D1 (en) 1982-12-04 1983-11-25 Block-divided semiconductor memory device
EP83307215A EP0115128B1 (en) 1982-12-04 1983-11-25 Block-divided semiconductor memory device
US06/556,549 US4596001A (en) 1982-12-04 1983-11-30 Block-divided semiconductor memory device

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JPH0252359B2 true JPH0252359B2 (ja) 1990-11-13

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