JPH04362592A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は半導体記憶装置に関し
、例えば、多ビット並列テストモードを備える大容量の
ダイナミック型ＲＡＭ（ランダムアクセスメモリ）なら
びにその機能試験に利用して特に有効な技術に関するも
のである。

【０００２】

【従来の技術】ダイナミック型ＲＡＭ等の大容量化が進
む中、その機能試験を効率化する一つの手段として、１
回のメモリアクセスで複数ビットの記憶データを同時に
書き込み又は読み出しさらには比較照合するいわゆる多
ビット並列テスト（多ビットテスト）が、ＪＥＤＥＣ（
Ｊｏｉｎｔ　　Ｅｌｅｃｔｒｏｎ　　Ｄｅｖｉｃｅ　　
Ｅｎｇｉｎｅｅｒｉｎｇ　　Ｃｏｕｎｃｉｌ）によって
規定されている。ダイナミック型ＲＡＭは、例えばＷＣ
ＢＲ（ＷＥ・ＣＡＳビフォアＲＡＳ）サイクルが実行さ
れることで多ビット並列テストモードとされ、ＣＢＲ（
ＣＡＳビフォアＲＡＳ）サイクル又はＲＡＳオンリーリ
フレッシュサイクルが実行されることで多ビット並列テ
ストモードから解放される。

【０００３】ダイナミック型ＲＡＭ等の多ビット並列テ
ストモードとそのセット及びリセットサイクルについて
は、例えば、日経マグロウヒル社発行『日経マイクロデ
バイス』１９８７年５月号の第５３頁〜第６２頁に記載
されている。

【０００４】

【発明が解決しようとする課題】上記に記載されるよう
な従来の多ビット並列テストモードにおいて、同時に読
み出し比較照合しうる記憶データの並列ビット数は、例
えばいわゆる４メガ（ここで、１メガは２の２０乗を表
す）のダイナミック型ＲＡＭで８ビットとされ、１６メ
ガのダイナミック型ＲＡＭでは１６ビットとされる。つ
まり、ダイナミック型ＲＡＭの記憶容量が４倍となった
にもかかわらず、多ビット並列テストモードにおける並
列ビット数は２倍にしか増やされず、そのためにダイナ
ミック型ＲＡＭ等の機能試験に要する時間が増大すると
いう結果を招いている。

【０００５】これに対処するため、多ビット並列テスト
モードにおける並列ビット数を増やそうとすると、従来
のダイナミック型ＲＡＭでは、同時に活性化しうるメモ
リマットの数が制限されることから、各メモリマットに
対応して設けられる共通データ線（コモンＩＯ線）の数
を増やす方法を採らざるを得ない。しかし、ビット線分
割が進んだ大容量のダイナミック型ＲＡＭ等では、共通
データ線数の増加はダイナミック型ＲＡＭ等のチップ面
積をいたずらに増大させその低コスト化を阻害するとと
もに、同時に活性化すべきセンスアンプ数の増加によっ
て動作電流のピーク値が大きくなり消費電力が増大する
という問題を生じる。

【０００６】この発明の第１の目的は、メモリマットに
対応して設けられる共通データ線の数による制約を受け
ることなく多ビット並列テストモードにおける並列ビッ
ト数を拡大しうるダイナミック型ＲＡＭ等の半導体記憶
装置を提供することにある。この発明の第２の目的は、
そのチップ面積及び消費電力の増大を抑えつつ、ダイナ
ミック型ＲＡＭ等の多ビット並列テストモードにおける
並列ビット数を拡大することにある。この発明の第３の
目的は、その高速化と低コスト化及び低消費電力化を図
りつつ、ダイナミック型ＲＡＭ等の試験工数を削減する
ことにある。この発明の第４の目的は、ダイナミック型
ＲＡＭ等の多ビット並列テストモードに適したメモリ構
成及びレイアウト方式等を提供することにある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、メモリアレイを、ワード線及
びビット線の延長方向においてそれぞれ複数のメモリマ
ットに分割するとともに、これらのメモリマットに対応
して、ワード線に平行して配置されかつ対応するメモリ
マットの指定されるビット線が選択的に接続される第１
の共通データ線を設け、またビット線の延長方向にある
複数のメモリマットに共通に、ビット線に平行して配置
されかつ指定される第１の共通データ線が選択的に接続
される第２の共通データ線を設ける。さらに、スタティ
ック型カレントミラーアンプからなり比較的大きな動作
電流を必要とする第１のメインアンプと、ダイナミック
型ＣＭＯＳラッチアンプからなり比較的小さな動作電流
を必要とする第２のメインアンプとを設け、これらのメ
インアンプを動作モードに応じて使い分ける。

【０００８】

【作用】上記手段によれば、多ビット並列テストモード
における並列ビット数を、第１の共通データ線の数によ
って制約されることなく、言い換えるならば第１の共通
データ線の数を増やすことなく設定できるため、そのチ
ップ面積及び消費電力の増大を抑えつつ、ダイナミック
型ＲＡＭ等の多ビット並列テストモードにおける並列ビ
ット数を拡大できる。その結果、その高速化と低コスト
化及び低消費電力化を図りつつ、ダイナミック型ＲＡＭ
等の試験工数を削減することができる。

【０００９】

【実施例】１．ダイナミック型ＲＡＭの概要１．１．ダ
イナミック型ＲＡＭのブロック構成と基板レイアウト図
１には、この発明が適用された６４メガダイナミック型
ＲＡＭ（ＤＲＡＭ）の一実施例の基板配置図が示されて
いる。また、図２には、図１のダイナミック型ＲＡＭに
含まれるメモリブロックＭＢ０の一実施例の配置図が示
され、図３には、図２のメモリブロックＭＢ０に含まれ
るメモリユニットＭＵ００の一実施例の配置図が示され
ている。さらに、図４には、図１のダイナミック型ＲＡ
Ｍに含まれるメインアンプユニットＭＡＵ０の一実施例
の配置図が示され、図５には、その拡大配置図が示され
ている。加えて、図６には、図１のダイナミック型ＲＡ
Ｍに含まれる周辺回路ＰＣの一実施例のブロック図が示
されている。これらの図をもとに、この発明が適用され
たダイナミック型ＲＡＭのブロック構成及び基板レイア
ウトの概要とその特徴について説明する。なお、以下の
配置図において、ダイナミック型ＲＡＭが形成される半
導体基板面上の位置関係は、各図の位置関係をもってそ
の上下左右が表される。

【００１０】図１において、この実施例のダイナミック
型ＲＡＭは、単結晶シリコンからなるＰ型半導体基板Ｓ
ＵＢ上に周辺回路ＰＣをはさんで田の字状に配置される
４個のメモリブロック（メモリアレイ）ＭＢ０〜ＭＢ３
を備える。これらのメモリブロックのそれぞれは、図２
のメモリブロックＭＢ０に代表して示されるように、４
個のメモリユニットＭＵ００〜ＭＵ０３ないしＭＵ３０
〜ＭＵ３３と、メモリユニットＭＵ０１及びＭＵ０２等
の間に配置される１個のメインアンプユニットＭＡＵ０
〜ＭＡＵ３と、メモリユニットＭＵ００及びＭＵ０１等
ならびにＭＵ０２及びＭＵ０３等の間に配置される２個
のＹアドレスデコーダＹＤ００及びＹＤ０１ないしＹＤ
３０〜ＹＤ３１とをそれぞれ含む。

【００１１】ここで、各メモリブロックを構成する４個
のメモリユニットのそれぞれは、図３のメモリユニット
ＭＵ００に代表して示されるように、センスアンプＳＡ
０をはさんで配置される１６個のメモリマットＭＡＴ０
０Ｌ及びＭＡＴ００ＲないしＭＡＴ０７Ｌ及びＭＡＴ０
７Ｒと、センスアンプＳＡ１をはさんで配置される他の
１６個のメモリマットＭＡＴ１０Ｌ及びＭＡＴ１０Ｒな
いしＭＡＴ１７Ｌ及びＭＡＴ１７Ｒとを備える。つまり
、この実施例のダイナミック型ＲＡＭでは、メモリアレ
イつまりはメモリブロックＭＢ０〜ＭＢ３のそれぞれが
、ワード線の延長方向に８個に分割されビット線の延長
方向に１６個に分割されることで、合計１２８個のメモ
リマットが構成される。

【００１２】メモリユニットＭＵ００〜ＭＵ０３を構成
するメモリマットＭＡＴ００Ｌ〜ＭＡＴ０７ＬないしＭ
ＡＴ１０Ｒ〜ＭＡＴ１７Ｒのそれぞれは、後述するよう
に、図３の垂直方向に平行して配置される５１２本のワ
ード線と、水平方向に平行して配置される２５６対の相
補ビット線とを含み、これらのワード線及び相補ビット
線の交点に格子状に配置される実質５１２×２５６すな
わち１３１０７２個のダイナミック型メモリセルを含む
。これにより、各メモリマットは、いわゆる１２８キロ
ビットの記憶容量を有するものとされ、各メモリユニッ
トならびに各メモリブロックは、それぞれいわゆる４メ
ガビットならびに１６メガビットの記憶容量を有するも
のとされる。その結果、この実施例のダイナミック型Ｒ
ＡＭは、いわゆる６４メガビットの記憶容量を有するも
のとなる。なお、各メモリユニットにおいて１本のワー
ド線に結合されるメモリセルの数は、上記説明から明ら
かなように、２５６の８倍すなわち２０４８個となる。

【００１３】各メモリマットを構成する５１２本のワー
ド線は、対応する８個のメモリマットＭＡＴ００Ｌ〜Ｍ
ＡＴ０７Ｌ，ＭＡＴ００Ｒ〜ＭＡＴ０７Ｒ，ＭＡＴ１０
Ｌ〜ＭＡＴ１７Ｌ及びＭＡＴ１０Ｒ〜ＭＡＴ１７Ｒをそ
れぞれ串刺しするように貫通して配置され、これらのメ
モリマットによってそれぞれ共有される。そして、その
一端において、ワード線クリア回路ＷＣ０Ｌ，ＷＣ０Ｒ
，ＷＣ１Ｌ又はＷＣ１Ｒの対応するワード線クリアＭＯ
ＳＦＥＴを介して回路の接地電位に結合され、その他端
において、ワード線駆動回路ＷＤ０Ｌ，ＷＤ０Ｒ，ＷＤ
１Ｌ又はＷＤ１Ｒの対応する単位回路に結合される。 これらのワード駆動回路には、対応するＸアドレスデコ
ーダＸＤ０Ｌ，ＸＤ０Ｒ，ＸＤ１Ｌ又はＸＤ１Ｒから、
所定のワード線選択信号が供給される。

【００１４】一方、センスアンプＳＡ０は、対をなす２
個のメモリマットＭＡＴ００Ｌ及びＭＡＴ００Ｒないし
ＭＡＴ０７Ｌ及びＭＡＴ０７Ｒに対応して設けられる８
個の単位センスアンプＳＡ００〜ＳＡ０７を含む。同様
に、センスアンプＳＡ１は、対をなす２個のメモリマッ
トＭＡＴ１０Ｌ及びＭＡＴ１０ＲないしＭＡＴ１７Ｌ及
びＭＡＴ１７Ｒに対応して設けられる８個の単位センス
アンプＳＡ１０〜ＳＡ１７を含む。これらの単位センス
アンプは、対応する一対のメモリマットの各相補ビット
線に対応して設けられる実質２５６個の単位増幅回路を
含み、指定される４個の単位増幅回路の相補入出力ノー
ドつまりは相補ビット線が選択的に接続される４組のサ
ブＩＯ線（第１の共通データ線）ＳＩＯ０＊〜ＳＩＯ３
＊（ここで、例えば非反転サブＩＯ線ＳＩＯ０と反転サ
ブＩＯ線ＳＩＯ０ＢをあわせてサブＩＯ線ＳＩＯ０＊の
ように表す。以下、同様）を含む。

【００１５】センスアンプＳＡ０及びＳＡ１の各単位セ
ンスアンプに対応して設けられる４組のサブＩＯ線ＳＩ
Ｏ０＊〜ＳＩＯ３＊は、パスゲートＰＧ００〜ＰＧ０７
あるいはＰＧ１０〜ＰＧ１７を介して、対応するメイン
ＩＯ線群ＭＩＯＧ０〜ＭＩＯＧ７を構成する４組のメイ
ンＩＯ線（第２の共通データ線）ＭＩＯ０＊〜ＭＩＯ３
＊に選択的に接続され、さらにこれらのメインＩＯ線を
介して、メインアンプユニットＭＡＵ０〜ＭＡＵ３の対
応するメインアンプに選択的に接続される。この実施例
において、メインＩＯ線群ＭＩＯＧ０〜ＭＩＯＧ７は、
各メインアンプユニットの右側又は左側に配置される２
個のメモリユニットＭＵ００及びＭＵ０１あるいはＭＵ
０２及びＭＵ０３等を構成する合計８個のメモリマット
によって共有される。また、これらのメインＩＯ線群と
対応するパスゲートは、後述する理由から、ワード線の
延長方向に隣接する２個のメモリマットの境界線側に偏
ってレイアウトされる。

【００１６】次に、メインアンプユニットＭＡＵ０〜Ｍ
ＡＵ３は、図４のメインアンプユニットＭＡＵ０に代表
して示されるように、メインＩＯ線群ＭＩＯＧ０及びＭ
ＩＯＧ１ないしＭＩＯＧ６及びＭＩＯＧ７に対応して設
けられる４個のメインアンプ群ＭＡＧ０〜ＭＡＧ３を備
える。これらのメインアンプ群は、図５のメインアンプ
群ＭＡＧ０に代表して示されるように、４個のメインＩ
Ｏ線セレクタＭＳＷ０〜ＭＳＷ３等及びスタティックア
ンプ（第１の増幅回路）ＳＴＡ０〜ＳＴＡ３等ならびに
ダイナミックアンプＤ０〜Ｄ３等と、２個のライトバッ
ファＷＢ０〜ＷＢ１等と、１個のクロックバッファＣ０
等とをそれぞれ含む。

【００１７】このうち、スタティックアンプＳＴＡ０及
びＳＴＡ１等の入力端子は、後述するように、ダイナミ
ック型ＲＡＭが通常の読み出しモード又は×３２ビット
並列テストモードとされるとき、対応するメインＩＯ線
セレクタＭＳＷ０又はＭＳＷ１等を介してメモリユニッ
トＭＵ００及びＭＵ０１側のメインＩＯ線群ＭＩＯＧ０
及びＭＩＯＧ１等を構成する合計８組のメインＩＯ線の
いずれか２組に選択的に接続される。同様に、スタティ
ックアンプＳＴＡ２及びＳＴＡ３等の入力端子は、ダイ
ナミック型ＲＡＭが通常の読み出しモード又は×３２ビ
ット並列テストモードとされるとき、対応するメインＩ
Ｏ線セレクタＭＳＷ１又はＭＳＷ３等を介してメモリユ
ニットＭＵ０２及びＭＵ０３側のメインＩＯ線群ＭＩＯ
Ｇ０及びＭＩＯＧ１等を構成する合計８組のメインＩＯ
線のいずれか２組に選択的に接続される。スタティック
アンプＳＴＡ０〜ＳＴＡ３等は、メモリユニットＭＵ０
０〜ＭＵ０３の選択された合計４個のメモリセルから対
応するサブＩＯ線及びメインＩＯ線を介して出力される
読み出し信号を、所定のレベルまで増幅する。これらの
スタティックアンプの出力信号は、ダイナミック型ＲＡ
Ｍが通常の読み出しモードとされるとき、チャンネル領
域ＣＨ０又はＣＨ１に配置されるコモンデータバスＣＤ
０＊〜ＣＤ３＊等を介して後述する３次アンプ３ＳＡに
伝達され、×３２ビット並列テストモードとされるとき
には、後述するテスト回路Ｔ０等に伝達される。なお、
スタティック型アンプＳＴＡ０〜ＳＴＡ３等は、比較的
大きな動作電流を必要とし、その増幅動作は高速化され
る。

【００１８】一方、ダイナミックアンプＤ０〜Ｄ３等は
、後述するように、４個の単位Ｄ型ラッチアンプ（第２
の増幅回路）をそれぞれ含み、各単位Ｄ型ラッチアンプ
の入力端子は、対応するメインＩＯ線群ＭＩＯＧ０又は
ＭＩＯＧ１等を構成する４組のメインＩＯ線にそれぞれ
定常的に結合される。ダイナミックアンプＤ０〜Ｄ３等
は、ダイナミック型ＲＡＭが×１２８ビット並列テスト
モードとされるとき、メモリユニットＭＵ００〜ＭＵ０
３の選択された合計１６個のメモリセルから対応するサ
ブＩＯ線及びメインＩＯ線を介して出力される読み出し
信号を増幅し、テスト回路Ｔ０等に伝達する。この実施
例のダイナミック型ＲＡＭにおいて、ダイナミックアン
プＤ０〜Ｄ３等を構成する各単位Ｄ型ラッチアンプはい
わゆるオープンドレイン型の出力ＭＯＳＦＥＴを含み、
その出力端子はいわゆる結線論理によるワイヤドオアが
可能とされる。また、各単位Ｄ型ラッチアンプは、比較
的小さな動作電流で動作可能とされ、これによって×１
２８ビット並列テストモードにおけるダイナミック型Ｒ
ＡＭの消費電力が削減される。

【００１９】ところで、この実施例では、上記のように
、メインＩＯ線がビット線と平行して配置されることか
ら、各メインＩＯ線に対応して設けられるメインアンプ
すなわちスタティックアンプ及びダイナミックアンプ等
は、ワード線の延長方向に整列して配置される結果とな
る。このため、この実施例のダイナミック型ＲＡＭでは
、比較的多数のメインＩＯ線及びメインアンプが設けら
れるにもかかわらず、メインアンプに関するレイアウト
設計を比較的容易に実現できるとともに、半導体基板Ｓ
ＵＢの中央部すなわち周辺回路ＰＣ付近における配置が
簡明となり、そのレイアウト設計も効率化されるものと
なる。

【００２０】メインアンプユニットＭＡＵ０〜ＭＡＵ３
は、さらに、２組のメインアンプ群ＭＡＧ０及びＭＡＧ
１ならびにＭＡＧ２及びＭＡＧ３に共通に設けられる２
個のテスト回路Ｔ０及びＴ１を備える。これらのテスト
回路は、後述するように、ダイナミック型ＲＡＭが×３
２ビット又は×１２８ビット並列テストモードとされる
とき、対応する合計８個のスタティックアンプＳＴＡ０
〜ＳＴＡ７あるいはダイナミックアンプＤ０〜Ｄ７の出
力信号を受け、読み出しデータの比較照合動作を行う。 テスト回路Ｔ０及びＴ１による読み出しデータの比較照
合結果は、チャンネル領域ＣＨ０又はＣＨ１に配置され
るコモンデータバスＣＤ０＊〜ＣＤ３＊等を介して３次
アンプ３ＳＡに伝達され、さらにデータ出力バッファＤ
ＯＢを介してダイナミック型ＲＡＭの外部に送出される
。

【００２１】次に、周辺回路ＰＣは、図６に示されるよ
うに、入力又は出力用の外部端子に結合される複数のボ
ンディングパッドと、その入力端子又は出力端子が対応
するボンディングパッドに結合されるタイミング発生回
路ＴＧ，ＸアドレスバッファＸＢ，Ｙアドレスバッファ
ＹＢ，データ入力バッファＤＩＢ及びデータ出力バッフ
ァＤＯＢを含む。このうち、タイミング発生回路ＴＧは
、外部端子ＲＡＳＢ，ＣＡＳＢ，ＷＥＢならびにＯＥＢ
を介して起動制御信号として入力されるロウアドレスス
トローブ信号ＲＡＳＢ，カラムアドレスストローブ信号
ＣＡＳＢ，ライトイネーブル信号ＷＥならびに出力イネ
ーブル信号ＯＥＢを受け、各種の内部制御信号を形成し
て、ダイナミック型ＲＡＭの各部に供給する。タイミン
グ発生回路ＴＧは、上記起動制御信号と所定の入力信号
の論理レベルの組み合わせによりダイナミック型ＲＡＭ
の動作モードを識別する機能をあわせ持つ。なお、この
実施例において、ダイナミック型ＲＡＭはいわゆるＬＯ
Ｃ（Ｌｅａｄ　　Ｏｎ　　Ｃｈｉｐ）型パッケージとさ
れ、上記ボンディングパッドは周辺回路ＰＣの中央部に
直線状に配置される。

【００２２】ＸアドレスバッファＸＢは、外部端子Ａ０
〜Ａ１２を介して時分割的に供給される１３ビットのＸ
アドレス信号Ｘ０〜Ｘ１２を、図示されない内部制御信
号に従って取り込み、保持するとともに、これらのＸア
ドレス信号をもとに所定の内部アドレス信号Ｘ０〜Ｘ１
２を形成する。このうち、下位２ビットの内部アドレス
信号Ｘ０及びＸ１は、ＸプリデコーダＸＰＤ１に供給さ
れ、これをもとにワード線選択タイミング信号Ｘ００Ｂ
〜Ｘ０３Ｂが択一的に形成される。また、内部アドレス
信号Ｘ２〜Ｘ７は、３ビットずつＸプリデコーダＸＰＤ
２及びＸＰＤ３にそれぞれ供給され、これをもとにプリ
デコード信号ＡＸ２０〜ＡＸ２７ならびにＡＸ５０〜Ａ
Ｘ５７が択一的に形成される。

【００２３】さらに、内部アドレス信号Ｘ８は、アレイ
選択回路ＡＳＬに供給され、これをもとに各メモリマッ
トの左半分又は右半分を選択的に活性化するための内部
制御信号ＸＤＧＬ又はＸＤＧＲが択一的に形成される。 また、次位２ビットの内部アドレス信号Ｘ９及びＸ１０
は、マット選択回路ＭＳＬに供給され、これをもとに各
メモリユニット内のメモリマットＭＡＴ００Ｌ〜ＭＡＴ
０７Ｌ，ＭＡＴ００Ｒ〜ＭＡＴ０７Ｒ，ＭＡＴ１０Ｌ〜
ＭＡＴ１７ＬあるいはＭＡＴ１０Ｒ〜ＭＡＴ１７Ｒを８
個ずつ選択的に活性化するためのマット選択信号ＭＳ０
〜ＭＳ３が択一的に形成される。そして、内部アドレス
信号Ｘ１１は、ユニット選択回路ＵＳＬに供給され、こ
れをもとに各メモリブロックを構成する４個のメモリユ
ニットＭＵ００〜ＭＵ０３等を選択的に活性化するため
のユニット選択信号ＵＳ０〜ＵＳ１が択一的に形成され
る。内部アドレス信号Ｘ１２は、ブロック選択回路ＢＳ
Ｌに供給され、これをもとにメモリブロックＭＢ０〜Ｍ
Ｂ３を選択的に活性化するためのブロック選択信号ＢＳ
０〜ＢＳ１が択一的に形成される。

【００２４】一方、ＹアドレスバッファＹＢは、外部端
子Ａ０〜Ａ９を介して時分割的に供給される１０ビット
のＹアドレス信号Ｙ０〜Ｙ９を図示されない内部制御信
号に従って取り込み、これを保持するとともに、これら
のＹアドレス信号をもとに所定の内部アドレス信号Ｙ０
〜Ｙ９を形成する。このうち、６ビットの内部アドレス
信号Ｙ０〜Ｙ２ならびにＹ３〜Ｙ５は、３ビットずつＹ
プリデコーダＹＰＤ１及びＹＰＤ２にそれぞれ供給され
、これをもとにプリデコード信号ＡＹ００〜ＡＹ０７な
らびにＡＹ３０〜ＡＹ３７が択一的に形成される。また
、内部アドレス信号Ｙ６をとばした次位３ビットの内部
アドレス信号Ｙ７〜Ｙ９は、ＹプリデコーダＹＰＤ３に
供給され、これをもとにプリデコード信号ＡＹ７０〜Ａ
Ｙ７７が択一的に形成される。さらに、残り１ビットの
内部アドレス信号Ｙ６と上記内部アドレス信号Ｙ７は、
ＩＯ線選択回路ＩＯＳＬに供給され、これをもとに対応
する４組のメインＩＯ線と２個のスタティックアンプを
選択的に接続するためのＩＯ線選択信号ＩＯＳ０〜ＩＯ
Ｓ３が択一的に形成される。

【００２５】データ入力バッファＤＩＢは、データ入出
力端子ＤＩＯ０〜ＤＩＯ７を介して供給される８ビット
の書き込みデータを取り込み、データ入力バスＤＤ０〜
ＤＤ７を介して、メインアンプユニットＭＡＵ０〜ＭＡ
Ｕ３のライトバッファＷＢ０〜ＷＢ１に伝達する。一方
、メインアンプユニットＭＡＵ０〜ＭＡＵ３のスタティ
ックアンプＳＴＡ０〜ＳＴＡＥあるいはテスト回路Ｔ０
及びＴ１からコモンデータバスＣＤ０＊〜ＣＤ７＊を介
して出力される読み出しデータあるいはその比較照合結
果は、３次アンプ３ＳＡの対応する単位回路によって増
幅された後、データ出力バッファＤＯＢの対応する単位
回路からデータ入出力端子ＤＩＯ０〜ＤＩＯ７を介して
ダイナミック型ＲＡＭの外部に送出される。

【００２６】周辺回路ＰＣは、さらに、降圧回路ＶＤを
備える。この降圧回路ＶＤは、外部端子ＶＣＣを介して
供給される例えば＋３．３Ｖのような外部電源電圧ＶＣ
Ｃをもとに、例えば＋２．２Ｖのような所定の内部電源
電圧ＶＣＬを形成して、ダイナミック型ＲＡＭの各部に
動作電源として供給する。

【００２７】１．２．ダイナミック型ＲＡＭの選択方式
とアドレス割付 図７には、図１のダイナミック型ＲＡＭの一実施例を示
すアドレス割付図が示されている。また、図８には、図
１のダイナミック型ＲＡＭに含まれるメモリユニットＭ
Ｕ００の通常のリード又はライトモードにおける一実施
例のアドレス割付図が示され、図９及び図１０には、そ
の×３２ビットならびに×１２８ビット並列テストモー
ドにおける一実施例のアドレス割付図がそれぞれ示され
ている。これらの図をもとに、この実施例のダイナミッ
ク型ＲＡＭの選択方式及びアドレス割付の概要とその特
徴について説明する。

【００２８】この実施例のダイナミック型ＲＡＭにおい
て、メモリブロックＭＢ０〜ＭＢ３は、前述のように、
それぞれ１６メガビットの記憶容量を有し、各メモリブ
ロックを構成するメモリユニットＭＵ００〜ＭＵ０３等
は、それぞれ４メガビットの記憶容量を有する。また、
各メモリユニットを構成する３２個のメモリマットＭＡ
Ｔ００Ｌ〜ＭＡＴ０７Ｌ，ＭＡＴ００Ｒ〜ＭＡＴ０７Ｒ
，ＭＡＴ１０Ｌ〜ＭＡＴ１７ＬならびにＭＡＴ１０Ｒ〜
ＭＡＴ１７Ｒは、それぞれ１２８キロビットの記憶容量
を有する。一方、ダイナミック型ＲＡＭは、８個のデー
タ入出力端子ＤＩＯ０〜ＤＩＯ７を備え、いわゆる×８
ビット構成とされる。これらの結果、ダイナミック型Ｒ
ＡＭは、８ビット×８メガワードのアドレス構成を有す
るものとされ、そのアドレス空間を択一的に指定するた
めには、合計２３ビットのアドレス信号が必要となる。

【００２９】この実施例において、ダイナミック型ＲＡ
Ｍは、すべてのメモリセルに関するリフレッシュ動作を
８１９２回のリフレッシュ動作によって終了するいわゆ
る８キロリフレッシュ方式を採り、１回のメモリアクセ
スにおいて選択状態とされるメモリセルの数は、６４メ
ガビットの８１９２分の１すなわち８１９２個とされる
。一方、各メモリユニットにおいて、１本のワード線に
結合されるメモリセルの数は、前述のように、実質２０
４８個とされる。しかるに、この実施例のダイナミック
型ＲＡＭでは、１回のメモリアクセスにおいて、動作モ
ードに関係なく４本のワード線が同時に選択状態とされ
、さらに選択されたワード線に結合される合計８１９２
個のメモリセルの中から、通常モードにおいて８個のメ
モリセルが同時にかつ選択的に選択状態とされる。これ
らの結果、ダイナミック型ＲＡＭの８メガワードのアド
レスは、１３ビットのＸアドレス信号Ｘ０〜Ｘ１２と１
０ビットのＹアドレス信号Ｙ０〜Ｙ９とによって指定し
うるものとなる。

【００３０】Ｘアドレス信号Ｘ０〜Ｘ１２及びＹアドレ
ス信号Ｙ０〜Ｙ９によるダイナミック型ＲＡＭのアドレ
ス空間の選択は、次の方法により行われる。すなわち、
この実施例のダイナミック型ＲＡＭでは、図７に示され
るように、まず最上位ビットのＸアドレス信号Ｘ１２に
従って、４個のメモリブロックの中から２個のメモリブ
ロックＭＢ０及びＭＢ１あるいはＭＢ２及びＭＢ３が選
択的に活性化され、次位ビットのＸアドレス信号Ｘ１１
に従って、選択された２個のメモリブロックに含まれる
合計８個のメモリユニットの中から４個のメモリユニッ
トＭＵ００及びＭＵ０２ならびにＭＵ１０及びＭＵ１２
等が選択的に活性化される。

【００３１】次に、ダイナミック型ＲＡＭが通常のリー
ド又はライトモードとされるとき、活性化されたメモリ
ユニットＭＵ００等では、図８に例示されるように、Ｘ
アドレス信号Ｘ９及びＸ１０に従って、メモリマットＭ
ＡＴ００Ｌ〜ＭＡＴ０７Ｌ，ＭＡＴ００Ｒ〜ＭＡＴ０７
Ｒ，ＭＡＴ１０Ｌ〜ＭＡＴ１７ＬあるいはＭＡＴ１０Ｒ
〜ＭＡＴ１７Ｒが選択され、Ｘアドレス信号Ｘ８に従っ
て、ＸアドレスデコーダＸＤ及びワード線駆動回路ＷＤ
の左又は右半分のみが活性化される。さらに、６ビット
のＹアドレス信号Ｙ０〜Ｙ５と３ビットのＹアドレス信
号Ｙ７〜Ｙ９とに従って、メモリマットＭＡＴ００Ｌに
関するビット線選択信号のみが選択的に形成され、対応
する読み出し系回路が活性化される。このとき、メイン
アンプユニットＭＡＵ０及びＭＡＵ１等では、Ｙアドレ
ス信号Ｙ８及びＹ９に従ってメインＩＯ線セレクタＭＳ
Ｗ０〜ＭＳＷＥ及びスタティックアンプＳＴＡ０〜ＳＴ
ＡＥならびにライトバッファＷＢ０〜ＷＢ７が選択的に
動作状態とされる。また、図７に示されるように、Ｙア
ドレス信号Ｙ６及びＹ７に従ってメインＩＯ線の選択動
作が行われ、メモリユニットＭＵ００及びＭＵ０２なら
びにＭＵ１０及びＭＵ１２の選択されたメインＩＯ線群
の中からそれぞれ２組、合計８組のメインＩＯ線が選択
され、対応するスタティックアンプに接続される。

【００３２】一方、ダイナミック型ＲＡＭが×３２ビッ
ト並列テストモードとされるときには、活性化されたメ
モリユニットＭＵ００等では、図９に例示されるように
、まずＸアドレス信号Ｘ９及びＸ１０に従って、メモリ
マットＭＡＴ００Ｌ〜ＭＡＴ０７Ｌ，ＭＡＴ００Ｒ〜Ｍ
ＡＴ０７Ｒ，ＭＡＴ１０Ｌ〜ＭＡＴ１７ＬあるいはＭＡ
Ｔ１０Ｒ〜ＭＡＴ１７Ｒが選択され、Ｘアドレス信号Ｘ
８に従って、ＸアドレスデコーダＸＤ及びワード線駆動
回路ＷＤの左又は右半分のみが活性化される。そして、
Ｙアドレス信号Ｙ０〜Ｙ５とＹアドレス信号Ｙ７とに従
って、４個のメモリマットＭＡＴ００Ｌ，ＭＡＴ０２Ｌ
，ＭＡＴ０４Ｌ及びＭＡＴ０６Ｌ等に関するビット線選
択信号が同時に形成され、対応する読み出し系回路が活
性化される。このとき、メインアンプユニットＭＡＵ０
及びＭＡＵ１等では、Ｙアドレス信号Ｙ６及びＹ７に従
ってメインＩＯ線の選択動作が行われ、メモリユニット
ＭＵ００及びＭＵ０２ならびにＭＵ１０及びＭＵ１２の
選択された計１６組のメインＩＯ線群の中からそれぞれ
２組、合計３２組のメインＩＯ線が選択され、対応する
スタティックアンプに接続される。

【００３３】さらに、ダイナミック型ＲＡＭが×１２８
ビット並列テストモードとされる場合、活性化されたメ
モリユニットＭＵ００等では、図１０に例示されるよう
に、同様にＸアドレス信号Ｘ９及びＸ１０に従ってメモ
リマットＭＡＴ００Ｌ〜ＭＡＴ０７Ｌ，ＭＡＴ００Ｒ〜
ＭＡＴ０７Ｒ，ＭＡＴ１０Ｌ〜ＭＡＴ１７ＬあるいはＭ
ＡＴ１０Ｒ〜ＭＡＴ１７Ｒが選択され、Ｘアドレス信号
Ｘ８に従ってＸアドレスデコーダＸＤ及びワード線駆動
回路ＷＤの左又は右半分のみが活性化される。そして、
８個のメモリマットＭＡＴ００Ｌ〜ＭＡＴ０７Ｌ等に関
するすべてのビット線選択信号が一斉に形成され、対応
する読み出し系回路が活性化される。このとき、メイン
アンプユニットＭＡＵ０及びＭＡＵ１等では、メインＩ
Ｏ線の選択動作が行われず、メモリユニットＭＵ００及
びＭＵ０２ならびにＭＵ１０及びＭＵ１２の１２８組の
メインＩＯ線は、対応する３２個のダイナミックアンプ
の対応する合計１２８個の単位Ｄ型ラッチアンプを介し
て、テスト回路Ｔ０又はＴ１に接続される。

【００３４】１．３．多ビット並列テストモードこの実
施例のダイナミック型ＲＡＭは、その機能試験の効率化
を目的とする二つの多ビット並列テストモードすなわち
×３２ビット並列テストモード（第１の多ビット並列テ
ストモード）及び×１２８ビット並列テストモード（第
１の多ビット並列テストモード）を備える。このうち、
×３２ビット並列テストモードでは、同時に活性化され
る４個のメモリユニットの中からそれぞれ８個のメモリ
セルが選択状態とされ、これらのメモリセルから読み出
される３２ビットの読み出しデータが４個のテスト回路
によってそれぞれ８ビットずつ比較照合される。 また、×１２８ビット並列テストモードでは、同時に活
性化された４個のメモリユニットの中からそれぞれ３２
個のメモリセルが同時に選択状態とされ、これらのメモ
リセルから読み出される１２８ビットの読み出しデータ
が４個のテスト回路によってそれぞれ３２ビットずつ比
較照合される。

【００３５】この実施例において、ダイナミック型ＲＡ
Ｍは、図１１に示されるように、カラムアドレスストロ
ーブ信号ＣＡＳＢ及びライトイネーブル信号ＷＥＢがロ
ウアドレスストローブ信号ＲＡＳＢに先立ってロウレベ
ルとされるいわゆるＷＣＢＲサイクルが実行されること
で多ビット並列テストモードセットサイクルとされ、ロ
ウアドレスストローブ信号ＲＡＳＢの立ち下がりエッジ
におけるデータ入出力端子ＤＩＯ３の論理レベルに従っ
て、×３２又は×１２８ビット並列テストモードが選択
的に指定される。このセットサイクルが実行された後、
ダイナミック型ＲＡＭはテストモード状態とされ、３２
ビット又は１２８ビット単位の書き込み及び読み出しな
らびに読み出しデータの比較照合動作を行う。

【００３６】なお、×３２又は×１２８ビット並列テス
トモードにおける読み出しデータの比較照合結果は、後
述するように、各テスト回路ごとに２個のデータ入出力
端子ＤＩＯ０及びＤＩＯ１，ＤＩＯ２及びＤＩＯ３，Ｄ
ＩＯ４及びＤＩＯ５ならびにＤＩＯ６及びＤＩＯ７から
同じ内容で出力され、いわゆる３値信号とされる。つま
り、これらのデータ入出力端子には、各テスト回路にお
いて比較照合される８ビット又は３２ビットの読み出し
データが全ビット論理“１”で一致した場合にハイレベ
ルが出力され、全ビット論理“０”で一致した場合にロ
ウレベルが出力される。そして、読み出しデータの論理
レベルが１ビットでも異なる場合、対応する２個のデー
タ入出力端子はハイインピーダンス状態とされる。

【００３７】ダイナミック型ＲＡＭは、カラムアドレス
ストローブ信号ＣＡＳＢがロウアドレスストローブ信号
ＲＡＳＢに先立ってロウレベルとされるいわゆるＣＢＲ
サイクルが実行されあるいはＲＡＳオンリーリフレッシ
ュサイクルが実行されることで、テストモード状態から
解放され、通常の動作モード状態となる。

【００３８】２．ダイナミック型ＲＡＭの各部の具体的
構成とその特徴 図１２及び図１３には、図１のダイナミック型ＲＡＭに
含まれるメモリマットＭＡＴ００Ｌ及び単位センスアン
プＳＡ００の一実施例の回路図がそれぞれ示されている
。また、図１４には、図１のダイナミック型ＲＡＭに含
まれるパスゲートＰＧ００の一実施例の回路図が示され
、図１５及び図１６には、その一実施例の部分的な配置
図及び断面構造図がそれぞれ示されている。さらに、図
１７，図１８，図１９，図２０ないし図２２，図２３及
び図２４，図２５及び図２６ならびに図２７及び図２８
には、図１のダイナミック型ＲＡＭに含まれるダイナミ
ックアンプＤ０，メインＩＯ線セレクタＭＳＷ０，スタ
ティックアンプＳＴＡ０，テスト回路Ｔ０，３次アンプ
３ＳＡ，データ出力バッファＤＯＢ，Ｙアドレスデコー
ダＹＤ００の一実施例の回路図又はブロック図がそれぞ
れ示されている。これらの図をもとに、この実施例のダ
イナミック型ＲＡＭの各部の具体的構成とその特徴につ
いて説明する。なお、以下の回路図において、そのチャ
ンネル（バックゲート）部に矢印が付されるＭＯＳＦＥ
Ｔ（金属酸化物半導体型電界効果トランジスタ。この明
細書では、ＭＯＳＦＥＴをして絶縁ゲート型電界効果ト
ランジスタの総称とする）はＰチャンネル型であって、
矢印の付されないＮチャンネルＭＯＳＦＥＴと区別して
示される。

【００３９】２．１．メモリマット この実施例のダイナミック型ＲＡＭは、前述のように、
４個のメモリブロックＭＢ０〜ＭＢ３を備え、各メモリ
ブロックは、それぞれが３２個のメモリマットＭＡＴ０
０Ｌ〜ＭＡＴ０７Ｌ，ＭＡＴ００Ｒ〜ＭＡＴ０７Ｒ，Ｍ
ＡＴ１０Ｌ〜ＭＡＴ１７ＬならびにＭＡＴ１０Ｒ〜ＭＡ
Ｔ１７Ｒからなる４個のメモリユニットＭＵ００〜ＭＵ
０３ないしＭＵ３０〜ＭＵ３３を備える。この実施例に
おいて、各メモリユニットを構成するメモリマットのそ
れぞれは、図１２のメモリマットＭＡＴ００Ｌに代表し
て示されるように、同図の垂直方向に平行して配置され
る実質５１２本のワード線Ｗ０〜Ｗ５１１と、水平方向
に平行して配置される実質２５６組の相補ビット線Ｂ０
＊〜Ｂ２５５＊とを含む。これらのワード線及び相補ビ
ット線の交点には、情報蓄積キャパシタ及びアドレス選
択ＭＯＳＦＥＴからなる５１２×２５６個のダイナミッ
ク型メモリセルが格子状に配置される。

【００４０】各メモリマットを構成する５１２本のワー
ド線Ｗ０〜Ｗ５１１は、対応する８個のメモリマットＭ
ＡＴ００Ｌ〜ＭＡＴ０７Ｌ等によって共有される。そし
て、その一端において、対応するワード線クリア回路Ｗ
Ｃ００等の対応するワード線クリアＭＯＳＦＥＴを介し
て回路の接地電位に結合され、その他端において、対応
するワード線駆動回路ＷＤ００等の対応する単位回路に
結合される。これにより、１本のワード線が選択状態と
されることによって選択状態とされるメモリセルの数は
、２５６×８すなわち２０４８個となる。

【００４１】一方、各メモリマットを構成する２５６組
の相補ビット線Ｂ０＊〜Ｂ２５５＊は、対応する単位セ
ンスアンプＳＡ００等の対応する単位回路に結合される
。この実施例のダイナミック型ＲＡＭはシェアドセンス
方式を採り、単位センスアンプＳＡ００等の各単位回路
には、対応するシェアドＭＯＳＦＥＴを介して、対をな
すメモリマットＭＡＴ００Ｒ等の対応する相補ビット線
Ｂ０＊〜Ｂ２５５＊が同様に結合される。

【００４２】２．２．センスアンプ この実施例のダイナミック型ＲＡＭは、前述のように、
各メモリユニットに対応して２個ずつ設けられる合計３
２個のセンスアンプＳＡ０及びＳＡ１を備え、各センス
アンプは、それぞれ１６個の単位センスアンプＳＡ００
〜ＳＡ０７ならびにＳＡ１０〜ＳＡ１７を備える。この
実施例において、各センスアンプを構成する単位センス
アンプのそれぞれは、図１３の単位センスアンプＳＡ０
０に代表して示されるように、対応する一対のメモリマ
ットＭＡＴ００Ｌ及びＭＡＴ００Ｒ等の相補ビット線Ｂ
０＊〜Ｂ２５５＊に対応して設けられる２５６個の単位
回路を備える。そして、各単位回路は、特に制限されな
いが、一対のＰチャンネルＭＯＳＦＥＴ又はＮチャンネ
ルＭＯＳＦＥＴが交差結合されてなるＰ型センスアンプ
ＳＡＰ及びＮ型センスアンプＳＡＮと、３個のＮチャン
ネルＭＯＳＦＥＴからなるプリチャージ回路ＰＣならび
に２個のＮチャンネルＭＯＳＦＥＴからなるＩＯスイッ
チゲートＩＯＧとをそれぞれ含む。

【００４３】さらに、この実施例のダイナミック型ＲＡ
Ｍは、前述のように、シェアドセンス方式を採り、単位
センスアンプＳＡ００等は、各単位回路とメモリマット
ＭＡＴ００Ｌ又はＭＡＴ００Ｒ等の対応する相補ビット
線Ｂ０＊〜Ｂ２５５＊との間に設けられる合計５１２対
のシェアドＭＯＳＦＥＴを含む。これらのシェアドＭＯ
ＳＦＥＴは、内部制御信号ＳＨＬ又はＳＨＲがハイレベ
ルとされることで選択的にオン状態とされ、これによっ
て単位センスアンプＳＡ００等の各単位回路と対応する
メモリマットＭＡＴ００Ｌ又はＭＡＴ００Ｒの相補ビッ
ト線Ｂ０＊〜Ｂ２５５＊とが選択的に接続状態とされる
。

【００４４】単位センスアンプＳＡ００等の各単位回路
を構成するＰ型センスアンプＳＡＰ及びＮ型センスアン
プＳＡＮは、コモンソース線ＣＳＰ（第１の共通データ
線）に回路の電源電圧（第１の電源電圧）が供給されコ
モンソース線ＣＳＮ（第２の共通データ線）に回路の接
地電位（第２の電源電圧）が供給されることで、選択的
に動作状態とされる。この動作状態において、Ｐ型セン
スアンプＳＡＰ及びＮ型センスアンプＳＡＮは１個の単
位増幅回路として作用し、対応するメモリマットＭＡＴ
００Ｌ又はＭＡＴ００Ｒの選択されたワード線に結合さ
れる２５６個のメモリセルから対応する相補ビット線Ｂ
０＊〜Ｂ２５５＊を介して出力される微小読み出し信号
を増幅して、ハイレベル又はロウレベルの２値読み出し
信号とする。これらの２値読み出し信号は、選択された
２５６個のメモリセルに再書き込みされるとともに、対
応するＩＯスイッチゲートＩＯＧからサブＩＯ線ＳＩＯ
０＊〜ＳＩＯ３＊ならびにメインＩＯ線ＭＩＯ０＊〜Ｍ
ＩＯ３＊を介して、メインアンプユニットＭＡＵ０等に
伝達される。なお、ダイナミック型ＲＡＭが非選択状態
とされるとき、上記コモンソース線ＣＳＰ及びＣＳＮは
、回路の電源電圧及び接地電位のほぼ中間電位とされる
定電圧ＨＶＣにプリチャージされる。

【００４５】次に、各単位回路のプリチャージ回路ＰＣ
を構成する３個のＮチャンネルＭＯＳＦＥＴのゲートに
は、反転内部制御信号ＰＣＢが共通に供給される。この
反転内部制御信号ＰＣＢは、ダイナミック型ＲＡＭが選
択状態とされるときロウレベルとされ、ダイナミック型
ＲＡＭが非選択状態とされる直前においてハイレベルに
戻される。プリチャージ回路ＰＣＢを構成する３個のＮ
チャンネルＭＯＳＦＥＴは、ダイナミック型ＲＡＭが選
択状態を解かれ上記反転内部制御信号ＰＣＢがハイレベ
ルに戻されることで選択的にオン状態となり、メモリマ
ットＭＡＴ００Ｌ又はＭＡＴ００Ｒの対応する相補ビッ
ト線Ｂ０＊〜Ｂ２５５＊の非反転及び反転信号線を上記
中間電位ＨＶＣにプリチャージする。

【００４６】一方、各単位回路のＩＯスイッチゲートＩ
ＯＧを構成する２個のＮチャンネルＭＯＳＦＥＴのゲー
トは、４組ごとに共通結合され、ＹアドレスデコーダＹ
Ｄ００等から対応するビット線選択信号ＹＳ０〜ＹＳ６
３等がそれぞれ供給される。ここで、ビット線選択信号
ＹＳ０〜ＹＳ６３等は、前述のように、ダイナミック型
ＲＡＭが通常のリード又はライトモードで選択状態とさ
れるとき、Ｙアドレス信号Ｙ０〜Ｙ５及びＹ７〜Ｙ９に
従って択一的にハイレベルとされる。また、×３２ビッ
ト並列テストモードとされるとき、Ｙアドレス信号Ｙ０
〜Ｙ５及びＹ７に従って選択的にかつ４ビットずつ同時
にハイレベルとされ、×１２８ビット並列テストモード
とされるとき、Ｙアドレス信号Ｙ０〜Ｙ５に従って選択
的にかつ８ビットずつ同時にハイレベルとされる。各Ｉ
ＯスイッチゲートＩＯＧは、対応するビット線選択信号
ＹＳ０〜ＹＳ６３等がハイレベルとされることで選択的
にオン状態となり、単位センスアンプＳＡ００等の対応
する単位回路の非反転及び反転入出力ノードつまりはメ
モリマットＭＡＴ００Ｌ又はＭＡＴ００Ｒ等の対応する
相補ビット線Ｂ０＊〜Ｂ２５５＊等とサブＩＯ線ＳＩＯ
０＊〜ＳＩＯ３＊とを選択的に接続状態とする。

【００４７】サブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊は、そ
の一端において対応するパスゲートＰＧ００等に結合さ
れる。また、内部制御信号ＳＨＬ，ＳＨＲ，ＰＣＢとコ
モンソース線ＣＳＰ及びＣＳＮならびにプリチャージレ
ベル供給線ＨＶＣは、対応する他の７個のメモリマット
ＭＡＴ０１Ｌ〜ＭＡＴ０７Ｌ等に共通結合される。そし
て、単位センスアンプＳＡ００等のレイアウト領域には
、パスゲートＰＧ００等を制御するための内部制御信号
ＷＧ，ＥＱＢ，ＰＧ０及びＰＧ０Ｂを伝達する信号線が
ワード線と平行する方向に配置される。

【００４８】２．３．パスゲート この実施例のダイナミック型ＲＡＭは、前述のように、
各単位センスアンプをはさむ一対のメモリマットに対応
して４組ずつ設けられワード線Ｗ０〜Ｗ５１１と平行し
て配置されるサブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊と、各
メインアンプユニットの両側に配置される８個のメモリ
マットに対応して４組ずつ設けられ相補ビット線Ｂ０＊
〜Ｂ２５５＊と平行して配置されるメインＩＯ線ＭＩＯ
０＊〜ＭＩＯ３＊とを備える。サブＩＯ線ＳＩＯ０＊〜
ＳＩＯ３＊は、対応する単位センスアンプＳＡ００等の
レイアウト領域に配置され、メインＩＯ線ＭＩＯ０＊〜
ＭＩＯ３＊は、特に制限されないが、ワード線の延長方
向に隣接する２組のメモリマットＭＡＴ００Ｌ及びＭＡ
Ｔ０１Ｌ等の境界線側に偏って配置される。サブＩＯ線
ＳＩＯ０＊〜ＳＩＯ３＊は、対応するパスゲートＰＧ０
０等において、メインＩＯ線ＭＩＯ０＊〜ＭＩＯ３＊と
選択的に接続される。

【００４９】ここで、各パスゲートは、図１４のパスゲ
ートＰＧ００に代表して示されるように、サブＩＯ線Ｓ
ＩＯ０＊〜ＳＩＯ３＊とメインＩＯ線ＭＩＯ０＊〜ＭＩ
Ｏ３＊の非反転又は反転信号線間にそれぞれ設けられス
イッチ手段として作用する合計８組のＰチャンネルＭＯ
ＳＦＥＴＱ１及びＮチャンネルＭＯＳＦＥＴＱ５１なら
びにＰチャンネルＭＯＳＦＥＴＱ２及びＮチャンネルＭ
ＯＳＦＥＴＱ５２を含む。このうち、ＰチャンネルＭＯ
ＳＦＥＴＱ１及びＱ２のゲートには対応する反転内部制
御信号ＰＧ０Ｂ等が共通に供給され、ＮチャンネルＭＯ
ＳＦＥＴＱ５１及びＱ５２のゲートには内部制御信号Ｐ
Ｇ０等が共通に供給される。ここで、内部制御信号ＰＧ
０＊等は、いわゆるスイッチ制御信号であり、例えばＸ
アドレス信号Ｘ９〜Ｘ１１に従って選択的に有効とされ
る。パスゲートＰＧ００等のＭＯＳＦＥＴＱ１及びＱ２
ならびにＱ５１及びＱ５２は、ダイナミック型ＲＡＭが
選択状態とされ対応する内部制御信号ＰＧ０＊等が有効
（ここで、その非反転信号がハイレベルとされその反転
信号がロウレベルとされる状態を内部制御信号等の有効
状態と称し、その逆の状態を無効状態と称する。以下同
様）とされることで選択的にオン状態となり、対応する
サブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊とメインＩＯ線ＭＩ
Ｏ０＊〜ＭＩＯ３＊とを選択的に接続状態とする。

【００５０】この実施例において、パスゲートＰＧ００
等は、さらにサブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊の非反
転及び反転信号線間に設けられる４個のイコライズ回路
ＥＱ１〜ＥＱ４を備える。これらのイコライズ回路は、
そのゲートに反転内部制御信号ＥＱＢを受けるＰチャン
ネル型の３個のイコライズＭＯＳＦＥＴと、そのゲート
に内部制御信号ＷＧを受けるＰチャンネル型の２個のプ
ルアップＭＯＳＦＥＴとをそれぞれ含む。これらのイコ
ライズＭＯＳＦＥＴ及びプルアップＭＯＳＦＥＴのソー
スは、上記コモンソース線ＣＳＰに共通結合される。こ
こで、反転内部制御信号ＥＱＢは、ダイナミック型ＲＡ
Ｍが非選択状態とされるときロウレベルとされ、ダイナ
ミック型ＲＡＭが選択状態とされるとき所定のタイミン
グでハイレベルとされる。また、内部制御信号ＷＧは、
通常ロウレベルとされ、ダイナミック型ＲＡＭがライト
モードで選択状態とされるとき所定のタイミングでハイ
レベルとされる。さらに、コモンソース線ＣＳＰは、前
述のように、ダイナミック型ＲＡＭが非選択状態とされ
るとき回路の電源電圧及び接地電位のほぼ中間電位ＨＶ
Ｃとされ、ダイナミック型ＲＡＭが選択状態とされると
き所定のタイミングで回路の電源電圧が供給される。

【００５１】ダイナミック型ＲＡＭが非選択状態とされ
るとき、パスゲートＰＧ００等のイコライズ回路ＥＱ１
〜ＥＱ４を構成する３個のイコライズＭＯＳＦＥＴは、
反転内部制御信号ＥＱＢがロウレベルとされることでオ
ン状態とされ、２個のプルアップＭＯＳＦＥＴも、内部
制御信号ＷＧがロウレベルとされることでオン状態とさ
れる。このとき、コモンソース線ＣＳＰには、前述のよ
うに、中間電位ＨＶＣが供給される。このため、サブＩ
Ｏ線ＳＩＯ０＊〜ＳＩＯ３＊の非反転及び反転信号線は
、ともに上記中間電位ＨＶＣにイコライズされる。

【００５２】一方、ダイナミック型ＲＡＭが選択状態と
されると、まず所定のタイミングでコモンソース線ＣＳ
Ｐに回路の電源電圧が供給され、やや遅れて反転内部制
御信号ＥＱＢがハイレベルとされる。また、内部制御信
号ＷＧは、ダイナミック型ＲＡＭがリードモードとされ
る場合にはロウレベルのままとされるが、ライトモード
とされる場合には所定のタイミングでハイレベルとされ
る。これらの結果、サブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊
の非反転及び反転信号線のレベルは、まずコモンソース
線ＣＳＰに回路の電源電圧が供給された時点でともに回
路の電源電圧すなわちハイレベルに引き上げられる。そ
して、リードモードの場合には、単位センスアンプＳＡ
００等のＩＯスイッチゲートＩＯＧを介して指定された
相補ビット線が接続された時点で、この相補ビット線上
に確立された２値読み出し信号の論理レベルに従って所
定のチャージシェアレベルで変化され、ライトモードの
場合には、対応するライトバッファからメインＩＯ線セ
レクタを介して供給される書き込み信号に従ってフルス
ィングされる。

【００５３】ところで、この実施例のダイナミック型Ｒ
ＡＭでは、３層の金属配線層が用いられ、パスゲートＰ
Ｇ００等において、サブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊
とコモンソース線ＣＳＰならびに反転内部制御信号ＰＧ
０Ｂ及び内部制御信号ＰＧ０を伝達するための信号線は
、図１５及び図１６に例示されるように、例えばアルミ
ニウムからなる第３層の金属配線層Ｍ３によって形成さ
れる。また、メインＩＯ線ＭＩＯ０＊等は、例えばタン
グステンからなる第２層の金属配線層Ｍ２によって形成
され、さらにその下層には、サブＩＯ線ＳＩＯ０＊の非
反転及び反転信号線とＭＯＳＦＥＴＱ５１及びＱ５２の
ドレイン領域となるＮ型拡散層ＮＤ１及びＮＤ２ならび
にＭＯＳＦＥＴＱ１及びＱ２のドレイン領域となるＰ型
拡散層ＰＤ１及びＰＤ２とを結合するための例えばタン
グステンからなる第１層の金属配線層Ｍ１１及びＭ１４
ならびにＭ１２及びＭ１３が設けられる。ＭＯＳＦＥＴ
Ｑ５１及びＱ５２のゲートとなるポリシリコン層ＦＧ１
及びＦＧ２は、第１層の金属配線層Ｍ１５ならびに第２
層の金属配線層Ｍ２３を介して、内部制御信号線ＰＧ０
に結合される。同様に、ＭＯＳＦＥＴＱ１及びＱ２のゲ
ートとなるポリシリコンＦＧ３及びＦＧ４は、第１層の
金属配線層Ｍ１６ならびに第２層の金属配線層Ｍ２４を
介して、反転内部制御信号線ＰＧ０Ｂに結合される。 このように、３層の金属配線層を用いることで、またメ
インＩＯ線と対応するパスゲートをワード線の延長方向
に隣接する二つのメモリマットの境界線側に偏って、言
い換えるならばこれらのメモリマットの内側に配置する
ことで、メインＩＯ線及びパスゲートならびに関連する
信号線のレイアウトを効率化することができる。

【００５４】２．４．メインアンプ この実施例のダイナミック型ＲＡＭは、前述のように、
メモリブロックＭＢ０〜ＭＢ３に対応して設けられる４
個のメインアンプユニットＭＡＵ０〜ＭＡＵ３を備え、
これらのメインアンプユニットのそれぞれは、４個のメ
インアンプ群ＭＡＧ０〜ＭＡＧ３を備える。そして、各
メインアンプ群は、４個のダイナミックアンプＤ０〜Ｄ
３ないしＤＣ〜ＤＦと、同数のスタティックアンプＳＴ
Ａ０〜ＳＴＡ３ないしＳＴＡＣ〜ＳＴＡＦとを備える。

【００５５】ここで、各メインアンプ群に含まれるダイ
ナミックアンプのそれぞれは、図１７のダイナミックア
ンプＤ０に代表して示されるように、いわゆるダイナミ
ック型ＣＭＯＳラッチアンプからなる４個の単位Ｄ型ラ
ッチアンプＵＤ０〜ＵＤ３を備え、これらの単位Ｄ型ラ
ッチアンプは、単位Ｄ型ラッチアンプＵＤ０に代表して
示されるように、差動形態とされる一対のＮチャンネル
ＭＯＳＦＥＴＱ５５及びＱ５６をその基本構成とする。 差動ＭＯＳＦＥＴＱ５５及びＱ５６のドレインは、ＣＭ
ＯＳインバータ形態とされるＮチャンネルＭＯＳＦＥＴ
Ｑ５３及びＰチャンネルＭＯＳＦＥＴＱ６あるいはＮチ
ャンネルＭＯＳＦＥＴＱ５４及びＰチャンネルＭＯＳＦ
ＥＴＱ７を介して回路の電源電圧に結合され、その共通
結合されたソースは、そのゲートに内部制御信号ＤＭＡ
を受けるＮチャンネルＭＯＳＦＥＴＱ５７からなる電流
源を介して回路の接地電位に結合される。ＭＯＳＦＥＴ
Ｑ５３及びＱ６ならびにＱ５４及びＱ７からなるＣＭＯ
Ｓインバータは、その入力端子及び出力端子が互いに交
差結合され、ラッチ形態とされる。また、ＭＯＳＦＥＴ
Ｑ６及びＱ７のゲート間ならびにこれらのゲートと回路
の電源電圧との間には、そのゲートに反転内部制御信号
ＤＥＱＢを受ける３個のＰチャンネルＭＯＳＦＥＴＱ３
〜Ｑ５からなるイコライズ回路が設けられる。ＭＯＳＦ
ＥＴＱ５３及びＱ６の共通結合されたドレインは、オー
プンドレイン型の出力ＰチャンネルＭＯＳＦＥＴＱ８の
ゲートに結合され、ＭＯＳＦＥＴＱ５４及びＱ７の共通
結合されたドレインは、オープンドレイン型の出力Ｐチ
ャンネルＭＯＳＦＥＴＱ９のゲートに結合される。これ
らの出力ＭＯＳＦＥＴＱ８及びＱ９のドレインは、単位
Ｄ型ラッチアンプＵＤ０等の非反転及び反転出力端子に
結合される。

【００５６】一方、差動ＭＯＳＦＥＴＱ５５及びＱ５６
のゲートは、各単位Ｄ型ラッチアンプの非反転及び反転
入力端子にそれぞれ結合される。この実施例において、
単位Ｄ型ラッチアンプＵＤ０〜ＵＤ３の非反転及び反転
入力端子は、ワード線方向に隣接するメインＩＯ線群Ｍ
ＩＯＧ０及びＭＩＯＧ１等を構成する８組のメインＩＯ
線の中のいずれか４組に所定の組み合わせをもって結合
される。すなわち、ダイナミックアンプＤ０を構成する
４個の単位Ｄ型ラッチアンプに着目した場合、単位Ｄ型
ラッチアンプＵＤ０及びＵＤ１の非反転及び反転入力端
子は、メインＩＯ線群ＭＩＯＧ０を構成する２組のメイ
ンＩＯ線ＭＩＯ０＊及びＭＩＯ１＊の非反転及び反転信
号線にそれぞれ結合され、単位Ｄ型ラッチアンプＵＤ２
及びＵＤ３の非反転及び反転入力端子は、メインＩＯ線
群ＭＩＯＧ１を構成する２組のメインＩＯ線ＭＩＯ０＊
及びＭＩＯ１＊の非反転及び反転信号線にそれぞれ結合
される。同様に、図示されないダイナミックアンプＤ１
では、単位Ｄ型ラッチアンプＵＤ０及びＵＤ１の非反転
及び反転入力端子が、メインＩＯ線群ＭＩＯＧ０を構成
する２組のメインＩＯ線ＭＩＯ２＊及びＭＩＯ３＊の非
反転及び反転信号線にそれぞれ結合され、単位Ｄ型ラッ
チアンプＵＤ２及びＵＤ３の非反転及び反転入力端子が
、メインＩＯ線群ＭＩＯＧ１を構成する２組のメインＩ
Ｏ線ＭＩＯ２＊及びＭＩＯ３＊の非反転及び反転信号線
にそれぞれ結合される。隣接するメインＩＯ線群ＭＩＯ
Ｇ０及びＭＩＯＧ１間で実質的に２組ずつ入れ換えて結
合された４組のメインＩＯ線は、ダイナミックアンプＤ
０等を経て、対応するメインＩＯ線セレクタＭＳＷ０等
に結合される。

【００５７】ところで、ダイナミックアンプＤ０等を構
成する４個の単位Ｄ型ラッチアンプＵＤ０〜ＵＤ３の非
反転及び反転出力端子は、そのまま非反転出力信号線Ｔ
Ｍ０及び反転出力信号線ＴＭ０Ｂに共通結合され、いわ
ゆる結線論理形態とされる。この非反転出力信号線ＴＭ
０及び反転出力信号線ＴＭ０Ｂは、隣接するダイナミッ
クアンプＤ１等を構成する４個の単位Ｄ型ラッチアンプ
ＵＤ０〜ＵＤ３の非反転及び反転出力端子にそれぞれ共
通結合された後、対応するテスト回路Ｔ０等に結合され
る。テスト回路Ｔ０等は、後述するように、上記非反転
出力信号線ＴＭ０及び反転出力信号線ＴＭ０Ｂと回路の
接地電位との間に設けられプリチャージ用の内部制御信
号ＤＰＣに従って選択的にオン状態とされるＮチャンネ
ル型のプリチャージＭＯＳＦＥＴを含むため、非反転出
力信号線ＴＭ０及び反転出力信号線ＴＭ０Ｂは、ダイナ
ミック型ＲＡＭが非選択状態とされるときともに回路の
接地電位のようなロウレベルにプリセットされる。そし
て、これらの出力信号線のレベルは、対応する２個のダ
イナミックアンプＤ０及びＤ１等に含まれる合計８個の
単位Ｄ型ラッチアンプの非反転又は反転出力信号が一つ
でもハイレベルとされその出力ＭＯＳＦＥＴＱ８又はＱ
９がオン状態とされることで、選択的に回路の電源電圧
のようなハイレベルに変化される。

【００５８】なお、この実施例において、ダイナミック
アンプＤ０及びＤ１等の単位Ｄ型ラッチアンプＵＤ０〜
ＵＤ３を構成するＰチャンネルＭＯＳＦＥＴＱ３〜Ｑ９
ならびにＮチャンネルＭＯＳＦＥＴＱ５３〜Ｑ５７は、
ともに比較的小さなサイズをもって形成され、これによ
って各単位Ｄ型ラッチアンプの動作電流は比較的小さな
値に制限される。前述のように、ダイナミックアンプＤ
０及びＤ１等は、×１２８ビット並列テストモードにお
いて用いられ、合計１２８個の単位Ｄ型ラッチアンプが
同時に動作状態とされる。上記のように、ダイナミック
アンプを構成する単位Ｄ型ラッチアンプの動作電流を比
較的小さくすることで、×１２８ビット並列テストモー
ドにおけるダイナミック型ＲＡＭの動作電流のピーク値
を抑え、その低消費電力化を推進することができるもの
となる。

【００５９】次に、メインＩＯ線セレクタのそれぞれは
、図１８のメインＩＯ線セレクタＭＳＷ０に代表して示
されるように、メインＩＯ線群ＭＩＯＧ０及びＭＩＯＧ
１のメインＩＯ線ＭＩＯ０＊及びＭＩＯ１＊等に対応し
て設けられる４個の単位セレクタＵＭＳＷ０〜ＵＭＳＷ
３を備える。これらの単位セレクタは、図１８の単位セ
レクタＵＭＳＷ０に代表して示されるように、各メイン
ＩＯ線の非反転及び反転信号線と共通の非反転出力信号
線Ｈ０及び反転出力信号線Ｈ０Ｂ等との間に設けられる
一対のＰチャンネルＭＯＳＦＥＴからなる伝送ゲートＴ
Ｇを含む。これらのＰチャンネルＭＯＳＦＥＴのゲート
には、ナンドゲートＮＡ１の出力信号が共通に供給され
る。このナンドゲートＮＡ１の一方の入力端子には、対
応するメインＩＯ線選択信号ＩＯＳ０〜ＩＯＳ３が供給
され、その他方の入力端子には、対応するメインアンプ
選択信号ＦＤ０〜ＦＤ３が供給される。ここで、メイン
ＩＯ線選択信号ＩＯＳ０〜ＩＯＳ３は、所定のタイミン
グでかつＹアドレス信号Ｙ６及びＹ７に従って択一的に
ハイレベルとされる。また、メインアンプ選択信号ＦＤ
０〜ＦＤ３は、ダイナミック型ＲＡＭが通常のリード又
はライトモードとされるとき、所定のタイミングでかつ
Ｙアドレス信号Ｙ８及びＹ９に従って択一的にハイレベ
ルとされ、ダイナミック型ＲＡＭが×３２ビット並列テ
ストモードとされるとき一斉にハイレベルとされる。 なお、メインＩＯ線セレクタＭＳＷ０等の非反転出力信
号線Ｈ０及び反転出力信号線Ｈ０Ｂは、スタティックア
ンプＳＴＡ０等の非反転及び反転入力端子に結合される
。

【００６０】これらのことから、ナンドゲートＮＡ１の
出力信号は、対応するメインＩＯ線選択信号ＩＯＳ０等
がハイレベルとされかつ対応するメインアンプ選択信号
ＦＤ０等がハイレベルとされることで選択的にロウレベ
ルとされ、これによって伝送ゲートＴＧがオン状態とな
る。その結果、メインＩＯ線群ＭＩＯＧ０又はＭＩＯＧ
１のメインＩＯ線ＭＩＯ０＊又はＭＩＯ１＊等がメイン
ＩＯ線セレクタＭＳＷ０等の非反転出力信号線Ｈ０及び
反転出力信号線Ｈ０Ｂに選択的に接続され、さらに対応
するスタティックアンプＳＴＡ０等に接続される。

【００６１】上記伝送ゲートＴＧの前段には、回路の電
源電圧すなわち内部電源電圧ＶＣＬと対応するメインＩ
Ｏ線ＭＩＯ０＊等の非反転及び反転信号線との間に設け
られそのゲートに反転内部制御信号ＩＯＥＱＢを受ける
３個のＰチャンネルＭＯＳＦＥＴからなるイコライズ回
路ＥＱ５が設けられ、その後段には、同様に内部電源電
圧ＶＣＬと上記非反転出力信号線Ｈ０及び反転出力信号
線Ｈ０Ｂとの間に設けられそのゲートに上記反転内部制
御信号ＩＯＥＱＢを受ける３個のＰチャンネルＭＯＳＦ
ＥＴからなるイコライズ回路ＥＱ６が設けられる。これ
らのイコライズ回路を構成するＰチャンネルＭＯＳＦＥ
Ｔは、ダイナミック型ＲＡＭが非選択状態とされるとき
、反転内部制御信号ＩＯＥＱＢがロウレベルとされるこ
とで選択的にオン状態となり、対応するメインＩＯ線Ｍ
ＩＯ０＊等の非反転及び反転信号線とメインＩＯ線セレ
クタＭＳＷ０等の非反転出力信号線Ｈ０及び反転出力信
号線Ｈ０Ｂ等を内部電源電圧ＶＣＬのようなハイレベル
とする。なお、この内部電源電圧ＶＣＬの電位は、前記
センスアンプ駆動時におけるコモンソース線ＣＳＰのハ
イレベルと同じ電位とされる。その結果、サブＩＯ線及
びメインＩＯ線の接続時におけるコモンソース線ＣＳＰ
のレベル低下が抑制され、相応してダイナミック型ＲＡ
Ｍの読み出し動作が高速化される。

【００６２】単位セレクタＵＭＳＷ０等は、さらに、内
部電源電圧ＶＣＬと対応するメインＩＯ線ＭＩＯ０＊等
の非反転及び反転信号線との間に設けられそのゲートに
ナンドゲートＮＡ２の出力信号を受けるＰチャンネル型
の２個のプルアップＭＯＳＦＥＴと、そのゲートにイン
バータＮ３又はＮ４の出力信号つまりは内部書き込み信
号ＷＤ０又は反転内部書き込み信号ＷＤ０Ｂ等の反転信
号を受けるＰチャンネル型の一対の書き込みＭＯＳＦＥ
Ｔとを含み、メインＩＯ線ＭＩＯ０＊等の非反転及び反
転信号線と回路の接地電位との間に直列形態に設けられ
るＮチャンネルＭＯＳＦＥＴＱ５８及びＱ５９とＱ６０
及びＱ６１とを含む。このうち、ＭＯＳＦＥＴＱ５８及
びＱ６０のゲートには、上記内部書き込み信号ＷＤ０又
は反転内部書き込み信号ＷＤ０Ｂ等が供給される。また
、ＭＯＳＦＥＴＱ５９のゲートには、上記ナンドゲート
ＮＡ１の出力信号のインバータＮ２による反転信号が供
給され、ＭＯＳＦＥＴＱ６１のゲートには、内部制御信
号Ｔ１２８が供給される。ここで、内部制御信号Ｔ１２
８は、ダイナミック型ＲＡＭが×１２８ビット並列テス
トモードとされるとき、選択的にハイレベルとされる。

【００６３】ナンドゲートＮＡ２の一方の入力端子には
、上記ナンドゲートＮＡ１の出力信号が供給され、その
他方の入力端子には、上記内部制御信号Ｔ１２８のイン
バータＮ１による反転信号が供給される。これにより、
ナンドゲートＮＡ２の出力信号は、通常ロウレベルとさ
れ、ダイナミック型ＲＡＭが通常のリード又はライトモ
ードあるいは×３２ビット並列テストモードで選択状態
とされ対応するメインＩＯ線選択信号ＩＯＳ０等及びメ
インアンプ選択信号ＦＤ０等がともにハイレベルとされ
るとき、あるいはダイナミック型ＲＡＭが×１２８ビッ
ト並列テストモードで選択状態とされるとき、選択的に
ハイレベルとなり、これによってメインＩＯ線ＭＩＯ０
＊等の非反転及び反転信号線のプルアップ動作が停止さ
れる。このとき、ダイナミック型ＲＡＭがライトモード
であると、ＭＯＳＦＥＴＱ５９又はＱ６１のいずれかが
オン状態とされ、ＭＯＳＦＥＴＱ５８及びＱ６０ならび
にＰチャンネル型の書き込みＭＯＳＦＥＴが内部書き込
み信号ＷＤ０又は反転内部書き込み信号ＷＤ０Ｂ等に従
って選択的にオン状態とされる。その結果、メインＩＯ
線ＭＩＯ０＊の非反転及び反転信号線が回路の電源電圧
又は接地電位にフルスィングされ、メインＩＯ線ＭＩＯ
０＊等に接続されるメモリセルに対して書き込み信号に
従った書き込み動作が実行される。

【００６４】各メインアンプ群に含まれるスタティック
アンプのそれぞれは、図１９のスタティックアンプＳＴ
Ａ０に代表して示されるように、その非反転及び反転入
力端子が上記メインＩＯ線セレクタＭＳＷ０等の非反転
出力信号線Ｈ０及び反転出力信号線Ｈ０Ｂ等に結合され
る１次アンプ１ＳＴＡと、この１次アンプの非反転及び
反転出力信号を受ける２次アンプ２ＳＴＡとを備える。 このうち、１次アンプ１ＳＴＡは、いわゆるＣＭＯＳカ
レントミラー型の差動増幅回路からなり、その非反転及
び反転入力端子間には、内部制御信号ＥＱ０及び反転内
部制御信号ＥＱ０Ｂに従って選択的にオン状態とされる
イコライズＭＯＳＦＥＴが設けられる。１次アンプ１Ｓ
ＴＡは、内部制御信号ＭＡＤがハイレベルとされること
で選択的に動作状態とされ、メインＩＯ線セレクタＭＳ
Ｗ０等から非反転出力信号線Ｈ０及び反転出力信号線Ｈ
０Ｂ等を介して出力される読み出し信号の電圧レベルを
シフトしつつ増幅して、２次アンプ２ＳＴＡに伝達する
。

【００６５】一方、２次アンプ２ＳＴＡは、差動形態と
される一対のＮチャンネルＭＯＳＦＥＴを基本構成とす
る差動増幅回路を含み、その非反転及び反転入力端子間
ならびに非反転及び反転出力端子間には、内部制御信号
ＥＱ１又はＥＱ２あるいは反転内部制御信号ＥＱ１Ｂ又
はＥＱ２Ｂに従って選択的にオン状態とされるイコライ
ズ回路がそれぞれ設けられる。２次アンプ２ＳＴＡは、
内部制御信号ＭＡＨがハイレベルとされることで選択的
に動作状態とされ、１次アンプ１ＳＴＡから出力信号さ
れる読み出し信号をさらに増幅する。なお、この実施例
のダイナミック型ＲＡＭにおいて、スタティックアンプ
ＳＴＡ０等の１次アンプ１ＳＴＡ及び２次アンプ２ＳＴ
Ａを構成するＭＯＳＦＥＴは、ともに比較的大きなサイ
ズをもって形成される。その結果、スタティックアンプ
ＳＴＡ０等は、比較的大きな動作電流を必要とするもの
の、その動作速度は相応して高速化され、これによって
ダイナミック型ＲＡＭの通常のリードモード及び×３２
ビット並列テストモードにおけるサイクルタイムが高速
化されるものとなる。

【００６６】２次アンプ２ＳＴＡの非反転及び反転出力
端子は、内部制御信号ＳＬ又は反転内部制御信号ＳＬＢ
に従って選択的にオン状態とされる一対の伝送ゲートを
介してコモンデータバスＣＤ０＊等に結合され、さらに
内部制御信号ＬＳＬ又は反転内部制御信号ＬＳＬＢに従
って選択的にオン状態とされる他の一対の伝送ゲートを
介して出力ラッチ回路ＳＴＡＬの非反転及び反転入出力
端子に結合される。出力ラッチ回路ＳＴＡＬの非反転及
び反転入出力端子は、テスト回路Ｔ０等の対応する非反
転及び反転入力端子に結合される。ここで、内部制御信
号ＳＬ及び反転内部制御信号ＳＬＢは、ダイナミック型
ＲＡＭが通常のリードモードとされるとき選択的に有効
とされ、内部制御信号ＬＳＬ及び反転内部制御信号ＬＳ
ＬＢは、ダイナミック型ＲＡＭが×３２ビット並列テス
トモードとされるとき選択的に有効とされる。これらの
結果、２次アンプ２ＳＴＡによって増幅された読み出し
信号は、ダイナミック型ＲＡＭが通常のリードモードと
される場合、直接コモンデータバスＣＤ０＊等に出力さ
れ、ダイナミック型ＲＡＭが×３２ビット並列テストモ
ードとされる場合には、テスト回路Ｔ０等による比較照
合処理を受けた後、コモンデータバスＣＤ０＊及びＣＤ
１＊等に出力される。

【００６７】出力ラッチ回路ＳＴＡＬは、一対のＣＭＯ
Ｓインバータが互いに交差結合されてなるラッチ回路Ｌ
Ｔと、このラッチ回路の非反転及び反転出力信号を受け
る一対のインバータＮ５及びＮ６とを含む。ラッチ回路
ＬＴの非反転及び反転入出力ノードは、内部制御信号Ｌ
ＬＩ又は反転内部制御信号ＬＬＩＢに従って選択的にオ
ン状態とされる一対の伝送ゲートを介して出力ラッチ回
路ＳＴＡＬの非反転及び反転入出力端子に結合され、イ
ンバータＮ５及びＮ６の出力端子は、内部制御信号ＬＬ
Ｏ又は反転内部制御信号ＬＬＯＢに従って選択的にオン
状態とされる一対の伝送ゲートを介して出力ラッチ回路
ＳＴＡＬの非反転及び反転入出力端子に結合される。こ
れにより、出力ラッチ回路ＳＴＡＬは、内部制御信号Ｌ
ＬＩ及びＬＬＯならびに反転内部制御信号ＬＬＩＢ及び
ＬＬＯＢが有効とされることで選択的に動作状態とされ
、２次アンプ２ＳＴＡから出力される読み出し信号を保
持して、テスト回路Ｔ０等に伝達する。

【００６８】２．５．テスト回路 この実施例のダイナミック型ＲＡＭは、前述のように、
４個のメインアンプユニットＭＡＵ０〜ＭＡＵ３を備え
、各メインアンプユニットは、それぞれ２個のテスト回
路Ｔ０及びＴ１を備える。この実施例において、各メイ
ンアンプユニットに設けられるテスト回路のそれぞれは
、図２０及び図２２のテスト回路Ｔ０に代表して示され
るように、×３２ビット並列テストモードに用いられる
２個の単位テスト回路ＵＴ１０及びＵＴ１１と、×１２
８ビット並列テストモードに用いられる４個のプリチャ
ージ回路ＤＰＣ０〜ＤＰＣ３とを含む。

【００６９】ここで、テスト回路Ｔ０等に設けられる単
位テスト回路ＵＴ１０は、そのゲートに所定の基準電位
ＶＴを受ける２個のＮチャンネルＭＯＳＦＥＴと、これ
らのＮチャンネルＭＯＳＦＥＴと差動形態とされかつそ
のゲートに前記スタティックアンプＳＴＡ０〜ＳＴＡ７
の出力ラッチ回路ＳＴＡＬの非反転出力信号Ｓ０〜Ｓ７
を受けるＮチャンネル型の８個の並列ＭＯＳＦＥＴとを
それぞれ含む２個の差動回路ＤＣ１及びＤＣ２を備える
。これらの差動回路は、その非反転及び反転出力端子間
が内部制御信号ＴＱ及び反転内部制御信号ＴＱＢに従っ
て選択的にオン状態とされる一対の伝送ゲートを介して
互いに結合されることで、言わばラッチ形態とされる。 各差動回路は、さらに、カレントミラー形態とされるこ
とで差動ＭＯＳＦＥＴに対するアクティブ負荷として作
用しかつ内部制御信号ＴＱ及び反転内部制御信号ＴＱＢ
に従って選択的にオン状態とされることでプルアップＭ
ＯＳＦＥＴとして作用する一対のＰチャンネルＭＯＳＦ
ＥＴをそれぞれ含む。差動回路ＤＣ１の非反転出力端子
は、コモンデータバスＣＤ０＊等の非反転信号線ＣＤ０
に結合され、差動回路ＤＣ２の反転出力端子は、コモン
データバスＣＤ０＊等の反転信号線ＣＤ０Ｂに結合され
る。なお、基準電位ＶＴは、基準電位発生回路ＶＴＧに
より形成され、スタティックアンプＳＴＡ０〜ＳＴＡ７
の出力ラッチ回路ＳＴＡＬの非反転出力信号Ｓ０〜Ｓ７
又は反転出力信号Ｓ０Ｂ〜Ｓ７Ｂのハイレベル及びロウ
レベルのほぼ中間レベルとされる。基準電位ＶＴは、図
２１に示されるように、スタティックアンプＳＴＡ０等
の１次アンプ１ＳＴＡ及び２次アンプ２ＳＴＡならびに
出力ラッチ回路ＳＴＡＬのＣＭＯＳアンプつまりは読み
出し信号の伝達経路を構成するＭＯＳＦＥＴの２倍に相
当する並列ＭＯＳＦＥＴを含み、３２ビット並列テスト
モードにおいてハイレベルとされる内部制御信号Ｔ３２
に従って選択的に動作状態とされる。

【００７０】同様に、テスト回路Ｔ０等に設けられる単
位テスト回路ＵＴ１１は、そのゲートに所定の基準電位
ＶＴを受ける２個のＮチャンネルＭＯＳＦＥＴと、これ
らのＮチャンネルＭＯＳＦＥＴと差動形態とされかつそ
のゲートに前記スタティックアンプＳＴＡ０〜ＳＴＡ７
の出力ラッチ回路ＳＴＡＬの反転出力信号Ｓ０Ｂ〜Ｓ７
Ｂを受けるＮチャンネル型の８個の並列ＭＯＳＦＥＴと
をそれぞれ含む２個の差動回路ＤＣ３及びＤＣ４を備え
る。これらの差動回路は、その非反転及び反転出力端子
間が内部制御信号ＴＱ及び反転内部制御信号ＴＱＢに従
って選択的にオン状態とされる一対の伝送ゲートを介し
て互いに結合されることで、ラッチ形態とされる。各差
動回路は、さらに、カレントミラー形態とされることで
差動ＭＯＳＦＥＴに対するアクティブ負荷として作用し
かつ内部制御信号ＴＱ及び反転内部制御信号ＴＱＢに従
って選択的にオン状態とされることでプルアップＭＯＳ
ＦＥＴとして作用する一対のＰチャンネルＭＯＳＦＥＴ
をそれぞれ含む。差動回路ＤＣ３の非反転出力端子は、
コモンデータバスＣＤ１＊等の非反転信号線ＣＤ１に結
合され、差動回路ＤＣ４の反転出力端子は、コモンデー
タバスＣＤ１＊等の反転信号線ＣＤ１Ｂに結合される。 なお、基準電位ＶＴの電位は、スタティックアンプＳＴ
Ａ０〜ＳＴＡ７の出力ラッチ回路ＳＴＡＬの非反転及び
反転出力信号のハイレベル及びロウレベルのほぼ中間レ
ベルに設定される。

【００７１】これらのことから、単位テスト回路ＵＴ１
０の差動回路ＤＣ１の非反転出力信号すなわちコモンデ
ータバスＣＤ０＊等の非反転信号線ＣＤ０のレベルは、
対応する８個のスタティックアンプＳＴＡ０〜ＳＴＡ７
の出力ラッチ回路ＳＴＡＬの非反転出力信号Ｓ０〜Ｓ７
がすべてロウレベルであるとき、言い換えるならば×３
２ビット並列テストモードにおいてメモリユニットＭＵ
００〜ＭＵ０３等から選択された８個のメモリセルの読
み出しデータがすべて論理“０”であるとき選択的にロ
ウレベルとされ、差動回路ＤＣ１の反転出力信号すなわ
ちコモンデータバスＣＤ０＊等の反転信号線ＣＤ０Ｂの
レベルは、逆に同一の条件で選択的にハイレベルとされ
る。一方、単位テスト回路ＵＴ１１の差動回路ＤＣ３の
非反転出力信号すなわちコモンデータバスＣＤ１＊等の
非反転信号線ＣＤ１のレベルは、対応する８個のスタテ
ィックアンプＳＴＡ０〜ＳＴＡ７の出力ラッチ回路ＳＴ
ＡＬの反転出力信号Ｓ０Ｂ〜Ｓ７Ｂがすべてロウレベル
であるとき、言い換えるならば×３２ビット並列テスト
モードにおいてメモリユニットＭＵ００〜ＭＵ０３等か
ら選択された８個のメモリセルの読み出しデータがすべ
て論理“１”であるとき選択的にロウレベルとされ、差
動回路ＤＣ４の反転出力信号すなわちコモンデータバス
ＣＤ１＊等の反転信号線ＣＤ１Ｂのレベルは、逆に同一
の条件で選択的にハイレベルとされる。

【００７２】つまり、×３２ビット並列テストモードに
おいて、メモリユニットＭＵ００〜ＭＵ０３等から選択
された８個のメモリセルの読み出しデータがすべて論理
“０”であると、単位テスト回路ＵＴ１０の相補出力信
号が論理“０”とされ、単位テスト回路ＵＴ１１の相補
出力信号が論理“１”とされる。また、これらの読み出
しデータがすべて論理“１”であると、逆に単位テスト
回路ＵＴ１０の相補出力信号が論理“１”とされ、単位
テスト回路ＵＴ１１の相補出力信号が論理“０”とされ
る。そして、これらの読み出しデータが全ビット一致し
ない場合には、単位テスト回路ＵＴ１０及びＵＴ１１の
相補出力信号はともに論理“１”とされる。これらの結
果、この実施例のダイナミック型ＲＡＭでは、２組のコ
モンデータバスＣＤ０＊及びＣＤ１＊等の非反転及び反
転信号線のレベルをモニタすることによって、テスト回
路Ｔ０等において８ビット単位で行われる合計３２ビッ
トの読み出しデータの比較照合結果をいわゆる３値レベ
ルで判定することが可能となる。言うまでもなく、メイ
ンアンプユニットＭＡＵ０のテスト回路Ｔ１による読み
出しデータの比較照合結果は、コモンデータバスＣＤ２
＊及びＣＤ３＊を介して出力され、メインアンプユニッ
トＭＡＵ１のテスト回路Ｔ０及びＴ１による読み出しデ
ータの比較照合結果は、コモンデータバスＣＤ４＊及び
ＣＤ５＊ならびにＣＤ６＊及びＣＤ７＊を介してそれぞ
れ出力される。また、メインアンプユニットＭＡＵ２及
びＭＡＵ３のテスト回路Ｔ０及びＴ１による読み出しデ
ータの比較照合結果は、内部アドレス信号Ｘ１２＊が論
理“１”であることを条件に、対応する２組のコモンデ
ータバスＣＤ０＊及びＣＤ１＊ないしＣＤ６＊及びＣＤ
７＊を介してそれぞれ出力される。

【００７３】次に、テスト回路Ｔ０等のプリチャージ回
路ＤＰＣ０〜ＤＰＣ３は、図２２のプリチャージ回路Ｄ
ＰＣ０に代表して示されるように、ダイナミックアンプ
Ｄ０〜Ｄ７等の非反転及び反転出力端子が結線論理結合
される非反転出力信号線ＴＭ０，ＴＭ１及びＴＭ４，Ｔ
Ｍ５ならびに反転出力信号線ＴＭ０Ｂ，ＴＭ１Ｂ及びＴ
Ｍ４Ｂ，ＴＭ５Ｂと回路の接地電位との間に設けられる
ＮチャンネルＭＯＳＦＥＴＱ６２及び６３あるいはＱ６
５及びＱ６６と、これらのＭＯＳＦＥＴと並列形態に設
けられるＮチャンネル型のプリチャージＭＯＳＦＥＴＱ
６４又はＱ６７とをそれぞれ含む。このうち、ＭＯＳＦ
ＥＴＱ６２及びＱ６５のゲートには、対応する非反転出
力信号ＴＭ０又は反転出力信号ＴＭ０Ｂ等のインバータ
Ｎ７又はＮ８による反転信号が供給される。また、ＭＯ
ＳＦＥＴＱ６３及びＱ６６のゲートは、回路の電源電圧
に結合され、プリチャージＭＯＳＦＥＴＱ６４及びＱ６
７のゲートには、内部制御信号ＤＰＣが供給される。こ
こで、内部制御信号ＤＰＣは、ダイナミック型ＲＡＭが
×１２８ビット並列テストモードとされるとき、前記メ
インＩＯ線等のイコライズタイミングにあわせてハイレ
ベルとされ、読み出しデータが確立される時点でロウレ
ベルとされる。

【００７４】これらのことから、プリチャージ回路ＤＰ
Ｃ０〜ＤＰＣ３のプリチャージＭＯＳＦＥＴＱ６４及び
Ｑ６７は、ダイナミック型ＲＡＭが×１２８ビット並列
テストモードとされるとき、選択されたメモリセルの読
み出し信号が確立される直前においてオン状態となり、
対応する非反転出力信号線ＴＭ０，ＴＭ１及びＴＭ４及
びＴＭ５あるいは反転出力信号線ＴＭ０Ｂ，ＴＭ１Ｂ及
びＴＭ４Ｂ，ＴＭ５Ｂを回路の接地電位のようなロウレ
ベルにプリセットする。これらの非反転及び反転出力信
号線のロウレベルは、対応するダイナミックアンプＤ０
〜Ｄ７等が動作状態とされその出力ＭＯＳＦＥＴＱ８又
はＱ９がオン状態とされることにより、選択的に回路の
電源電圧のようなハイレベルとされる。

【００７５】テスト回路Ｔ０等は、さらに、その第１〜
第４のオア入力端子がプリチャージ回路ＤＰＣ０〜ＤＰ
Ｃ３の非反転出力端子つまりは非反転出力信号線ＴＭ０
及びＴＭ１ならびにＴＭ４及びＴＭ５に結合されるオア
ナンドゲートＯＮ１と、その第１〜第４の入力端子がプ
リチャージ回路ＤＰＣ０〜ＤＰＣ３の反転出力端子つま
りは反転出力信号線ＴＭ０Ｂ及びＴＭ１ＢならびにＴＭ
４Ｂ及びＴＭ５Ｂに結合されるオアナンドゲートＯＮ２
とを含む。これらのオアナンドゲートのナンド入力端子
には、反転内部制御信号ＤＰＣＢが共通に供給される。 ここで、反転内部制御信号ＤＰＣＢは、上記内部制御信
号ＤＰＣの反転信号とされ、選択されたメモリセルの読
み出しデータが確立される時点でハイレベルとされる。

【００７６】オアナンドゲートＯＮ１の出力信号は、内
部制御信号ＴＭＳＬ＊に従って選択的にオン状態とされ
る伝送ゲートを介してコモンデータバスＣＤ０＊等の反
転信号線ＣＤ０Ｂに供給されるとともに、ナンドゲート
ＮＡ７の一方の入力端子に供給される。このナンドゲー
トＮＡ７の他方の入力端子には反転内部制御信号ＤＰＣ
Ｂが供給され、その出力信号は内部制御信号ＴＭＳＬ＊
に従って選択的にオン状態とされるもう一つの伝送ゲー
トを介してコモンデータバスＣＤ０＊等の非反転信号線
ＣＤ０に供給される。同様に、オアナンドゲートＯＮ２
の出力信号は、内部制御信号ＴＭＳＬ＊に従って選択的
にオン状態とされる伝送ゲートを介してコモンデータバ
スＣＤ１＊等の反転信号線ＣＤ１Ｂに結合されるととも
に、ナンドゲートＮＡ８の一方の入力端子に供給される
。このナンドゲートＮＡ８の他方の入力端子には反転内
部制御信号ＤＰＣＢが供給され、その出力信号は内部制
御信号ＴＭＳＬ＊に従って選択的にオン状態とされるも
う一つの伝送ゲートを介してコモンデータバスＣＤ１＊
の非反転信号線ＣＤ１に供給される。ここで、内部制御
信号ＴＭＳＬ＊は、ダイナミック型ＲＡＭが×１２８ビ
ット並列テストモードとされるとき、選択的に所定のタ
イミングで有効とされる。

【００７７】これらのことから、コモンデータバスＣＤ
０＊等の反転信号線ＣＤ０Ｂには、ダイナミック型ＲＡ
Ｍが×１２８ビット並列テストモードとされるとき、ダ
イナミックアンプＤ０及びＤ２，Ｄ１及びＤ３ならびに
Ｄ４及びＤ６，Ｄ５及びＤ７等の非反転出力信号線ＴＭ
０及びＴＭ１ならびにＴＭ４及びＴＭ５がともにロウレ
ベルのままとされることを条件に、言い換えるならば選
択された合計３２個のメモリセルの読み出しデータがす
べて論理“０”であることを条件に、選択的に回路の電
源電圧のようなハイレベルが出力され、コモンデータバ
スＣＤ１＊等の反転信号線ＣＤ１Ｂには、これらのダイ
ナミックアンプの反転出力信号線ＴＭ０Ｂ及びＴＭ１Ｂ
ならびにＴＭ４Ｂ及びＴＭ５Ｂがともにロウレベルのま
まとされることを条件に、言い換えるならば選択された
合計３２個のメモリセルの読み出しデータがすべて論理
“１”であることを条件に、選択的に回路の電源電圧の
ようなハイレベルが出力される。このとき、コモンデー
タバスＣＤ０＊及びＣＤ１＊等の非反転信号線ＣＤ０及
びＣＤ１には、対応する反転信号線ＣＤ０＊及びＣＤ１
＊の相補信号が出力される。

【００７８】つまり、×１２８ビット並列テストモード
においても、前記×３２ビット並列テストモードの場合
と同様に、２組のコモンデータバスＣＤ０＊及びＣＤ１
＊等の非反転及び反転信号線のレベルをモニタすること
により、各テスト回路において３２ビット単位で行われ
る合計１２８ビットの読み出しデータの比較照合結果を
いわゆる３値レベルで判定することが可能となる。なお
、×１２８ビット並列テストモードにおける読み出しデ
ータの比較照合動作は、比較的低速で行われるため、そ
の結果は、高速性を要求される通常のリードモードなら
びに×３２ビット並列テストモードとは異なり、回路の
電源電圧をハイレベルとし回路の接地電位をロウレベル
とするいわゆるＣＭＯＳレベルで伝達される。

【００７９】２．６．３次アンプ この実施例のダイナミック型ＲＡＭは、前述のように、
メモリブロックＭＢ０〜ＭＢ３に対応して設けられる４
個のメインアンプユニットＭＡＵ０〜ＭＡＵ３を備え、
これらのメインアンプユニットに設けられるスタティッ
クアンプ及びテスト回路の出力端子は、対応する４組の
コモンデータバスＣＤ０＊〜ＣＤ３＊あるいはＣＤ４＊
〜ＣＤ７＊に所定の組み合わせをもって結合される。す
なわち、メインアンプユニットＭＡＵ０及びＭＡＵ２に
設けられるスタティックアンプ及びテスト回路の出力端
子は、コモンデータバスＣＤ０＊〜ＣＤ３＊に結合され
、これらのメインアンプユニットは、Ｘアドレス信号Ｘ
１２に従って選択的に活性化される。同様に、メインア
ンプユニットＭＡＵ１及びＭＡＵ３に設けられるスタテ
ィックアンプ及びテスト回路の出力端子は、コモンデー
タバスＣＤ４＊〜ＣＤ７＊に結合され、これらのメイン
アンプユニットは、Ｘアドレス信号Ｘ１２に従って選択
的に活性化される。コモンデータバスＣＤ０＊〜ＣＤ７
＊は、３次アンプ３ＳＡの対応する単位３次アンプに結
合される。

【００８０】３次アンプ３ＳＡは、図２３に示されるよ
うに、メインアンプユニットＭＡＵ０〜ＭＡＵ３に対応
して４個ずつ設けられる合計１６個の単位３次アンプＵ
３Ａ００〜Ｕ３Ａ０３ないしＵ３Ａ３０〜Ｕ３Ａ３３を
備える。このうち、単位３次アンプＵ３Ａ００〜Ｕ３Ａ
０３の非反転及び反転入力端子は、メインアンプユニッ
トＭＡＵ０側のコモンデータバスＣＤ０＊〜ＣＤ３＊の
非反転又は反転信号線にそれぞれ結合され、単位３次ア
ンプＵ３Ａ１０〜Ｕ３Ａ１３の非反転及び反転入力端子
は、メインアンプユニットＭＡＵ１側のコモンデータバ
スＣＤ４＊〜ＣＤ７＊の非反転又は反転信号線にそれぞ
れ結合される。同様に、単位３次アンプＵ３Ａ２０〜Ｕ
３Ａ２３の非反転及び反転入力端子は、メインアンプユ
ニットＭＡＵ２側のコモンデータバスＣＤ０＊〜ＣＤ３
＊の非反転又は反転信号線にそれぞれ結合され、単位３
次アンプＵ３Ａ３０〜Ｕ３Ａ３３の非反転及び反転入力
端子は、メインアンプユニットＭＡＵ３側のコモンデー
タバスＣＤ４＊〜ＣＤ７＊の非反転又は反転信号線にそ
れぞれ結合される。

【００８１】単位３次アンプＵ３Ａ００〜Ｕ３Ａ０３な
らびにＵ３Ａ２０〜Ｕ３Ａ２３の非反転及び反転出力端
子はそれぞれ共通結合され、対応するインバータを経た
後、内部出力データ線ＯＤ０＊〜ＯＤ３＊として、デー
タ出力バッファＤＯＢの対応する相補入力端子に結合さ
れる。同様に、単位３次アンプＵ３Ａ１０〜Ｕ３Ａ１３
ならびにＵ３Ａ３０〜Ｕ３Ａ３３の非反転及び反転出力
端子はそれぞれ共通結合され、対応するインバータを経
た後、内部出力データ線ＯＤ４＊〜ＯＤ７＊として、デ
ータ出力バッファＤＯＢの対応する相補入力端子に結合
される。

【００８２】３次アンプ３ＳＡを構成する単位３次アン
プのそれぞれは、図２４の単位３次アンプＵ３Ａ００に
代表して示されるように、差動形態とされる一対のＮチ
ャンネルＭＯＳＦＥＴＱ６８及びＱ６９を中心とする差
動増幅回路ＤＡを含む。差動ＭＯＳＦＥＴＱ６８及び６
９のドレインは、交差結合されるＰチャンネル型の一対
の負荷ＭＯＳＦＥＴＱ１０及びＱ１１を介して回路の電
源電圧に結合され、その共通結合されたソースは、非反
転内部制御信号ＯＤＥＱ０を受けるＮチャンネルＭＯＳ
ＦＥＴＱ７０を介して回路の接地電位に結合される。差
動ＭＯＳＦＥＴＱ６８及びＱ６９のゲートは、単位３次
アンプＵ３Ａ００等の非反転及び反転入力端子すなわち
対応するコモンデータバスＣＤ０＊等の非反転及び反転
信号線にそれぞれ結合される。このコモンデータバスＣ
Ｄ０＊等の非反転及び反転信号線の間には、内部制御信
号ＯＤＥＱ１＊に従って選択的にオン状態とされるイコ
ライズＭＯＳＦＥＴが設けられる。また、差動増幅回路
ＤＡの相補出力ノードすなわち差動ＭＯＳＦＥＴＱ６８
及びＱ６９のドレインは、内部制御信号ＯＤＳ＊に従っ
て選択的にオン状態とされる一対の伝送ゲートを介して
単位３次アンプＵ３Ａ００等の非反転出力端子ＯＤ及び
反転出力端子ＯＤＢに結合されるとともに、内部制御信
号ＯＤＥＱ０＊又は上記内部制御信号ＯＤＥＱ１＊に従
って選択的にオン状態とされる２組のイコライズＭＯＳ
ＦＥＴを介して短絡される。単位３次アンプＵ３Ａ００
等の非反転及び反転入力端子は、さらに内部制御信号Ｏ
ＤＭＳ＊に従って選択的にオン状態とされる一対の伝送
ゲートを介して、その反転及び非反転出力端子に交差結
合される。

【００８３】ここで、内部制御信号ＯＤＥＱ０＊及びＯ
ＤＥＱ１＊ならびにＯＤＳ＊は、ダイナミック型ＲＡＭ
が通常のリードモード又は×３２ビット並列テストモー
ドとされるとき、所定のタイミングでかつＸアドレス信
号Ｘ１２に従って選択的に有効とされる。また、内部制
御信号ＯＤＭＳ＊は、ダイナミック型ＲＡＭが×１２８
ビット並列テストモードとされるとき、所定のタイミン
グでかつＸアドレス信号Ｘ１２に従って選択的に有効と
される。

【００８４】ダイナミック型ＲＡＭが通常のリードモー
ド又は×３２ビット並列テストモードとされるとき、単
位３次アンプＵ３Ａ００等では、非反転内部制御信号Ｏ
ＤＥＱ０がハイレベルとされることでＭＯＳＦＥＴＱ７
０がオン状態とされ、これによって差動増幅回路ＤＡが
動作状態とされる。このため、コモンデータバスＣＤ０
＊を介して出力される読み出し信号又は読み出しデータ
の比較照合結果は、差動増幅回路ＤＡによってさらに増
幅された後、インバータＮ９及びＮ１０を経てデータ出
力バッファＤＯＢの対応する単位回路に伝達される。一
方、ダイナミック型ＲＡＭが×１２８ビット並列テスト
モードとされるとき、テスト回路Ｔ０及びＴ１等による
読み出しデータの比較照合結果は、前述のように、ＣＭ
ＯＳレベルで伝達される。このため、単位３次アンプＵ
３Ａ００等では、差動増幅回路ＤＡが動作状態とされず
、コモンデータバスＣＤ０＊等を介して出力される読み
出しデータの比較照合結果は、そのまま単位３次アンプ
Ｕ３Ａ００等の非反転及び反転出力端子に反転して出力
され、インバータＮ９及びＮ１０を経てデータ出力バッ
ファＤＯＢの対応する単位回路に伝達される。

【００８５】２．７．データ出力バッファデータ出力バ
ッファＤＯＢは、図２５に示されるように、内部出力デ
ータ線ＯＤ０＊〜ＯＤ７＊の２組ごとに対応して設けら
れる４個の単位出力回路ＵＯＣ０〜ＵＯＣ３を備える。 これらの単位回路の２組の相補入力端子は、対応する内
部出力データ線ＯＤ０＊及びＯＤ１＊ないしＯＤ６＊及
びＯＤ７＊にそれぞれ結合され、その２組の相補出力端
子ＤＯ０＊及びＤＯ１＊ないしＤＯ６＊及びＤＯ７＊は
、対応するナンドゲートＮＡ３及びＮＡ４ならびにＮＡ
５及びＮＡ６の一方の入力端子にそれぞれ結合される。 ナンドゲートＮＡ３〜ＮＡ６の他方の入力端子には、内
部制御信号ＤＯＥが共通に供給される。 また、これらのナンドゲートの出力信号は、対応するイ
ンバータＮ１１及びＮ１２ならびにＮ１３及びＮ１４を
介して、Ｎチャンネル型の出力ＭＯＳＦＥＴＱ７１及び
Ｑ７２ならびにＱ７３及びＱ７４のゲートに供給される
。出力ＭＯＳＦＥＴＱ７１及びＱ７２ならびにＱ７３及
びＱ７４の共通結合されたドレイン及びソースは、対応
するデータ入出力端子ＤＩＯ０〜ＤＩＯ７にそれぞれ結
合される。

【００８６】データ出力バッファＤＯＢを構成する単位
出力回路のそれぞれは、図２６の単位出力回路ＵＯＣ０
に代表して示されるように、その入出力ノードが内部制
御信号ＤＳＮ＊に従って選択的にオン状態とされる一対
の伝送ゲートを介して対応する内部出力データ線ＯＤ０
＊又はＯＤ１＊等の非反転又は反転信号線に結合される
２組のラッチ回路ＬＴ２及びＬＴ３ならびにＬＴ５及び
ＬＴ６と、交差結合されされる一対のＮチャンネルＭＯ
ＳＦＥＴからなり上記ラッチ回路ＬＴ２及びＬＴ３ある
いはＬＴ５及びＬＴ６の出力信号を受けるラッチ回路Ｌ
Ｔ１及びＬＴ４とを含む。上記ラッチ回路ＬＴ２及びＬ
Ｔ３ならびにＬＴ５及びＬＴ６のそれぞれは、ＣＭＯＳ
インバータならびに内部制御信号ＯＬに従って選択的に
伝達状態とされるクロックインバータが互いに交差結合
されることによって構成される。ラッチ回路ＬＴ２及び
ＬＴ３ならびにＬＴ５及びＬＴ６の入出力ノードは、単
位出力回路層ＯＣ０等の非反転出力端子ＤＯ０及びＤＯ
１ならびに反転出力端子ＤＯ０Ｂ及びＤＯ１Ｂにそれぞ
れ結合され、さらに上記ナンドゲートＮＡ３及びＮＡ４
ならびにＮＡ５及びＮＡ６の一方の入力端子に結合され
る。

【００８７】単位出力回路ＵＯＣ０等は、さらに、その
出力端子が内部制御信号ＤＳＴ＊に従って選択的にオン
状態とされる一対の伝送ゲートを介して上記ラッチ回路
ＬＴ２及びＬＴ５の入出力ノードに結合されるノアゲー
トＮＯ１と、その出力端子が同様に内部制御信号ＤＳＴ
＊に従って選択的にオン状態とされる一対の伝送ゲート
を介して上記ラッチ回路ＬＴ３及びＬＴ６の入出力ノー
ドに結合されるノアゲートＮＯ２とを含む。このうち、
ノアゲートＮＯ１の一方の入力端子は、インバータを介
して内部出力データ線ＯＤ０＊等の非反転信号線ＯＤ０
に結合され、その他方の入力端子は、インバータを介し
て内部出力データ線ＯＤ１＊等の反転信号線ＯＤ１Ｂに
結合される。一方、ノアゲートＮＯ２の一方の入力端子
は、インバータを介して内部出力データ線ＯＤ０＊等の
反転信号線ＯＤ０Ｂに結合され、その他方の入力端子は
、インバータを介して内部出力データ線ＯＤ１＊等の非
反転信号線ＯＤ１に結合される。なお、内部制御信号Ｄ
ＳＮ＊は、ダイナミック型ＲＡＭが通常のリードモード
とされるとき所定のタイミングで有効とされ、内部制御
信号ＤＳＴ＊は、ダイナミック型ＲＡＭが×３２ビット
又は×１２８ビット並列テストモードとされるとき所定
のタイミングで有効とされる。また、内部制御信号ＯＬ
は、ダイナミック型ＲＡＭが通常のリードモードあるい
は×３２ビット又は×１２８ビット並列テストモードと
されるとき、読み出し信号又は読み出しデータの比較照
合結果が確立される時点でハイレベルとされる。

【００８８】ダイナミック型ＲＡＭが通常のリードモー
ドとされるとき、単位出力回路ＵＯＣ０等では、内部制
御信号ＤＳＮ＊を受ける２組の伝送ゲートが伝達状態と
される。このため、３次アンプ３ＳＡから内部出力デー
タ線ＯＤ０＊及びＯＤ１＊等を介して出力される読み出
し信号は、そのまま対応するラッチ回路ＬＴ２及びＬＴ
３ならびにＬＴ５及びＬＴ６に取り込まれる。これらの
読み出し信号は、内部制御信号ＤＯＥがハイレベルとさ
れることで、対応する出力ＭＯＳＦＥＴＱ７１〜Ｑ７４
のゲートに伝達され、データ入出力端子ＤＩＯ０〜ＤＩ
Ｏ７を介してダイナミック型ＲＡＭの外部に送出される
。

【００８９】次に、ダイナミック型ＲＡＭが×３２ビッ
ト又は×１２８ビット並列テストモードとされるとき、
単位出力回路ＵＯＣ０等では、内部制御信号ＤＳＴ＊を
受ける２組の伝送ゲートが伝達状態とされる。このため
、３次アンプ３ＳＡから内部出力データ線ＯＤ０＊及び
ＯＤ１＊等を介して出力される読み出しデータの比較照
合結果は、対応するインバータを介してノアゲートＮＯ
１及びＮＯ２に伝達される。前述のように、ダイナミッ
ク型ＲＡＭが×３２ビット又は×１２８ビット並列テス
トモードとされるとき、テスト回路Ｔ０及びＴ１等によ
る読み出しデータの比較照合結果は、対応する２組のコ
モンデータバスＣＤ０＊及びＣＤ１＊等を介して３値信
号として伝達される。そして、ダイナミック型ＲＡＭが
×３２ビット並列テストモードとされるとき、選択され
た対応する８個のメモリセルの読み出しデータがすべて
論理“０”であることを条件に、対応する一方のコモン
データバスＣＤ０＊等の非反転信号線ＣＤ０と他方のコ
モンデータバスＣＤ１＊等の反転信号線ＣＤ１Ｂとがロ
ウレベルとされ、すべて論理“１”であることを条件に
、対応する一方のコモンデータバスＣＤ０＊等の反転信
号線ＣＤ０Ｂと他方のコモンデータバスＣＤ１＊等の非
反転信号線ＣＤ１とがロウレベルとされる。選択された
対応する８個のメモリセルの読み出しデータが１ビット
でも異なった場合、コモンデータバスＣＤ０＊及びＣＤ
１＊等の反転信号線ＣＤ０Ｂ及びＣＤ１Ｂはともにロウ
レベルとされる。

【００９０】一方、ダイナミック型ＲＡＭが×１２８ビ
ット並列テストモードとされるときには、選択された対
応する３２ビットのメモリセルの読み出しデータがすべ
て論理“０”であることを条件に、対応する一方のコモ
ンデータバスＣＤ０＊等の非反転信号線ＣＤ０がロウレ
ベルとされ、論理“１”であることを条件に、対応する
他方のコモンデータバスＣＤ１＊等の非反転信号線ＣＤ
１がロウレベルとされる。また、これらの読み出しデー
タの論理レベルが１ビットでも異なると、対応するコモ
ンデータバスＣＤ０＊及びＣＤ１＊等の非反転信号線Ｃ
Ｄ０及びＣＤ１がともにロウレベルとされる。この×１
２８ビット並列テストモードにおいて、コモンデータバ
スＣＤ０＊及びＣＤ１＊等の反転信号線ＣＤ０Ｂ及びＣ
Ｄ１Ｂには、非反転信号線ＣＤ０又はＣＤ１の相補信号
が出力される。

【００９１】これらのことから、各多ビット並列テスト
モードにおいて、選択された対応する８個又は３２個の
メモリセルの読み出しデータがすべて論理“０”であっ
た場合、ノアゲートＮＯ１の出力信号つまりは単位出力
回路ＵＯＣ０等の非反転出力信号ＤＯ０及びＤＯ１等は
ロウレベルとされ、ノアゲートＮＯ２の出力信号つまり
は単位出力回路ＵＯＣ０等の反転出力信号ＤＯ０Ｂ及び
ＤＯ１Ｂ等はハイレベルとされる。その結果、データ入
出力端子ＤＩＯ０及びＤＩＯ１等には、回路の接地電位
のようなロウレベルが出力される。同様に、選択された
対応する８個又は３２個のメモリセルの読み出しデータ
がすべて論理“１”であった場合、ノアゲートＮＯ１の
出力信号はハイレベルとされ、逆にノアゲートＮＯ２の
出力信号がロウレベルとされる。したがって、データ入
出力端子ＤＩＯ０及びＤＩＯ１等には、回路の電源電圧
より出力ＭＯＳＦＥＴＱ７１及びＱ７３のしきい値電圧
分だけ低い所定のハイレベルが出力される。一方、選択
された対応する８個又は３２個のメモリセルの読み出し
データの論理レベルが１ビットでも異なると、ノアゲー
トＮＯ１及びＮＯ２の出力信号はともにロウレベルとさ
れる。このため、出力ＭＯＳＦＥＴＱ７１〜Ｑ７３はす
べてオフ状態となり、データ入出力端子ＤＩＯ０及びＤ
ＩＯ１等はともにハイインピーダンス状態とされる。

【００９２】つまり、この実施例のダイナミック型ＲＡ
Ｍの×３２ビットならびに×１２８ビット並列テストモ
ードでは、データ入出力端子ＤＩＯ０〜ＤＩＯ７から出
力される出力データの論理レベルを２ビットずつモニタ
することで、２個のメモリブロックＭＢ０及びＭＢ１あ
るいはＭＢ２及びＭＢ３から同時に選択される合計３２
個又は１２８個のメモリセルの読み出しデータの比較照
合結果を、８ビット又は３２ビット単位でしかも３値レ
ベルで判定することができる。これにより、６４メガビ
ットという比較的大きな記憶容量を有するダイナミック
型ＲＡＭの試験工数を削減し、その低コスト化を推進す
ることができるものである。なお、ダイナミック型ＲＡ
Ｍが通常のリードモードとされる場合には、メモリブロ
ックＭＢ０及びＭＢ１あるいはＭＢ２及びＭＢ３から同
時に選択された合計８個のメモリセルの読み出しデータ
が、対応するデータ入出力端子ＤＩＯ０〜ＤＩＯ７を介
して８ビット単位で出力されることは言うまでもない。

【００９３】２．８．Ｙアドレスデコーダこの実施例の
ダイナミック型ＲＡＭは、メモリブロックＭＢ０〜ＭＢ
３に対応して２個ずつ設けられる合計８個のＹアドレス
デコーダＹＤ００及びＹＤ０１ないしＹＤ３０及びＹＤ
３１を備える。これらのＹアドレスデコーダは、図２７
のＹアドレスデコーダＹＤ００に代表して示されるよう
に、メインアンプユニットＭＡＵ０及びＭＡＵ１等の各
メモリマットに対応して８個ずつ設けられる合計６４個
の単位ＹアドレスデコーダＵＹＤ００〜ＵＹＤ０７ない
しＵＹＤ７０〜ＵＹＤ７７と、これらの単位Ｙアドレス
デコーダに対応して１６個ずつ設けられる合計１０２４
個のビット線選択回路Ｙ０〜Ｙ７を備える。単位Ｙアド
レスデコーダＵＹＤ００〜ＵＹＤ０７ないしＵＹＤ７０
〜ＵＹＤ７７には、ＹプリデコーダＹＰＤ１〜ＹＰＤ３
から、プリデコード信号ＡＹ００〜ＡＹ０７，ＡＹ３０
〜ＡＹ３７ならびにＡＹ７０〜ＡＹ７７が所定の組み合
わせで選択的に供給される。また、ビット線選択回路Ｙ
０〜Ｙ７には、単位ＹアドレスデコーダＵＹＤ００〜Ｕ
ＹＤ０７ないしＵＹＤ７０〜ＵＹＤ７７の対応する出力
信号が供給されるとともに、内部アドレス信号Ｘ１１＊
が共通に供給される。

【００９４】ＹアドレスデコーダＹＤ００等を構成する
単位Ｙアドレスデコーダのそれぞれは、図２８の単位Ｙ
アドレスデコーダＵＹＤ００に代表して示されるように
、直並列形態に設けられる８個のＰチャンネルＭＯＳＦ
ＥＴＱ１２〜Ｑ１９ならびに１０個のＮチャンネルＭＯ
ＳＦＥＴＱ７５〜Ｑ８４を含む。このうち、ＭＯＳＦＥ
ＴＱ１２〜Ｑ１９は、そのゲートが回路の接地電位に結
合されることで定常的にオン状態とされる。また、ＭＯ
ＳＦＥＴＱ７７〜Ｑ８４のゲートには、プリデコード信
号ＡＹ００〜ＡＹ０７が順次供給され、ＭＯＳＦＥＴＱ
７６及びＱ７５のゲートには、対応するプリデコード信
号ＡＹ３０及びＡＹ７０等がそれぞれ供給される。言う
までもなく、プリデコード信号ＡＹ３０〜ＡＹ３７は、
各メモリマットに対応して設けられる８個の単位Ｙアド
レスデコーダＵＹＤ００〜ＵＹＤ０７ないしＵＹＤ７０
〜ＵＹＤ７７のＭＯＳＦＥＴＱ７６のゲートに順次交互
に供給され、プリデコード信号ＡＹ７０〜ＡＹ７７は、
単位ＹアドレスデコーダＵＹＤ００〜ＵＹＤ０７ないし
ＵＹＤ７０〜ＵＹＤ７７のＭＯＳＦＥＴＱ７５のゲート
にそれぞれ共通に供給される。ＭＯＳＦＥＴＱ１２及び
Ｑ７７ないしＱ１９及びＱ８４の共通結合されたドレイ
ンは、単位ＹアドレスデコーダＵＹＤ００等の出力ノー
ドＵ０〜Ｕ７とされ、ビット線選択回路Ｙ０〜Ｙ７の中
の対応する２個の入力端子にそれぞれ共通結合される。

【００９５】これらのことから、例えば単位Ｙアドレス
デコーダＵＹＤ００の出力ノードＵ０は、通常回路の電
源電圧のようなハイレベルとされ、プリデコード信号Ａ
Ｙ００及びＡＹ３０ならびにＡＹ７０がともにハイレベ
ルとされるとき、選択的に回路の接地電位のようなロウ
レベルとされる。また、単位ＹアドレスデコーダＵＹＤ
００の出力ノードＵ７は、プリデコード信号ＡＹ０７及
びＡＹ３０ならびにＡＹ７０がともにハイレベルとされ
るとき選択的にロウレベルとされる。同様に、例えば単
位ＹアドレスデコーダＵＹＤ０７の出力ノードＵ０〜Ｕ
７は、対応するプリデコード信号ＡＹ００〜ＡＹ０７と
ＡＹ３７及びＡＹ７０がともにハイレベルとされること
でそれぞれ選択的にロウレベルとされ、例えば単位Ｙア
ドレスデコーダＵＹＤ７０〜ＵＹＤ７７の出力ノードＵ
０〜Ｕ７は、対応するプリデコード信号ＡＹ００〜ＡＹ
０７ならびにＡＹ３０〜ＡＹ３７とＡＹ７７がともにハ
イレベルとされることでそれぞれ選択的にロウレベルと
される。

【００９６】単位ＹアドレスデコーダＵＹＤ００等の出
力信号Ｕ０等は、ビット線選択回路Ｙ０等のＰチャンネ
ルＭＯＳＦＥＴＱ２０及びＮチャンネルＭＯＳＦＥＴ８
５のゲートに供給される。ＭＯＳＦＥＴＱ２０のソース
は、メモリユニットＭＵ００側において反転内部アドレ
ス信号線Ｘ１１Ｂに共通結合され、メモリユニットＭＵ
０１側において非反転内部アドレス信号線Ｘ１１に共通
結合される。ＭＯＳＦＥＴＱ２０及びＱ８５の共通結合
されたドレインは、ＮチャンネルＭＯＳＦＥＴＱ８６を
介して回路の接地電位に結合されるとともに、対応する
ビット線選択信号線ＹＳ０〜ＹＳ７等にそれぞれ結合さ
れる。ＭＯＳＦＥＴＱ８６のゲートは、メモリユニット
ＭＵ００側において非反転内部アドレス信号線Ｘ１１に
共通結合され、メモリユニットＭＵ０１側において反転
内部アドレス信号線Ｘ１１Ｂに共通結合される。これら
の結果、単位ＹアドレスデコーダＵＹＤ００等の出力信
号Ｕ０〜Ｕ７のロウレベルは、例えばメモリユニットＭ
Ｕ００側ではＸアドレス信号Ｘ１１が論理“０”である
ことを条件に、またメモリユニットＭＵ０１側ではＸア
ドレス信号Ｘ１１が論理“１”であることを条件に、選
択的に対応するビット線選択回路Ｙ０〜Ｙ７を介して反
転して伝達され、ハイレベルのビット線選択ＹＳ０〜Ｙ
Ｓ７等となる。

【００９７】この実施例において、上記プリデコード信
号ＡＹ７０〜ＡＹ７７は、ダイナミック型ＲＡＭが通常
のリード又はライトモードとされるとき、Ｙアドレス信
号Ｙ７〜Ｙ９に従って択一的にハイレベルとされる。ま
た、ダイナミック型ＲＡＭが×３２ビット並列テストモ
ードとされるとき、Ｙアドレス信号Ｙ７に従って４ビッ
トずつ同時にハイレベルとされ、ダイナミック型ＲＡＭ
が×１２８ビット並列テストモードとされるとき、Ｙア
ドレス信号Ｙ７〜Ｙ９に関係なく８ビット同時にハイレ
ベルとされる。その結果、通常のリード又はライトモー
ドでは、活性化されたメモリユニットの活性化された８
個のメモリマットの中から、１個のメモリマットだけが
択一的に書き込み系又は読み出し系回路に接続される。 また、×３２ビット並列テストモードでは、４個のメモ
リマットが選択的に書き込み系又は読み出し系回路に接
続され、×１２８ビット並列テストモードでは、活性化
された８個のメモリマットがすべて書き込み系又は読み
出し系回路に接続される。これにより、図８ないし図１
０に示されたダイナミック型ＲＡＭのカラム系選択方式
が実現される。

【００９８】３．ダイナミック型ＲＡＭの各動作モード
の概要とその特徴 図２９には、図１のダイナミック型ＲＡＭに含まれるメ
モリブロックＭＢ０の通常ライト又はリードモードにお
ける一実施例の接続図が示されている。また、図３０及
び図３１には、図１のダイナミック型ＲＡＭに含まれる
メインアンプユニットＭＡＵ０の通常ライトモードにお
ける一実施例の接続図及び信号波形図がそれぞれ示され
、図３２及び図３３には、その通常リードモードにおけ
る一実施例の接続図及び信号波形図がそれぞれ示されて
いる。さらに、図３４及び図３５には、図１のダイナミ
ック型ＲＡＭに含まれるメモリブロックＭＢ０及びメイ
ンアンプユニットＭＡＵ０の×３２ビット並列テストモ
ードにおける一実施例の接続図がそれぞれ示され、図３
６及び図３７には、×１２８ビット並列テストモードに
おける一実施例の接続図がそれぞれ示されている。これ
らの図をもとに、この実施例のダイナミック型ＲＡＭの
各動作モードの概要とその特徴を整理し、説明する。 なお、以下の説明は、主にメモリブロックＭＢ０及びメ
インアンプユニットＭＡＵ０を例に進められるが、他の
メモリブロックＭＢ１〜ＭＢ３ならびにメインアンプユ
ニットＭＡＵ１〜ＭＡＵ３については、類推されたい。

【００９９】３．１．通常ライトモードダイナミック型
ＲＡＭは、図３１に示されるように、ロウアドレススト
ローブ信号ＲＡＳＢがロウレベルとされるときにカラム
アドレスストローブ信号ＣＡＳＢ及びライトイネーブル
信号ＷＥＢがロウレベルとされることで、ライトモード
とされる。このとき、アドレス入力端子Ａ０〜Ａ１２に
は、ロウアドレスストローブ信号ＲＡＳＢに同期して、
１３ビットのＸアドレス信号Ｘ０〜Ｘ１２が例えば先頭
ロウアドレスｒ０を指定する組み合わせで供給され、カ
ラムアドレスストローブ信号ＣＡＳＢに同期して、１０
ビットのＹアドレス信号Ｙ０〜Ｙ９が例えば先頭カラム
アドレスｃ０を指定する組み合わせで供給される。デー
タ入出力端子ＤＩＯ０〜ＤＩＯ７には、８ビットの書き
込みデータＤＤ０〜ＤＤ７が供給される。これらの書き
込みデータは、データ入力バッファＤＩＢから入力デー
タバスＤＤ０＊〜ＤＤ７＊を介して、メインアンプユニ
ットＭＡＵ０〜ＭＡＵ３に伝達される。

【０１００】ダイナミック型ＲＡＭでは、図２９に例示
されるように、まずロウアドレスストローブ信号ＲＡＳ
Ｂの立ち下がりを受けて、例えばメモリブロックＭＢ０
及びＭＢ１で２個のメモリユニットＭＵ００及びＭＵ０
２等の８個のメモリマットＭＡＴ００Ｌ〜ＭＡＴ０７Ｌ
に含まれるワード線Ｗ０が選択状態とされる。これによ
り、これらのメモリマット及びメモリユニットが選択的
に活性化され、メモリブロックＭＢ０及びＭＢ１が活性
化される。

【０１０１】ダイナミック型ＲＡＭでは、図３１に示さ
れるように、さらに内部制御信号ＷＧが所定のタイミン
グでハイレベルとされるとともに、やや遅れてコモンソ
ース線ＣＳＰ及びＣＳＮのレベルが中間電位ＨＶＣから
回路の電源電圧又は接地電位に変化され、メモリユニッ
トＭＵ００及びＭＵ０２の活性化されたメモリマットＭ
ＡＴ００Ｌ〜ＭＡＴ０７Ｌに対応するサブＩＯ線ＳＩＯ
０＊〜ＳＩＯ３＊とメインＩＯ線ＭＩＯ０＊〜ＭＩＯ３
＊とを接続するための内部制御信号ＰＧ０＊等が選択的
に有効とされる。これらのメモリマットでは、選択され
たワード線Ｗ０に結合される合計２０４８個のメモリセ
ルからその保持データに従った微小読み出し信号がビッ
ト線Ｂ０＊〜Ｂ２０４７＊に出力される。また、各メモ
リユニットのセンスアンプＳＡ０では、左側のシェアド
ＭＯＳＦＥＴが一斉にオン状態となり、メモリマットＭ
ＡＴ００Ｌ〜ＭＡＴ０７Ｌのビット線Ｂ０＊〜Ｂ２０４
７＊と対応するセンスアンプＳＡ０の対応する単位回路
との接続が行われる。ビット線Ｂ０＊〜Ｂ２０４７＊に
出力された微小読み出し信号は、コモンソース線ＣＳＰ
及びＣＳＮに回路の電源電圧及び接地電位が供給される
ことで、各センスアンプＳＡ０の対応する単位増幅回路
によって増幅され、ハイレベル又はロウレベルの２値読
み出し信号とされる。

【０１０２】一方、メモリユニットＭＵ００及びＭＵ０
２のパスゲートＰＧ００〜ＰＧ０７等では、内部制御信
号ＰＧ０＊が有効とされることで、そのスイッチＭＯＳ
ＦＥＴＱ１及びＱ２ならびにＱ５１及びＱ５２がオン状
態となる。このため、図２９に例示されるように、メイ
ンアンプユニットＭＡＵ０及びＭＡＵ２のメモリマット
ＭＡＴ００Ｌ〜ＭＡＴ０７Ｌに対応して設けられる合計
６４組のサブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊が、メイン
ＩＯ線群ＭＩＯＧ０〜ＭＩＯＧ７を構成するメインＩＯ
線ＭＩＯ０＊〜ＭＩＯ３＊に接続され、さらにメインア
ンプユニットＭＡＵ０等の対応するメインＩＯ線セレク
タＭＳＷ０〜ＭＳＷＦに接続される。また、内部制御信
号ＷＧがハイレベルとされることで、各パスゲートのイ
コライズ回路ＥＱ１〜ＥＱ４に設けられるプルアップＭ
ＯＳＦＥＴがオフ状態とされ、後の書き込み動作時にお
けるサブＩＯ線のプルアップ動作が禁止される。

【０１０３】ところで、サブＩＯ線とメインＩＯ線との
接続が行われるとき、サブＩＯ線ＳＩＯ０＊〜ＳＩＯ３
＊は、コモンソース線ＣＳＰがハイレベルとされかつ対
応するパスゲートのイコライズ回路ＥＱ１〜ＥＱ４に設
けられるイコライズＭＯＳＦＥＴがオン状態とされるこ
とで回路の電源電圧のようなハイレベルにチャージされ
、メインＩＯ線ＭＩＯ０＊〜ＭＩＯ３＊は、対応するメ
インＩＯ線セレクタのイコライズ回路ＥＱ５がオン状態
とされることでやはりハイレベルにチャージされている
。このため、この実施例のダイナミック型ＲＡＭでは、
サブＩＯ線及びメインＩＯ線が接続状態とされることに
よる電流消費を無視できる程度に小さくすることができ
るとともに、サブＩＯ線とメインＩＯ線が接続されるこ
とによるコモンソース線ＣＳＰのレベル低下を抑制し、
センスアンプの増幅動作の立ち上がりを高速化すること
ができる。

【０１０４】次に、内部制御信号ＥＱＢがハイレベルと
され、やや遅れてビット線選択信号ＹＳ０等がＹアドレ
ス信号Ｙ０〜Ｙ５ならびにＹ７〜Ｙ９に従って択一的に
ハイレベルとされる。このため、メモリユニットＭＵ０
０及びＭＵ０２のメモリマットＭＡＴ００Ｌから指定さ
れる４組の相補ビット線が選択され、対応するサブＩＯ
線ＳＩＯ０＊〜ＳＩＯ３＊ならびにメインＩＯ線ＭＩＯ
０＊〜ＭＩＯ３＊を介してメインアンプユニットＭＡＵ
０に結合される。これにより、図２９に斜線で示される
ように、メモリユニットＭＵ００及びＭＵ０２のメモリ
マットＭＡＴ００Ｌが選択状態とされ、その中の４個の
メモリセルが選択状態とされる。

【０１０５】このとき、メインアンプユニットＭＡＵ０
では、図３０に例示されるように、Ｙアドレス信号Ｙ８
及びＹ９に従って２個のライトバッファＷＢ０及びＷＢ
１と４個のメインＩＯ線セレクタＭＳＷ０〜ＭＳＷ３と
が動作状態とされ、Ｙアドレス信号Ｙ６及びＹ７に従っ
てメモリユニットＭＵ００側の２組のメインＩＯ線ＭＩ
Ｏ０＊及びＭＩＯ２＊とメモリユニットＭＵ０２側の２
組のメインＩＯ線ＭＩＯ０＊及びＭＩＯ２＊とがメイン
ＩＯ線セレクタＭＳＷ０〜ＭＳＷ３により選択される。 これらの結果、メモリユニットＭＵ００及びＭＵ０２の
メモリマットＭＡＴ００Ｌにおいて選択された合計８個
のメモリセルの中から、さらに４個が選択され、対応す
るメインＩＯ線セレクタＭＳＷ０〜ＭＳＷ３を介してラ
イトバッファＷＢ０及びＷＢ１に接続される。

【０１０６】メインアンプユニットＭＡＵ０では、入力
データバスＤＤ０＊及びＤＤ１＊を介して入力される２
ビットの書き込みデータが、ライトバッファＷＢ０を経
てメインＩＯ線セレクタＭＳＷ０及びＭＳＷ１に伝達さ
れ、さらに選択された２組のメインＩＯ線ＭＩＯ０＊及
びＭＩＯ２＊とサブＩＯ線ＳＩＯ０＊及びＳＩＯ２＊な
らびに対応する２組の相補ビット線Ｂ０＊及びＢ２＊等
を介して、メモリユニットＭＵ００のメモリマットＭＡ
Ｔ００Ｌの選択された２個のメモリセルに書き込まれる
。同様に、入力データバスＤＤ２＊及びＤＤ３＊を介し
て入力される２ビットの書き込みデータは、ライトバッ
ファＷＢ１を介してメインＩＯ線セレクタＭＳＷ２及び
ＭＳＷ３に伝達され、さらに選択された２組のメインＩ
Ｏ線ＭＩＯ０＊及びＭＩＯ２＊とサブＩＯ線ＳＩＯ０＊
及びＳＩＯ２＊ならびに対応する２組の相補ビット線Ｂ
０＊〜Ｂ２＊等を介してメモリユニットＭＵ０２のメモ
リマットＭＡＴ００Ｌの選択された２個のメモリセルに
書き込まれる。上記書き込み動作は、メインアンプユニ
ットＭＡＵ１及びメモリブロックＭＢ１においても同様
に行われ、これによって合計８個のメモリセルに対する
８ビットの書き込みデータの書き込み動作が並行して実
現される。なお、以上の書き込み動作については、アー
リーライトモードの場合を例に説明したが、ディレイド
ライトモードにおける書き込み動作については類推され
たい。

【０１０７】３．２．通常リードモードダイナミック型
ＲＡＭは、図３３に示されるように、ロウアドレススト
ローブ信号ＲＡＳＢがロウレベルとされる間にライトイ
ネーブル信号ＷＥＢがハイレベルとされることで、リー
ドモードとされる。以下、前記ライトモードと異なる部
分について、説明を追加する。

【０１０８】ダイナミック型ＲＡＭでは、ロウアドレス
ストローブ信号ＲＡＳＢの立ち下がりを受けてメモリユ
ニットＭＵ００及びＭＵ０２のメモリマットＭＡＴ００
Ｌ〜ＭＡＴ０７Ｌに含まれるワード線Ｗ０の選択動作が
行われ、このワード線Ｗ０に結合される２０４８個のメ
モリセルから対応する相補ビット線Ｂ０＊〜Ｂ２０４７
＊に対して、その保持データに従った微小読み出し信号
が出力される。これらの微小読み出し信号は、コモンソ
ース線ＣＳＰ及びＣＳＮに回路の電源電圧及び接地電位
が供給されることで、センスアンプＳＡ０の対応する単
位増幅回路によって増幅され、ハイレベル又はロウレベ
ルの２値読み出し信号とされる。メモリユニットＭＵ０
０及びＭＵ０２のパスゲートＰＧ００〜ＰＧ０７では、
メモリマットＭＡＴ００Ｌ〜ＭＡＴ０７Ｌに対応する合
計６４組のサブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊とメイン
ＩＯ線群ＭＩＯＧ０〜ＭＩＯＧ７を構成するメインＩＯ
線ＭＩＯ０＊〜ＭＩＯ３＊との接続が行われるが、内部
制御信号ＷＧがロウレベルとされることで、各パスゲー
トのイコライズ回路ＥＱ１〜ＥＱ４によるサブＩＯ線Ｓ
ＩＯ０＊〜ＳＩＯ３＊のプルアップ動作はそのまま継続
される。

【０１０９】次に、内部制御信号ＥＱＢがハイレベルと
され、やや遅れてビット線選択信号ＹＳ０等が択一的に
ハイレベルとされる。このため、メモリユニットＭＵ０
０及びＭＵ０２のメモリマットＭＡＴ００Ｌから対応す
る４組の相補ビット線Ｂ０＊〜Ｂ３＊等が選択され、対
応するサブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊ならびにメイ
ンＩＯ線ＭＩＯ０＊〜ＭＩＯ３＊を介してメインアンプ
ユニットＭＡＵ０に接続される。したがって、これらの
サブＩＯ線及びメインＩＯ線の非反転及び反転信号線に
は、図３３に例示されるように、４組の相補ビット線Ｂ
０＊〜Ｂ３＊等に確立された２値読み出し信号が各相補
ビット線の寄生容量とサブＩＯ線及びメインＩＯ線の寄
生容量との比率に応じてチャージシェアされることによ
って生じる所定の読み出し信号ΔＶｒが得られる。

【０１１０】一方、このとき、メインアンプユニットＭ
ＡＵ０では、図３２に例示されるように、例えば４個の
メインＩＯ線セレクタＭＳＷ０〜ＭＳＷ３ならびにスタ
ティックアンプＳＴＡ０〜ＳＴＡ３が動作状態とされ、
メモリユニットＭＵ００側のメインＩＯ線群ＭＩＯＧ０
を構成する２組のメインＩＯ線ＭＩＯ０＊及びＭＩＯ２
＊ならびにメモリユニットＭＵ０２側のメインＩＯ線群
ＭＩＯＧ０を構成する２組のメインＩＯ線ＭＩＯ０＊及
びＭＩＯ２＊等と対応するスタティックアンプＳＴＡ０
〜ＳＴＡ３との接続が行われる。これにより、メインＩ
Ｏ線ＭＩＯ０＊及びＭＩＯ２＊等を介して伝達される読
み出し信号ΔＶｒが、対応するスタティックアンプＳＴ
Ａ０〜ＳＴＡ３によって増幅され、その出力信号ＳＣ０
＊〜ＳＣ３＊としてコモンデータバスＣＤ０＊〜ＣＤ３
＊に出力される。これらの読み出し信号は、メインアン
プユニットＭＡＵ１からコモンデータバスＣＤ４＊〜Ｃ
Ｄ７＊を介して出力される他の読み出し信号とともに、
３次アンプ３ＳＡの対応する単位３次アンプによってさ
らに増幅された後、データ出力端子ＤＩＯ０〜ＤＩＯ７
を介してダイナミック型ＲＡＭの外部に送出される。

【０１１１】３．３．×３２ビット並列テストモードこ
の実施例のダイナミック型ＲＡＭは、前述のように、Ｗ
ＣＢＲサイクルが実行されかつデータ入出力端子ＤＩＯ
３がハイレベルとされることで、×３２ビット並列テス
トモードとされる。ダイナミック型ＲＡＭは、次にＣＢ
Ｒサイクル又はＲＡＳオンリーリフレッシュサイクルが
実行されるまでの間、このテストモード状態を保持し続
け、この間に行われるライト又はリードサイクルをすべ
て×３２ビット単位で実行する。

【０１１２】×３２ビット並列テストモードにおいて、
ダイナミック型ＲＡＭでは、図３４に例示されるように
、例えばメモリブロックＭＢ０及びＭＢ１のメモリユニ
ットＭＵ００及びＭＵ０２が活性化され、これらのメモ
リユニットのそれぞれにおいて例えば８個のメモリマッ
トＭＡＴ００Ｌ〜ＭＡＴ０７Ｌが活性化される。このと
き、メモリユニットＭＵ００及びＭＵ０２のセンスアン
プＳＡ０には、ＹアドレスデコーダＹＤ００又はＹＤ０
１から、内部アドレス信号Ｙ７に従って選択的にハイレ
ベルとされるビット線選択ＹＳ０，ＹＳ１２８，ＹＳ２
５６及びＹＳ３８４等が供給される。その結果、メモリ
マットＭＡＴ００Ｌ，ＭＡＴ０２Ｌ，ＭＡＴ０４Ｌ及び
ＭＡＴ０６Ｌの対応する合計１６組の相補ビット線が選
択され、対応するサブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊と
メインＩＯ線群ＭＩＯＧ０，ＭＩＯＧ２，ＭＩＯＧ４及
びＭＩＯＧ６を構成するメインＩＯ線ＭＩＯ０＊〜ＭＩ
Ｏ３＊とを介してメインアンプユニットＭＡＵ０に接続
される。

【０１１３】メインアンプユニットＭＡＵ０では、図３
５に例示されるように、１６個のメインＩＯ線セレクタ
ＭＳＷ０〜ＭＳＷＦならびにスタティックアンプＳＴＡ
０〜ＳＴＡＦが同時に動作状態とされ、さらにテスト回
路Ｔ０及びＴ１が動作状態とされる。そして、これらの
メインＩＯ線セレクタによって、メモリユニットＭＵ０
０及びＭＵ０２側のメインＩＯ線群ＭＩＯＧ０，ＭＩＯ
Ｇ２，ＭＩＯＧ４及びＭＩＯＧ６からそれぞれ２組ずつ
合計１６組のメインＩＯ線ＭＩＯ０＊及びＭＩＯ２＊が
選択され、対応するスタティックアンプＳＴＡ０〜ＳＴ
ＡＦに接続される。スタティックアンプＳＴＡ０〜ＳＴ
ＡＦの出力信号は、テスト回路Ｔ０及びＴ１によって８
ビットずつ比較照合され、その結果は、前述のように、
３値レベル信号として２組のコモンデータバスＣＤ０＊
及びＣＤ１＊ならびにＣＤ２＊及びＣＤ３＊に出力され
、３次アンプ３ＳＡに伝達される。上記テスト動作は、
メモリブロックＭＢ１のメインアンプユニットＭＡＵ１
でも同様に行われ、これによって合計３２ビットの読み
出しデータの比較照合動作が実現される。なお、×３２
ビット並列テストモードにおける書き込み動作は、メイ
ンアンプユニットＭＡＵ０及びＭＡＵ１に設けられる８
個のライトバッファＷＢ０〜ＷＢ７を同時に動作状態と
することにより、同様に３２ビット単位で実現される。

【０１１４】３．４．×１２８ビット並列テストモード
ダイナミック型ＲＡＭは、前述のように、ＷＣＢＲサイ
クルが実行されかつデータ入出力端子ＤＩＯ３がロウレ
ベルとされることで、×１２８ビット並列テストモード
とされる。ダイナミック型ＲＡＭは、前記×３２ビット
並列テストモードと同様に、ＣＢＲサイクル又はＲＡＳ
オンリーリフレッシュサイクルが実行されるまでの間こ
のテストモード状態を保持し続け、この間に行われるラ
イト又はリードサイクルをすべて×１２８ビット単位で
実行する。

【０１１５】×１２８ビット並列テストモードにおいて
、ダイナミック型ＲＡＭでは、図３６に例示されるよう
に、例えばメモリブロックＭＢ０及びＭＢ１のメモリユ
ニットＭＵ００及びＭＵ０２が活性化され、これらのメ
モリユニットのそれぞれにおいて例えば８個のメモリマ
ットＭＡＴ００Ｌ〜ＭＡＴ０７Ｌが活性化される。この
とき、メモリユニットＭＵ００及びＭＵ０２のセンスア
ンプＳＡ０には、ＹアドレスデコーダＹＤ００又はＹＤ
０１から、ハイレベルのビット線選択ＹＳ０，ＹＳ６４
，ＹＳ１２８，ＹＳ１９２，ＹＳ２５６，ＹＳ３２０，
ＹＳ３８４及びＹＳ４４８等が同時に供給される。 その結果、メモリマットＭＡＴ００Ｌ〜ＭＡＴ０７Ｌか
ら対応する４組、合計３２組の相補ビット線が同時に選
択され、対応するサブＩＯ線ＳＩＯ０＊〜ＳＩＯ３＊と
メインＩＯ線群ＭＩＯＧ０〜ＭＩＯＧ７を構成するメイ
ンＩＯ線ＭＩＯ０＊〜ＭＩＯ３＊を介してメインアンプ
ユニットＭＡＵ０に接続される。

【０１１６】メインアンプユニットＭＡＵ０では、図３
７に例示されるように、１６個のダイナミックアンプＤ
０〜ＤＦが同時に動作状態とされ、テスト回路Ｔ０及び
Ｔ１が動作状態とされる。メモリユニットＭＵ００及び
ＭＵ０２の選択されたメモリセルから各メインＩＯ線群
を構成する４組のメインＩＯ線ＭＩＯ０＊〜ＭＩＯ３＊
を介して伝達される読み出し信号は、対応するダイナミ
ックアンプＤ０〜ＤＦによって増幅され、隣接する２個
のダイナミックアンプ単位つまりは８ビット単位で結線
論理による比較照合を受けた後、内部信号ＴＭ０＊〜Ｔ
ＭＤ＊となってテスト回路Ｔ０及びＴ１に伝達される。 そして、これらのテスト回路によって３２ビット単位で
比較照合された後、３値レベル信号として２組のコモン
データバスＣＤ０＊及びＣＤ１＊ならびにＣＤ２＊及び
ＣＤ３＊に出力され、３次アンプ３ＳＡに伝達される。 このようなテスト動作は、メモリブロックＭＢ１のメイ
ンアンプユニットＭＡＵ１でも同様に行われ、これによ
って合計１２８ビットの読み出しデータの比較照合動作
が実現される。

【０１１７】なお、この×１２８ビット並列テストモー
ドに用いられるダイナミックアンプＤ０〜ＤＦは、前述
のように、ＣＭＯＳラッチアンプによって構成され、比
較的小さな動作電流で増幅動作を行うことができる。こ
のため、×１２８ビット並列テストモードにおけるダイ
ナミック型ＲＡＭの動作は比較的高速性に欠けるものの
、その消費電流は並列ビット数が多い割りには小さくさ
れ、相応してそのピーク値も小さくされる。また、×１
２８ビット並列テストモードにおける書き込み動作は、
メインアンプユニットＭＡＵ０及びＭＡＵ１に設けられ
る８個のライトバッファＷＢ０〜ＷＢ７を同時に動作状
態としさらにメインＩＯ線セレクタＭＳＷ０〜ＭＳＷＦ
の書き込み回路を一斉に動作状態とすることにより、１
２８ビット単位で実行される。

【０１１８】以上の本実施例に示されるように、この発
明を並列テストモードを有する大容量のダイナミック型
ＲＡＭ等の半導体記憶装置に適用することで、次のよう
な作用効果が得られる。すなわち、 （１）メモリアレイをワード線及びビット線の延長方向
にそれぞれ複数個のメモリマットに分割するとともに、
これらのメモリマットに対応して、ワード線に平行して
配置されかつ対応するメモリマットのビット線が選択的
に接続されるサブＩＯ線を設け、またビット線の延長方
向にある複数のメモリマットに共通に、ビット線と平行
して配置されかつ指定されるサブＩＯ線が選択的に接続
されるメインＩＯ線を設けることで、各メモリマットに
対応して設けられるサブＩＯ線の数による制約を受ける
ことなく、言い換えるならばメモリマットに対応して設
けられるサブＩＯ線の数を増やすことなく、テストモー
ドにおける並列ビット数を拡大できるという効果が得ら
れる。

【０１１９】（２）上記（１）項により、大容量のダイ
ナミック型ＲＡＭ等の機能試験を効率的に実施できると
いう効果が得られる。 （３）上記（１）項により、サブＩＯ線を含むセンスア
ンプ周辺の所要レイアウト面積を縮小し、並列ビットテ
ストモードを備えるダイナミック型ＲＡＭ等のチップ面
積を削減できるという効果が得られる。 （４）上記（１）項により、サブＩＯ線の配線長を短縮
し、その寄生容量を削減して、並列テストモードを備え
るダイナミック型ＲＡＭ等のサイクルタイムを高速化で
きるという効果が得られる。 （５）上記（１）項により、メインＩＯ線に対応して設
けられるメインアンプ等を、メモリマット又はメモリユ
ニットあるいはメモリブロックの間にしかもワード線の
延長方向に平行してレイアウトできるため、ＬＯＣパッ
ケージにおける基板中央部のレイアウト設計を効率化で
きるという効果が得られる。

【０１２０】（６）上記（１）項〜（５）項において、
メインＩＯ線ならびにサブＩＯ線とメインＩＯ線を接続
するためのパスゲートを、ワード線方向に隣接する２個
のメモリマットの境界線側に配置することで、センスア
ンプ及びパスゲートに関するレイアウト設計を効率化で
きるという効果が得られる。 （７）上記（１）項〜（６）項において、通常のリード
モード又は比較的並列ビット数の少ない×３２ビット並
列テストモードで用いられるメインアンプを、比較的大
きな動作電流を必要とするスタティック型カレントミラ
ーアンプにより構成し、比較的並列ビット数の多い×１
２８ビット並列テストモードで用いられるメインアンプ
を、比較的小さな動作電流で済むダイナミック型ＣＭＯ
Ｓラッチアンプにより構成することで、通常リードモー
ド及び×３２ビット並列テストモードにおける高速動作
を保持しつつ、×１２８ビット並列テストモードにおけ
る消費電流を削減しそのピーク値を抑制できるという効
果が得られる。

【０１２１】（８）上記（１）項〜（７）項において、
各サブＩＯ線に対応してイコライズ回路を設け、そのイ
コライズレベルを高電位側のコモンソース線を介して供
給することで、レイアウト設計を効率化しつつ、ダイナ
ミック型ＲＡＭの読み出し動作を安定化できるという効
果が得られる。 （９）上記（８）項において、メインＩＯ線に対応して
イコライズ回路を設け、そのイコライズレベルを高電位
側のコモンソース線のハイレベルにあわせることで、サ
ブＩＯ線及びメインＩＯ線の接続時における高電位側の
コモンソース線のレベル低下を防ぐことができるため、
ダイナミック型ＲＡＭ等の読み出し動作を高速化できる
という効果が得られる。 （１０）上記（１）項〜（９）項により、ダイナミック
型ＲＡＭ等の高速化及び低コスト化ならびに低消費電力
化を図りつつ、その試験工数を削減することができると
いう効果が得られる。

【０１２２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１において、ダイナミック型ＲＡＭは任意数のメ
モリブロックを備えることができるし、各メモリブロッ
クに設けられるメモリユニット及びメインアンプユニッ
トの数も任意である。また、これらのメモリブロック及
びメモリユニットならびにメインアンプユニットの具体
的なレイアウト方法も、この実施例による制約を受けな
い。図２及び図３において、メモリユニットＭＵ００〜
ＭＵ０３は、任意数のメモリマットを備えることができ
るし、各メモリマットに対応して設けられるメインＩＯ
線の数も任意である。この実施例において、メインＩＯ
線は、隣接する２個のメモリマットの境界線側に偏って
レイアウトされるが、対応するメモリマットの中央部に
配置することもできる。この場合、各メインＩＯ線群を
構成するメインＩＯ線の選択動作をそれぞれ独立に行う
ことによって、ダイナミック型ＲＡＭ等のビット構成を
ビット線の延長方向にある複数のメモリマットを単位と
して設定することができるため、例えば図３８に示され
るように、パリティビットを含む×９ビットのダイナミ
ック型ＲＡＭ等を容易に実現できる。

【０１２３】図４及び図５において、各メインアンプユ
ニットに設けられるメインＩＯ線セレクタ，スタティッ
クアンプ，ダイナミックアンプ及びライトバッファなら
びにテスト回路等の数は任意であるし、各動作モード及
びテストモードにおけるこれらの回路の組み合わせも任
意である。また、各メインＩＯ線群を構成するメインＩ
Ｏ線の選択方法は、前述のように、メインＩＯ線群ごと
に独立に行ってもよいし、メインアンプユニット内の具
体的なレイアウト方法も種々の実施形態を採りうる。図
６において、ダイナミック型ＲＡＭの周辺回路ＰＣの構
成は、この実施例による制約を受けないし、アドレス信
号の組み合わせならびにそのデコード方法も任意である
。また、ダイナミック型ＲＡＭは、任意のビット構成を
採りうるし、そのビット構成が、共通のベースチップを
もとに、例えば×１ビット，×４ビット及び×８ビット
等に選択的に切り換えうるものであってもよい。ダイナ
ミック型ＲＡＭの電源電圧の極性及び絶対値等は種々の
実施例を採りうるし、その供給方法も任意である。

【０１２４】図７〜図１０において、ダイナミック型Ｒ
ＡＭの具体的なアドレス割付は、これらの実施例による
制約を受けない。また、ダイナミック型ＲＡＭのリフレ
ッシュ周期は、例えばいわゆる４キロリフレッシュ方式
としてもよいし、Ｘアドレス信号及びＹアドレス信号の
ビット数割り振りも、リフレッシュ方式等によって任意
に設定できる。図１１において、×３２ビット又は×１
２８ビット並列テストモードを選択的に設定するための
入力信号は、他のデータ入出力端子から入力してもよい
し、データ入出力端子以外の外部端子から入力してもよ
い。ダイナミック型ＲＡＭに用意される多ビット並列テ
ストモードは、×３２ビット又は×１２８ビット並列テ
ストモードのいずれか一方のみであってもよいし、その
並列ビット数は任意に設定することができる。

【０１２５】図１２及び図１３において、各メモリマッ
トを構成するワード線及び相補ビット線の数は任意であ
るし、その選択方法も任意である。また、センスアンプ
ＳＡ０等は、シェアドセンス方式を採ることを必要条件
としないし、メモリマット及びセンスアンプの具体的な
回路構成も、これらの実施例による制約を受けない。図
１４〜図１６において、パスゲートＰＧ００等の具体的
な回路構成及びレイアウト方法は、種々の実施形態を採
りうる。また、ダイナミック型ＲＡＭの信号配線は、２
層又は４層以上の金属配線層をもって形成できるし、こ
れらの金属配線層として任意の配線材料を用いることも
できる。

【０１２６】図１７〜図２８において、ダイナミックア
ンプ及び単位Ｄ型ラッチアンプ，メインＩＯ線セレクタ
，スタティックアンプ，テスト回路，３次アンプ，デー
タ出力バッファ及びＹアドレスデコーダのブロック構成
や具体的な回路構成ならびに試験結果の出力方法は、種
々の実施形態を採りうる。また、図２９〜図３７におい
て、各動作モードならびにテストモードにおける接続方
法は任意であるし、起動制御信号及び内部制御信号等の
論理レベルの組み合わせならびにそのタイミング条件も
、これらの実施例による制約を受けない。

【０１２７】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、このようなダ
イナミック型ＲＡＭを基本構成とするマルチポートメモ
リ及び画像メモリやスタティック型ＲＡＭ等の各種メモ
リ集積回路ならびにこれらのメモリ集積回路を搭載する
ゲートアレイ集積回路等の論理集積回路にも適用できる
。この発明は、少なくとも共通データ線を備え並列テス
トモードを備える半導体記憶装置ならびにこのような半
導体記憶装置を含むディジタル集積回路装置に広く適用
できる。

【０１２８】

【発明の効果】並列テストモードを備えるダイナミック
型ＲＡＭ等のメモリアレイを、ワード線及びビット線の
延長方向においてそれぞれ複数のメモリマットに分割す
るとともに、これらのメモリマットに対応して、ワード
線に平行して配置されかつ対応するメモリマットのビッ
ト線が選択的に接続される第１の共通データ線を設け、
またビット線の延長方向にある複数のメモリマットに共
通に、ビット線に平行して配置されかつ指定される第１
の共通データ線が選択的に接続される第２の共通データ
線を設ける。さらに、スタティック型カレントミラーア
ンプからなり比較的大きな動作電流を必要とする第１の
メインアンプと、ダイナミック型ＣＭＯＳラッチアンプ
からなり比較的小さな動作電流を必要とする第２のメイ
ンアンプとを設け、これらのメインアンプを動作モード
に応じて使い分ける。これにより、テストモードにおけ
る並列ビット数を、第１の共通データ線の数による制約
を受けることなく設定できるため、そのチップ面積及び
消費電力の増大を抑えつつ、ダイナミック型ＲＡＭ等の
多ビット並列テストモードにおける並列ビット数を拡大
することができる。その結果、その低コスト化及び低消
費電力化を図りつつ、ダイナミック型ＲＡＭ等の試験工
数を削減することができる。

【図面の簡単な説明】

【図１】この発明が適用された６４メガビットダイナミ
ック型ＲＡＭの一実施例を示す基板配置図である。

【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
ブロックの一実施例を示す配置図である。

【図３】図２のメモリブロックに含まれるメモリユニッ
トの一実施例を示す配置図である。

【図４】図２のメモリブロックに含まれるメインアンプ
ユニットの一実施例を示す配置図である。

【図５】図４のメインアンプユニットの一実施例を示す
部分的な拡大配置図である。

【図６】図１のダイナミック型ＲＡＭの周辺回路の一実
施例を示すブロック図である。

【図７】図１のダイナミック型ＲＡＭの一実施例を示す
アドレス割付図である。

【図８】図１のダイナミック型ＲＡＭの通常リードモー
ド又は通常ライトモードにおける一実施例を示す部分的
なアドレス割付図である。

【図９】図１のダイナミック型ＲＡＭの×３２ビット並
列テストモードにおける一実施例を示す部分的なアドレ
ス割付図である。

【図１０】図１のダイナミック型ＲＡＭの×１２８ビッ
ト並列テストモードにおける一実施例を示す部分的なア
ドレス割付図である。

【図１１】図１のダイナミック型ＲＡＭの×３２ビット
又は×１２８ビット並列テストモードのセットサイクル
における一実施例を示すタイミング図である。

【図１２】図３のメモリユニットに含まれるメモリマッ
トの一実施例を示す部分的な回路図である。

【図１３】図３のメモリユニットに含まれるセンスアン
プの一実施例を示す部分的な回路図である。

【図１４】図３のメモリユニットに含まれるパスゲート
の一実施例を示す部分的な回路図である。

【図１５】図１４のパスゲートの一実施例を示すレイア
ウト図である。

【図１６】図１５のパスゲートの一実施例を示すＡ−Ｂ
断面構造図である。

【図１７】図４のメインアンプユニットに含まれるダイ
ナミックアンプの一実施例を示す部分的な回路図である
。

【図１８】図４のメインアンプユニットに含まれるメイ
ンＩＯ線セレクタの一実施例を示す部分的な回路図であ
る。

【図１９】図４のメインアンプユニットに含まれるスタ
ティックアンプの一実施例を示す部分的な回路図である
。

【図２０】図４のメインアンプユニットに含まれるテス
ト回路の一実施例を示す部分的な回路図である。

【図２１】図４のメインアンプユニットに含まれるテス
ト回路の一実施例を示す他の部分的な回路図である。

【図２２】図４のメインアンプユニットに含まれるテス
ト回路の一実施例を示すさらに他の部分的な回路図であ
る。

【図２３】図６の周辺回路に含まれる３次アンプの一実
施例を示すブロック図である。

【図２４】図２３の３次アンプに含まれる単位３次アン
プの一実施例を示す部分的な回路図である。

【図２５】図６の周辺回路に含まれるデータ出力バッフ
ァの一実施例を示すブロック図である。

【図２６】図２５のデータ出力バッファに含まれる単位
出力回路の一実施例を示す部分的な回路図である。

【図２７】図３のメモリブロックに含まれるＹアドレス
デコーダの一実施例を示すブロック図である。

【図２８】図２７のＹアドレスデコーダに含まれる単位
Ｙアドレスデコーダの一実施例を示す部分的な回路図で
ある。

【図２９】図１のダイナミック型ＲＡＭに含まれるメモ
リブロックの通常ライト又はリードモードにおける一実
施例を示す接続図である。

【図３０】図１のダイナミック型ＲＡＭに含まれるメイ
ンアンプユニットの通常ライトモードにおける一実施例
を示す接続図である。

【図３１】図１のダイナミック型ＲＡＭの通常ライトモ
ードにおける一実施例を示す信号波形図である。

【図３２】図１のダイナミック型ＲＡＭに含まれるメイ
ンアンプユニットの通常リードモードにおける一実施例
を示す接続図である。

【図３３】図１のダイナミック型ＲＡＭの通常リードモ
ードにおける一実施例を示す信号波形図である。

【図３４】図１のダイナミック型ＲＡＭに含まれるメモ
リブロックの×３２ビット並列テストモードにおける一
実施例を示す接続図である。

【図３５】図１のダイナミック型ＲＡＭに含まれるメイ
ンアンプユニットの×３２ビット並列テストモードにお
ける一実施例を示す接続図である。

【図３６】図１のダイナミック型ＲＡＭに含まれるメモ
リブロックの×１２８ビット並列テストモードにおける
一実施例を示す接続図である。

【図３７】図１のダイナミック型ＲＡＭに含まれるメイ
ンアンプユニットの×１２８ビット並列テストモードに
おける一実施例を示す接続図である。

【図３８】図１のダイナミック型ＲＡＭに含まれるメモ
リブロックの他の実施例を示す配置図である。

【符号の説明】

ＳＵＢ・・・半導体基板、ＭＢ０〜ＭＢ３・・・メモリ
ブロック、ＭＡＵ０〜ＭＡＵ３・・・メインアンプユニ
ット、ＹＤ００〜ＹＤ３１・・・Ｙアドレスデコーダ、
ＰＣ・・・周辺回路、ＭＵ００〜ＭＵ０３ないしＭＵ３
０〜ＭＵ３３・・・メモリユニット、ＳＡ０〜ＳＡ１・
・・センスアンプ。 ＭＡＴ００Ｌ〜ＭＡＴ０７ＬないしＭＡＴ１０Ｒ〜ＭＡ
Ｔ１７Ｒ・・・メモリマット、ＳＡ００〜ＳＡ０７及び
ＳＡ１０〜ＳＡ１７・・・単位センスアンプ、ＰＧ００
〜ＰＧ１７・・・パスゲート、ＷＣ０Ｌ〜ＷＣ１Ｒ・・
・ワード線クリア回路、ＷＤ０Ｌ〜ＷＤ１Ｒ・・・ワー
ド線駆動回路、ＸＤ０Ｌ〜ＸＤ１Ｒ・・・Ｘアドレスデ
コーダ、ＭＩＯＧ０〜ＭＩＯＧ７・・・メインＩＯ線群
。 ＭＡＧ０〜ＭＡＧ３・・・メインアンプ群、Ｔ０〜Ｔ１
・・・テスト回路、ＣＨ０〜ＣＨ１・・・チャンネル領
域。 Ｄ０〜ＤＥ・・・ダイナミックアンプ、ＭＳＷ０〜ＭＳ
ＷＥ・・・メインＩＯ線セレクタ、ＳＴＡ０〜ＳＴＡＥ
・・・スタティックアンプ、ＷＢ０〜ＷＢ７・・・ライ
トバッファ、Ｃ０〜Ｃ３・・・クロックバッファ。 ＸＢ・・・Ｘアドレスバッファ、ＸＰＤ１〜ＸＰＤ３・
・・Ｘプリデコーダ、ＡＳＬ・・・アレイ選択回路、Ｍ
ＳＬ・・・マット選択回路、ＵＳＬ・・・ユニット選択
回路、ＢＳＬ・・・ブロック選択回路、ＹＢ・・・Ｙア
ドレスバッファ、ＹＰＤ１〜ＹＰＤ３・・・Ｙプリデコ
ーダ、ＩＯＳＬ・・・メインＩＯ線選択回路、ＤＩＢ・
・・データ入力バッファ、ＤＯＢ・・・データ出力バッ
ファ、３ＳＡ・・・３次アンプ、ＶＤ・・・降圧回路、
ＴＧ・・・タイミング発生回路。 Ｗ０〜Ｗ５１１・・・ワード線、Ｂ０＊〜Ｂ２０４７＊
・・・相補ビット線、ＳＩＯ０＊〜ＳＩＯ３＊・・・サ
ブＩＯ線、ＭＩＯ０＊〜ＭＩＯ３＊・・・メインＩＯ線
。 ＳＡＰ・・・Ｐ型センスアンプ、ＳＡＮ・・・Ｎ型セン
スアンプ、ＰＣ・・・プリチャージ回路、ＩＯＧ・・・
ＩＯスイッチゲート。 ＥＱ１〜ＥＱ６・・・イコライズ回路。 ＰＳＵＢ・・・Ｐ型半導体基板、ＰＤ１〜ＰＤ２・・・
Ｐ型拡散層、ＮＤ１〜ＮＤ２・・・Ｎ型拡散層、Ｍ１〜
Ｍ３，Ｍ１１〜Ｍ１６，Ｍ２１〜Ｍ２４・・・金属配線
層、ＦＧ１〜ＦＧ４・・・ポリシリコン層。 ＵＤ０〜ＵＤ３・・・単位Ｄ型ラッチアンプ。 ＵＭＳＷ０〜ＵＭＳＷ３・・・単位メインＩＯ線セレク
タ、ＰＵ・・・プルアップ回路、ＴＧ・・・伝送ゲート
。 １ＳＴＡ・・・１次アンプ、２ＳＴＡ・・・２次アンプ
、ＳＴＡＬ・・・出力ラッチ回路、ＬＴ・・・ラッチ回
路。 ＵＴ１０〜ＵＴ１１・・・単位テスト回路、ＤＣ１〜Ｄ
Ｃ４・・・差動回路。 ＶＴＧ・・・基準電位発生回路。 ＤＰＣ０〜ＤＰＣ３・・・プリチャージ回路。 Ｕ３Ａ００〜Ｕ３Ａ０３ないしＵ３Ａ３０〜Ｕ３Ａ３３
・・・単位３次アンプ、ＤＡ・・・差動増幅回路。 ＵＯＣ０〜ＵＯＣ３・・・単位出力回路、ＬＴ１〜ＬＴ
６・・・ラッチ回路。 ＵＹＤ００〜ＵＹＤ０７ないしＵＹＤ７０〜ＵＹＤ７７
・・・単位Ｙアドレスデコーダ、Ｙ０〜Ｙ７・・・ビッ
ト線選択回路。 Ｑ１〜Ｑ２０・・・ＰチャンネルＭＯＳＦＥＴ、Ｑ５１
〜Ｑ８６・・・ＮチャンネルＭＯＳＦＥＴ、Ｎ１〜Ｎ１
４・・・インバータ、ＮＡ１〜ＮＡ８・・・ナンドゲー
ト、ＮＯ１〜ＮＯ２・・・ノアゲート、ＯＮ１〜ＯＮ２
・・・オアナンドゲート。

Claims (22)

【特許請求の範囲】
1. 【請求項１】　　直交して配置される複数のワード線及
   びビット線を含むメモリアレイと、ワード線と平行して
   配置され指定されるビット線が選択的に接続される第１
   の共通データ線と、ビット線と平行して配置され指定さ
   れる上記第１の共通データ線が選択的に接続される第２
   の共通データ線とを具備することを特徴とする半導体記
   憶装置。
2. 【請求項２】　　上記メモリアレイは、ワード線及びビ
   ット線の延長方向においてそれぞれ複数のメモリマット
   に分割され、かつワード線の延長方向にある複数のメモ
   リマットは、それぞれワード線を共有するものであって
   、上記第１の共通データ線は、上記メモリマットごとに
   設けられ、上記第２の共通データ線は、ビット線の延長
   方向にある複数のメモリマットに共通に設けられるもの
   であることを特徴とする請求項１の半導体記憶装置。
3. 【請求項３】　　上記第１及び第２の共通データ線の交
   点には、所定のスイッチ制御信号に従って選択的にオン
   状態とされるスイッチ手段が設けられることを特徴とす
   る請求項１ないし請求項２の半導体記憶装置。
4. 【請求項４】　　上記スイッチ手段のそれぞれは、並列
   形態とされる一対のＰチャンネルＭＯＳＦＥＴ及びＮチ
   ャンネルＭＯＳＦＥＴからなるものであることを特徴と
   する請求項３の半導体記憶装置。
5. 【請求項５】　　上記半導体記憶装置は、シェアドセン
   ス方式を採るダイナミック型ＲＡＭであり、ビット線の
   延長方向にある複数の上記メモリマットのうちの隣接す
   る２個は、それぞれセンスアンプを共有するものであっ
   て、ワード線の延長方向にある複数の上記メモリマット
   のうちの隣接する２個に対応して設けられる上記第２の
   共通データ線及びスイッチ手段は、それぞれ対応する２
   個のメモリマットの境界線側に配置されるものであるこ
   とを特徴とする請求項１ないし請求項４の半導体記憶装
   置。
6. 【請求項６】　　上記第１及び第２の共通データ線のそ
   れぞれは、複数組の共通データ線からなるものであって
   、上記半導体記憶装置は、それぞれが複数の上記メモリ
   マットに分割される複数のメモリアレイを具備するもの
   であることを特徴とする請求項１ないし請求項５の半導
   体記憶装置。
7. 【請求項７】　　上記半導体記憶装置は、上記第２の共
   通データ線のそれぞれ又は複数組に対応して設けられワ
   ード線の延長方向に整列して配置される複数のメインア
   ンプを具備するものであることを特徴とする請求項１な
   いし請求項６の半導体記憶装置。
8. 【請求項８】　　上記メインアンプのそれぞれは、その
   動作電流が比較的大きな第１の増幅回路と、その動作電
   流が比較的小さな第２の増幅回路とを含むものであるこ
   とを特徴とする請求項７の半導体記憶装置。
9. 【請求項９】　　上記第１の増幅回路は、スタティック
   型カレントミラーアンプからなり、上記第２の増幅回路
   は、その出力端子が結線論理結合可能なダイナミック型
   ＣＭＯＳラッチアンプからなるものであることを特徴と
   する請求項８の半導体記憶装置。
10. 【請求項１０】　　上記第１の増幅回路の入力端子は、
    対応する複数組の上記第２の共通データ線ならびに隣接
    する複数組の上記第２の共通データ線に選択的に接続さ
    れるものであって、上記第２の増幅回路の入力端子は、
    対応する上記第２の共通データ線に定常的に接続される
    ものであることを特徴とする請求項８ないし請求項１０
    の半導体記憶装置。
11. 【請求項１１】　　上記半導体記憶装置は、上記第１の
    増幅回路を一斉に活性化して複数ビットの読み出しデー
    タを比較照合する第１の多ビット並列テストモードと、
    上記第２の増幅回路を一斉に活性化して複数ビットの読
    み出しデータを比較照合する第２の多ビット並列テスト
    モードとを備えるものであることを特徴とする請求項８
    ないし請求項１０の半導体記憶装置。
12. 【請求項１２】　　上記第２の多ビット並列テストモー
    ドにおいて比較照合される読み出しデータのビット数は
    、上記第１の多ビット並列テストモードにおいて比較照
    合される読み出しデータのビット数の２のべき乗倍とさ
    れるものであることを特徴とする請求項１１の半導体記
    憶装置。
13. 【請求項１３】　　上記第１及び第２の多ビット並列テ
    ストモードは、起動制御信号ならびに所定の入力信号の
    論理レベルが所定の組み合わせとされることにより選択
    的に指定されるものであることを特徴とする請求項１１
    ないし請求項１２の半導体記憶装置。
14. 【請求項１４】　　上記半導体記憶装置は、上記第１及
    び第２の多ビット並列テストモードにおいて所定数の上
    記第１又は第２の増幅回路の出力信号を受けて比較照合
    するテスト回路を具備するものであることを特徴とする
    請求項８ないし請求項１３の半導体記憶装置。
15. 【請求項１５】　　通常のリードモードにおいて、上記
    第１の増幅回路は、所定数ずつ選択的に活性化されるも
    のであることを特徴とする請求項８ないし請求項１４の
    半導体記憶装置。
16. 【請求項１６】　　上記通常のリードモードにおける読
    み出しデータのビット数は９の倍数であって、実質的に
    有効な記憶データの８ビットごとに１ビットずつ付与さ
    れるパリティビットを含むものであることを特徴とする
    請求項１５の半導体記憶装置。
17. 【請求項１７】　　上記半導体記憶装置は、複数層の金
    属配線層を備えるものであって、上記第２の共通データ
    線を構成する金属配線層は、上記第１の共通データ線を
    構成する金属配線層より下層に形成されるものであるこ
    とを特徴とする請求項１ないし請求項１６の半導体記憶
    装置。
18. 【請求項１８】　　上記半導体記憶装置は、上記第１の
    共通データ線に対応して設けられるプルアップＭＯＳＦ
    ＥＴ及びイコライズＭＯＳＦＥＴを具備するものである
    ことを特徴とする請求項１ないし請求項１７の半導体記
    憶装置。
19. 【請求項１９】　　上記半導体記憶装置は、第１及び第
    ２のコモンソース線に第１又は第２の電源電圧が選択的
    に供給されることで選択的に活性化されるセンスアンプ
    を具備するものであって、上記プルアップＭＯＳＦＥＴ
    及びイコライズＭＯＳＦＥＴのソースは、上記第１のコ
    モンソース線に結合されるものであることを特徴とする
    請求項１８の半導体記憶装置。
20. 【請求項２０】　　上記プルアップＭＯＳＦＥＴは、書
    き込みモードにおいて選択的にオフ状態とされるもので
    あることを特徴とする請求項１８又は請求項１９の半導
    体記憶装置。
21. 【請求項２１】　　上記半導体記憶装置は、上記第２の
    共通データ線に対応して設けられるイコライズＭＯＳＦ
    ＥＴを具備するものであることを特徴とする請求項１な
    いし請求項２０の半導体記憶装置。
22. 【請求項２２】　　上記イコライズＭＯＳＦＥＴのソー
    スは、第１の電源電圧に結合されるものであって、上記
    第２の共通データ線のイコライズレベルは、上記第１の
    コモンソース線のハイレベルとほぼ同一レベルとされる
    ものであることを特徴とする請求項２１の半導体記憶装
    置。