JPH1070469A - ランレングス符号化装置 - Google Patents

Abstract

(57)【要約】 【課題】 入力データストリームの二つの変換係数を
同時に改善された速度で入力データストリームをランレ
ングス符号化してランレングス符号化を発生し得るラン
レングス符号化装置を提供する。 【解決手段】 入力データストリームのうち、奇数デ
ータのシーケンスと偶数データを有する第２シーケンス
とを発生する入力バッファ２０と、両シーケンスに基づ
いて、入力データストリーム内のゼロでない値に先行す
る連続的なゼロ値の個数を表すランレングスを発生し、
両シーケンス内の各要素がゼロであるか否かを判断して
指示信号を発生するランレングス検出部３０と、指示信
号及び両シーケンスに基づいて、入力データストリーム
内で連続的なゼロ値に後続するゼロでない値の大きさを
表すレベルを発生するレベル検出部５０と、ランレング
ス及びレベルに基づいて、複数のランレベルの対を発生
し、該複数のランレベルの対をランレングス符号化信号
として発生するランレベル発生部７０とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル映像信
号を符号化する映像信号符号化装置に関し、特に、映像
信号符号化システムに用いられる改善されたランレング
ス符号化装置に関する。

【０００２】

【従来の技術】周知のように、ディジタル映像信号の伝
送はアナログ信号の伝送に比べて優れた画質の映像を提
供し得る。映像信号がディジタル形態で表現される場
合、特に、高精細度テレビジョンシステムの場合、その
データ伝送の際大量のデータを必要とする。しかし、従
来の伝送チャンネル上の利用可能な周波数帯域幅が制限
されているために、その大量のディジタルデータを伝送
するためには伝送すべきデータの量を圧縮するか減らす
べきである。

【０００３】近来、映像信号の伝送または処理システム
において、ディジタル映像信号はまず、画素ブロックに
対して離散的コサイン変換（ＤＣＴ)を施して符号化さ
れ得る。映像データのフレーム間の空間的冗長度を減ら
すか除去するＤＣＴは、Ｎ×Ｎ画素のディジタル映像デ
ータからなるブロックを一つのＤＣ係数及び（Ｎ×Ｎ−
１）個のＡＣ係数よりなる変換係数データの組に変換す
る。この変換係数データの組はゼロ値を発生するように
量子化され、ジグザグ走査されることによって、複数の
ゼロ値及びゼロでない値を有する映像データのストリー
ムが生成される。その後、映像データストリームは連続
的なゼロ値（即ち、ゼロのラン）を用いるためにランレ
ングス符号化（ＲＬＣ）される。

【０００４】図１は、ＲＬＣを用いる従来のランレング
ス符号化装置のブロック図が示されている。この従来の
ランレングス符号化装置は第１バッファ１１、ゼロ値検
出部１２、カウンタ１３及び第２バッファ１４から構成
されている。第１バッファ１１は、入力データストリー
ムを一時的に格納すると共に、ゼロ値検出部１２及び第
２バッファ１４へ各々供給する。ゼロ値検出部１２は、
入力されたデータストリームの各要素がゼロ値であるか
否かを検出すると共に、該検出値を制御信号としてカウ
ンタ１３及び第２バッファ１４に出力する。カウンタ１
３は、ゼロ値検出部１２によって検出されたデータスト
リーム内のゼロ値の要素の数をカウントすると共に、制
御信号に応じて該カウント値をランレングスとして出力
する。第２バッファ１４はゼロ値検出部１２からの制御
信号に応じて、データストリーム内のゼロでない値をカ
ウンタ１３から取り出したランレングスに対応するレベ
ルとして出力する。従って、データストリームは、各々
がランレングス及びそれに対応するレベルよりなる複数
のラン・レベルの対に変換される。ここで、ランレング
スは、ゼロでない値に先行する連続的なゼロのラン（長
さ）でゼロ値の個数を表し、レベルは上記の連続的なゼ
ロ値に後続するゼロでない値の大きさを表す。

【０００５】しかし、従来のランレングス符号化装置
は、データストリーム内の各要素を一列に取り扱うため
に、データの処理速度が低下されるという不都合があ
る。従って、装置のデータの処理速度をより一層向上さ
せることが好ましい。

【０００６】

【発明が解決しようとする課題】従って、本発明の主な
目的は、入力データストリームの二つの変換係数を同時
に改善された速度で入力データストリームをランレング
ス符号化してランレングス符号化を発生し得るランレン
グス符号化装置を提供することにある。

【０００７】

【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、複数のゼロ値及び複数のゼロで
ない値からなる入力データストリームをランレングス符
号化して、ランレングス符号化信号を発生するランレン
グス符号化装置であって、前記入力データストリームの
うち、全ての奇数データを有する第１シーケンスと全て
の偶数データを有する第２シーケンスとを発生するバッ
ファ手段と、前記第１及び第２シーケンスに基づいて、
前記入力データストリーム内のゼロでない値に先行する
連続的なゼロ値の個数を表すランレングスを発生すると
共に、前記第１及び第２シーケンス内の各要素がゼロで
あるか否かを判断して指示信号を発生するランレングス
検出手段と、前記指示信号と前記第１及び第２シーケン
スとに基づいて、前記入力データストリーム内で連続的
なゼロ値に後続するゼロでない値の大きさを表すレベル
を発生するレベル検出手段と、前記ランレングス及び前
記レベルに基づいて、複数のランレベルの対を発生し、
該複数のランレベルの対を前記ランレングス符号化信号
として発生するランレベル発生手段とを有することを特
徴とするランレングス符号化装置が提供される。

【０００８】

【発明の実施の形態】以下、本発明の好適実施例につい
て図面を参照しながらより詳しく説明する。図２には、
本発明の好適実施例によるランレングス符号化装置のブ
ロック図５００が示されている。このランレングス符号
化装置５００は、入力データストリームを符号化してラ
ンレングス符号化信号を出力する。この入力データスト
リームは、量子化変換係数データの組からなり、複数の
ゼロ値及びゼロでない値を有する。

【０００９】図２に示したように、入力データストリー
ムは、入力バッファ２０に入力され再配列され、その中
に一時格納される。この入力バッファ２０は、入力され
た入力データストリームを奇数シーケンスＳＥＱ１及び
偶数シーケンスＳＥＱ２に分ける。奇数シーケンスＳＥ
Ｑ１は入力データストリームにおける（２Ｍ−１）番目
のデータ、偶数シーケンスＳＥＱ２は入力データストリ
ームにおける２Ｍ番目のデータから構成される。ここ
で、Ｍは正の整数である。奇数シーケンスＳＥＱ１はラ
インＬ１０を通じてランレングス検出部３０とレベル検
出部５０に、偶数シーケンスＳＥＱ２はラインＬ２０を
通じてランレングス検出部３０とレベル検出部５０に各
々供給される。

【００１０】イントラブロック信号ＩＢＳ及びブロック
開始信号Ｂ＿Ｓに応じて、同一クロック周期にて、ラン
レングス検出部３０は、ラインＬ３０Ａに奇数シーケン
スＳＥＱ１に基づくランレングスを、ラインＬ３０Ｂに
偶数シーケンスＳＥＱ２に基づくランレングスを各々出
力し、レベル検出部５０は、ラインＬ４０Ａに奇数シー
ケンスＳＥＱ１に基づくレベルを、ラインＬ４０Ｂに偶
数シーケンスＳＥＱ２に基づくレベルを各々出力する。
ここで、各ランレングスは入力データストリーム内にお
けるゼロでない値の前に連続した一連のゼロ値の個数を
表し、各レベルは入力データストリーム内における連続
した一連のゼロ値の後に発生するゼロでない値の大きさ
を表す。上記において、イントラブロック信号ＩＢＳ
は、入力データストリームがイントラブロックの量子化
変換係数データの組を含むか否かを表し、ブロック開始
信号Ｂ＿Ｓは、新たな量子化変換係数データの組が入力
データストリームとしてランレングス符号化装置５００
に供給される場合に発生する。ラン・レベル発生部７０
は、検出されたランレングス及びレベルを受け取って組
み合わせて、対になった複数のラン・レベルをランレン
グス符号化信号として発生する。

【００１１】以下、図３〜図７を参照して、ランレング
ス検出部３０及びレベル検出部２５０について説明す
る。

【００１２】まず、図３には、図２中のランレングス検
出部３０の詳細なブロック図が示されている。このラン
レングス検出部３０はゼロ値検出部１１０、ラン値計算
部１４０、イントラＤＣ処理部１５０、ランレングス発
生部１６０、ラン制御部１８０及び制御ゲート１３０か
ら構成されている。

【００１３】ゼロ値検出部１１０は、両ラインＬ１０、
Ｌ２０を通じて、各々供給された奇数シーケンスＳＥＱ
１及び偶数シーケンスＳＥＱ２の各成分がゼロであるか
否かをチェックして、第１書込み信号Ｗ１及または第２
書込み信号Ｗ２を発生する。詳述すると、ゼロ値検出部
１１０は、奇数シーケンスＳＥＱ１の各成分がイントラ
ＤＣ係数として検出される場合、ハイレベル（即ち、
１）の第１書込み信号Ｗ１を出力する。ここで、イント
ラＤＣ係数はゼロ値検出部１１０に入力されたイントラ
ブロック信号ＩＢＳによって決定される。一方、奇数シ
ーケンスＳＥＱ１の成分がイントラＤＣ係数でない場合
には、奇数シーケンスＳＥＱ１の成分がゼロ値でない
と、ハイレベルの第１書込み信号Ｗ１が発生され、ゼロ
値であると、ローレベル（即ち、０）の第１書込み信号
Ｗ１が発生される。類似な方法にて、ゼロ値検出部１１
０は、偶数シーケンスＳＥＱ２の成分がゼロ値でない場
合はハイレベルの第２書込み信号Ｗ２を発生し、そうで
ない場合には、ローレベルの第２書込み信号Ｗ２を発生
する。ハイレベルまたはローレベルの両書込み信号Ｗ１
及びＷ２は、ゼロ値検出部１１０からラン値計算部１４
０と、ラン制御部１８０と、両ラインＬ５０及びＬ６０
を通じてレベル検出部５０とに各々供給される。

【００１４】ラン値計算部１４０は両書込み信号Ｗ１、
Ｗ２に基づいて、順番にラン値を計算して、該ラン値を
ランレングス供給部１６０に出力する。図３に示したよ
うに、ラン値計算部１４０は、計数制御選択部１４２
と、計数部１４４と、加算部１４６とを有する。計算制
御部１４２は両書込み信号Ｗ１、Ｗ２に基づいて、後続
のデバイスの適切な制御のための制御信号ＲＳＴ１、Ｒ
ＳＴ２、ＳＥＴ、ＳＡ及びＬＳを［表１］に示したよう
に発生する。

【００１５】

【表１】 これらの制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴによっ
て、計数部１４４はカウント値Ｃ１、Ｃ２及びＣ３を計
算して加算部１４６に供給する。図４には、第１カウン
タ１４４−１、第２カウンタ１４４−２及び加算部１４
４−３を有する計数部１４４の詳細なブロック図が示さ
れている。第１カウンタ１４４−１は、ＲＳＴ１信号が
ローレベルである場合、１だけ増加された第１カウント
値Ｃ１を出力し、ＲＳＴ１信号がハイレベルである場合
にはリセットされる。第２カウンタ１４４−２は、ＲＳ
Ｔ２及びＳＥＴ信号が全てハイレベルである場合、１だ
け増加された第２カウント値Ｃ２を発生し、ＲＳＴ２信
号がハイレベルである場合にはリセットされ、ＳＥＴ信
号がハイレベルである場合には１として設定される。加
算部１４４−３は、第１カウント値Ｃ１に１だけ増加し
た第３カウント値Ｃ３を発生する。

【００１６】図３を再度参照すると、加算部１４６は、
計数制御部１４２からの制御信号ＳＡに応じて、両カウ
ント値Ｃ１とＣ２との和、または両カウント値Ｃ１とＣ
３との和をラン値として発生する。即ち、ＳＡ信号がハ
イレベルである場合、両カウント値Ｃ１とＣ３との和が
ラン値として出力され、ＳＡ信号がローレベルである場
合には、両カウント値Ｃ１とＣ２との和がラン値として
出力される。ラン値計算部１４０内の加算部１４６から
順番に出力された各ラン値は、ランレングス発生部１６
０に供給される。

【００１７】一方、イントラＤＣ処理部１５０は、イン
トラＤＣ係数の大きさＤＣ＿ＳＩＺＥ（即ち、イントラ
ＤＣ係数の表現に必要なビットの数）を、ランレングス
の表現に必要なビットの数に対応するビット形態に変換
して、ＤＣの大きさとしてランレングス発生部１６０に
供給する。

【００１８】上記過程の間に、ラン制御部１８０は、ラ
ンレングス発生部１６０を効果的に制御するために、ゼ
ロ値検出部１１０からの第１書込み信号Ｗ１及び第２書
込み信号Ｗ２に基づいて、ラッチ制御信号ＬＣ１１、Ｌ
Ｃ１２及びＬＣ１３と、選択制御信号Ｓ１１及びＳ１２
と、ステージ信号ＳＳ１とを発生する。図５には、ステ
ージ信号生成部１８２及び制御信号発生部１８４を有す
るラン制御部１８０の詳細なブロック図が示されてい
る。ステージ信号生成部１８２は排他的論理和ゲート１
８２−１を用いて、フィードバックされた前ステージ信
号ＳＳ１′とトグル信号ＳＴ１とを論理的に演算すると
共に、遅延回路１８２−２を用いて、排他的論理和ゲー
ト１８２−１からの出力を所定の数のクロック周期（例
えば、１クロック周期）の間遅延させてステージ信号Ｓ
Ｓ１を発生する。制御信号発生部１８４はステージ信号
ＳＳ１と両書込み信号Ｗ１及びＷ２とに基づいて、制御
信号ＬＣ１１、ＬＣ１２、ＬＣ１３、Ｓ１１及びＳ１２
と、トグル信号ＳＴ１とを出力する。ラン制御部１８０
から生成された各信号は、［表２］に示したような状態
を有する。

【００１９】

【表２】 上記［表２］中で、「−」は該当制御信号が発生しない
ことを意味する。ここで、制御信号発生部１８４は、好
ましくは、プログラム可能論理アレイ（ＰＬＡ）によっ
て具現されることに注目されたい。

【００２０】図３中のランレングス発生部１６０は、ラ
ン制御部１８０からの制御信号の制御下で、ラン値計算
部１４０から順次供給された各ラン値とイントラＤＣ処
理部１５０からのＤＣ大きさとに基づいて、同一クロッ
ク周期にてラインＬ３０ＡにランレングスＲＵＮ１を、
ラインＬ３０ＢにランレングスＲＵＮ２を各々発生す
る。ここで、ＤＣ大きさは、入力データストリームの第
１ランレングスとして発生される。ランレングス発生部
１６０は、３つのマルチプレクサ（ＭＵＸ）と３つのラ
ッチとから構成される。

【００２１】第１ＭＵＸ１６２は、イントラブロック信
号ＩＢＳ及びブロック開始信号Ｂ＿Ｓを入力とする制御
ゲート１３０からの選択信号に応じて、ＤＣ大きさまた
はラン値計算部１４０からのラン値のうちのいずれか一
つを第１ラッチ１６４に供給する。詳述すると、第１Ｍ
ＵＸ１６２は、制御ゲート１３０からの選択信号がハイ
レベルである場合はＤＣ大きさを選択し、そうでない場
合には、ラン値計算部１４０からのラン値を選択する。

【００２２】第１ラッチ１６４は、ハイレベルの第１ラ
ッチ信号ＬＣ１１に応じて、第１ＭＵＸ１６２からの出
力をラッチし出力する。一方、制御信号ＬＣ１１がロ
ー、ＳＳ１がハイ、ＬＳがハイである場合、第１ラッチ
１６４はゼロをロードし出力する。第１ラッチ１６４か
らの出力は、第２ラッチ１６６及び第２ＭＵＸ１６８に
各々供給される。

【００２３】第２ラッチ１６６は、上記の［表２］に示
したように、いつもハイレベル（２進値１）を有する第
２ラッチ制御信号ＬＣ１２に応じて、第１ラッチ１６４
の出力をラッチして、第２ＭＵＸ１６８に供給する。

【００２４】第２ＭＵＸ１６８は選択制御信号Ｓ１１に
応じて、第１ラッチ１６４からの出力または第２ラッチ
１６６からの出力のうちのいずれか一つを選択して、該
選択値をランレングスとしてラインＬ３０Ａ上に出力す
る。即ち、両書込み信号Ｗ１、Ｗ２が全てローレベルで
ある場合、第２ＭＵＸ１６８は第１ラッチ１６４の出力
をランレングスＲＵＮ１として供給し、両書込み信号Ｗ
１、Ｗ２が全てハイレベルである場合には、第２ラッチ
１６６の出力をランレングスＲＵＮ１として供給する。

【００２５】一方、第３ラッチ１７０は、第３ラッチ制
御信号ＬＣ１３、ラッチ信号ＬＳ及びステージ信号ＳＳ
１に応じて、ラン値計算部１４０内の加算部１４６から
の各ラン値をラッチし出力する。詳述すると、制御信号
ＬＣ１３がロー、ＳＳ１がハイ、ＬＳがローである場
合、第３ラッチ１７０はゼロをラッチし出力する。第３
ラッチ１７０からの出力は第３ＭＵＸ１７２に供給され
る。

【００２６】第３ＭＵＸ１７２は選択制御信号Ｓ１２に
応じて、加算部１４６からのラン値または第３ラッチ１
７０からの出力のうちのいずれか一つを選択して、ライ
ンＬ３０Ｂ上にランレングスＲＵＮ２として出力する。
即ち、各信号ＳＳ１、Ｗ１及びＷ２が全てハイレベルで
ある場合、選択制御信号Ｓ１２はハイレベルとなり、加
算部１４６からラン値がランレングスＲＵＮ２としてラ
インＬ３０Ｂ上に出力される。この際、加算部１４６か
らのラン値はゼロである。

【００２７】上述したように、ランレングス検出部３０
の動作によって、入力データストリーム内の二つの変換
係数が同時に検索されて、該入力データストリームのラ
ンレングスとして発生され得る。

【００２８】図６には、図２中のレベル制御部２５０の
詳細なブロック図が示されている。このレベル制御部２
５０は、イントラＤＣ処理部２１０、データ入力回路２
２０、レベル発生部２３０、レベル制御部２５０、及び
制御ゲート２１９から構成されている。

【００２９】イントラＤＣ処理部２１０は、二つの連続
する組になった変換係数データのイントラＤＣ係数間の
差分を表す差分ＤＣ係数ＤＩＦＦ＿ＤＣを、各レベルを
表すビット形態に対応する形態に変換し、該変換値を差
分ＤＣ値としてデータ入力回路２２０に供給する。

【００３０】制御ゲート２１９はイントラブロック信号
ＩＢＳ及びブロック開始信号Ｂ＿Ｓに基づいて、選択信
号を発生した後、該選択信号をデータ入力回路２２０に
供給する。

【００３１】図７には、レベル制御部２５０の詳細なブ
ロック図が示されている。このレベル制御部２５０はス
テージ信号発生部２５２及び制御信号発生部２５４を有
する。ステージ信号発生部２５２は、ラン制御部１８０
内のステージ信号発生部１８２と類似な回路を用いて、
ステージ信号ＳＳ２を発生し、フィードバックされた前
ステージ信号ＳＳ２′及びステージ信号発生部２５４か
らのトグル信号ＳＴ２を入力とする。ステージ信号発生
部２５４は、ランレングス検出部３０からの両書込み信
号Ｗ１及びＷ２とステージ信号ＳＳ２とに基づいて、選
択制御信号Ｓ２１、Ｓ２２、Ｓ２３及びＳ２４と、ラッ
チ制御信号Ｌ２１、Ｌ２２及びＬ２３と、トグル信号Ｓ
Ｔ２とを発生する。各制御信号は、［表３］に示したよ
うに決定される。

【００３２】

【表３】 上記［表３］中で、「−」は制御信号が発生しないこと
を意味する。このステージ信号発生部２５４もＰＬＡを
用いて具現できる。レベル制御部２５０からの制御信号
は、データ入力回路２２０及びレベル発生部２３０に各
々供給される。データ入力回路２２０は三つのＭＵＸ２
２２、２２４及び２２６を有し、レベル発生部２３０は
三つのラッチ２３２、２３４及び２３８と、二つのＭＵ
Ｘ２３６及び２４０とを有する。第１ＭＵＸ２２２は、
第１選択制御信号Ｓ２１に応じて、奇数シーケンスＳＥ
Ｑ１または偶数シーケンスＳＥＱ２のうちのいずれか一
つを第２ＭＵＸ２２４に供給する。第２ＭＵＸ２２４
は、制御ゲート２１９からの選択信号に応じて、第１Ｍ
ＵＸ２２２からの出力またはイントラＤＣ処理部２１０
からの差分ＤＣ値のうちのいずれか一つを選択した後、
該選択値を第１レベル値として第１ラッチ２３２に供給
する。詳述すると、第２ＭＵＸ２２４は制御ゲート２１
９からの選択信号がハイレベルである場合は、差分ＤＣ
値を選択し出力し、そうでない場合には、第１ＭＵＸ２
２２の出力を第１レベル値として選択し出力する。第３
ＭＵＸ２２６は、第２選択制御信号Ｓ２２に応じて、奇
数シーケンスＳＥＱ１の要素または偶数シーケンスＳＥ
Ｑ２の要素のうちのいずれか一つを選択すると共に、該
選択値を第３ラッチ２３８及び第５ＭＵＸ２４０に第２
レベル値として各々供給する。

【００３３】第１ラッチ２３２は、第１ラッチ制御信号
ＬＣ２１に応じて、第１レベル値をラッチして、第２ラ
ッチ２３４及び第４ＭＵＸ２３６に各々供給する。第２
ラッチ２３４は、第２ラッチ制御信号ＬＣ２２に応じ
て、第１ラッチ２３２の出力をラッチして、第４ＭＵＸ
２３６に出力する。

【００３４】第４ＭＵＸ２３６は、第３選択制御信号Ｓ
２３の制御下で、第１ラッチ２３２からの出力または第
２ラッチからの出力のうちのいずれか一つを選択して、
該選択値をレベルＬＥＶＥＬ１としてラインＬ４０Ａ上
に出力する。詳述すると、第４ＭＵＸ２３６は、第３選
択制御信号Ｓ２３がハイレベルである場合、第１ラッチ
２３２からの出力を選択し出力し、そうでない場合に
は、第２ラッチ２３４からの出力をＬＥＶＥＬ１として
選択し出力する。

【００３５】一方、第３ラッチ２３８は、第３ラッチ制
御信号ＬＣ２３に応じて、データ入力回路２２０内の第
３ＭＵＸ２２６からの第２レベル値をラッチして、第５
ＭＵＸ２４０に出力する。

【００３６】第５ＭＵＸ２４０は、第４選択制御信号Ｓ
２４に応じて、第３ラッチ２３８の出力または第３ＭＵ
Ｘ２２６からの新たな第２レベル値のうちのいずれか一
つを選択して、該選択値をレベルＬＥＶＥＬ２としてラ
インＬ４０Ｂ上に出力する。

【００３７】続いて、ランレングス検出部３０からの両
ランレングスＲＵＮ１及びＲＵＮ２は両ラインＬ３０Ａ
及びＬ３０Ｂを通じて、レベル制御部２５０からの両レ
ベルＬＥＶＥＬ１及びＬＥＶＥＬ２は両ラインＬ４０Ａ
及びＬ４０Ｂを通じて、図２中のラン・レベル発生部７
０に各々供給されることによって、ランレングス符号化
信号として出力されることになる。本発明の装置におい
て、イントラブロックに対応する入力データストリーム
が入力される場合、イントラＤＣ係数の大きさは入力デ
ータストリームに対する第１ランレングスとして、イン
トラブロックの差分ＤＣ係数は入力データストリームに
対する第１レベルとして各々出力される。

【００３８】上記の各表中、「−」の制御信号によって
制御される各デバイスは動作しない。 ランレングス符
号化装置の動作に対して、下記の例を参照してより詳し
く説明する。ここで、図２中の入力バッファ２０への入
力データストリームがシーケンス「０、０、１1、０、
１2、１3、…」よりなり、ランレングス検出部３０内の
計数部１４４を構成する両カウンタ１４４−１及び１４
４−２が初期にゼロに設定されており、該シーケンスが
ＤＣ係数を有しなく、１1、１2及び１3がゼロでない値
と仮定する。

【００３９】入力データストリームのシーケンスは、入
力バッファ２０にて奇数シーケンス「０、１1、１2、
…」と奇数シーケンス「０、０、１3、…」とに分けら
れ、前述したように、奇数シーケンスの各要素はランレ
ングス検出部３０に、偶数シーケンスの各要素はレベル
制御部２５０に各々供給される。

【００４０】説明の便宜上、ランレングス検出部３０及
びレベル制御部２５０の動作は別に説明する。

【００４１】ランレングス検出部３０において、奇数シ
ーケンス内の第１係数０及び偶数シーケンス内の第１係
数０は、第１クロック周期にて、ゼロ値検出部１１０に
供給される。その後、ゼロ値検出部１１０は両第１係数
「０」、「０」を用いて、ローレベルの第１及び第２書
込み信号Ｗ１、Ｗ２を発生する。従って、全ての制御信
号ＲＳＴ１、ＲＳＴ２及びＳＥＴは［表１］に示したよ
うに、ローレベルの論理信号であり、第１カウンタ１４
４−１がカウント値Ｃ１′を１だけ増加させ、第２カウ
ンタ１４４−２がカウント値Ｃ２′を１だけ増加させる
ため、計数部１４４から出力された現カウント値Ｃ１、
Ｃ２及びＣ３は各々「１」、「１」、及び「２」の値を
有する。ここで、前カウント値Ｃ１′及びＣ２′は初期
の状態でゼロにリセットされている。

【００４２】第２クロック周期にて、奇数シーケンス内
の第２係数「１1」及び偶数シーケンス内の第２係数
「０」がゼロ値検出部１１０に入力される。ゼロ値検出
部１１０は、ハイレベルの第１書込み信号Ｗ１とローレ
ベルの第２書込み信号Ｗ２とを計数制御部１４２に供給
する。従って、計数制御部１４２はローレベルの両制御
信号ＳＡ及びＬＳを発生し、加算部１４６は制御信号Ｓ
Ａに応じて、両前カウント値Ｃ１′とＣ２′との和（即
ち、２）をラン値としてランレングス発生部１６０に供
給する。ここで、両前カウント値Ｃ１′及びＣ２′は、
第１クロック周期にて計算されたカウント値である。ま
た、第２クロック周期においては、ハイ信号Ｗ１及びロ
ー信号Ｗ２２によって生成された制御信号ＲＳＴ１、Ｒ
ＳＴ２及びＳＥＴが、各々「ハイ」、「ロー」及び「ハ
イ」であるので、計数部１４４からの現カウント値Ｃ
１、Ｃ２及びＣ３は、各々「ロー」、「ハイ」及び「ハ
イ」となる。

【００４３】第３クロック周期の間には、奇数シーケン
ス内の第３係数「１2」及び偶数シーケンス内の第３係
数「１3」がゼロ値検出部１１０に供給され、ハイレベ
ルの論理信号の両Ｗ１及びＷ２信号が計数制御部１４２
に供給される。これらの両Ｗ１及びＷ２信号に基づい
て、計数制御部１４２はローレベルの制御信号ＳＡ及び
ハイレベルの制御信号ＬＳを発生し、加算部１４６は該
制御信号ＳＡに応じて、両前カウント値Ｃ１′とＣ２′
との和（即ち、１）をラン値としてランレングス発生部
１６０に供給する。ここで、両前カウント値Ｃ１′及び
Ｃ２′は、第２クロック周期で生成されたカウント値で
ある。この第３クロック周期においては、上記［表１］
に説明したように、両書込み信号Ｗ１及びＷ２によっ
て、制御信号ＲＳＴ１、ＲＳＴ２及びＳＥＴが、各々
「ハイ」、「ハイ」及び「ロー」であるので、計数部１
４４からの現カウント値Ｃ１、Ｃ２及びＣ３は、各々
「ロー」、「ロー」及び「ハイ」となる。現カウント値
Ｃ１、Ｃ２及びＣ３は、次の書込み信号に基づいて生成
されるべき選択信号ＳＡ信号に応じて選択的に加算さ
れ、次のクロックにて、ランレングス発生部１６０に出
力される。

【００４４】上述したランレングス発生部１６０内の各
デバイスの動作によって、ラン値計算部１４０が第１ラ
ン値２をランレングス発生部１６０に供給する場合、第
１ラッチ１６４は第１ラン値をラッチする。次のクロッ
ク周期において、第１ラン値は第２ラッチ１６６によっ
てラッチされ、第２ラン値１は第３ラッチ１７０によっ
てラッチされ、第１ラッチ１６４は今度のクロック周期
でハイレベルの制御信号ＬＳの制御下に、第３ラン値と
してゼロをロードする。前述したように、ラン値計算部
１４０から順に供給されたラン値がラッチされ出力され
ると、第２ＭＵＸ１６８は最初、第２ラッチ１６６にラ
ッチされた第１ラン値２を選択すると共に、該選択値を
ランレングスＲＵＮ１として出力し、第３ＭＵＸ１７２
は第３ラッチ１７０にラッチされた第２ラン値１をラン
レングスＲＵＮ２として出力する。第１ラッチ１６４に
ラッチされた第３ラン値０は、次のランレングスと共に
出力される。即ち、上記のシーケンス「０、０、１1、
０、１2、１3、…」において、ランレングス「２」、
「１」及び「０」はランレングス検出部３０から発生さ
れる。

【００４５】一方、レベル制御部２５０では、奇数シー
ケンス「０、１1、１2、…」及び偶数シーケンス「０、
０、１3、…」は入力バッファ２０から入力され、該当
書込み信号はランレングス検出部３０から入力される。
最初、両第１係数「０」、「０」が、第１ＭＵＸ２２２
及び第３ＭＵＸ２２６に各々供給されると、ローレベル
の両書込み信号Ｗ１及びＷ２に基づいてレベル制御部２
５０から発生された両選択制御信号Ｓ２１及びＳ２２が
「−」の状態を有するため、両ＭＵＸ２２２、２２６か
ら出力される信号はない。もし、両第２係数「１1」及
び「０」が次のクロック周期の間入力されると、第１Ｍ
ＵＸ２２２は入力値「１1」を選択し、第２ラッチ部２
３４は選択値「１1」を格納する。続いて、次のクロッ
ク周期の間に、両第３係数「１2」及び「１3」が入力さ
れると、係数「１1」は第２ラッチ部２３４に供給され
ラッチされ、第３ＭＵＸ２２６は係数「１2」を選択し
て第３ラッチ部２３８に供給する。係数「１3」は第１
ＭＵＸ２２２によって選択され、第１ラッチ２３２にラ
ッチされる。しかる後、第４ＭＵＸ２３６は、第２ラッ
チ部２３４からの係数「１1」を第１レベルＬＥＶＥＬ
１として供給し、第５ＭＵＸ２４０は出力係数値「１
2」を第２レベルＬＥＶＥＬ２として供給する。

【００４６】しかし、各レベル値「１1」、「１2」及び
「１3」がその順序にレベル制御部２５０に入力される
と、第１レベル値「１1」とレベル値「１2」及び「１
3」とが同時に処理されてしまう。従って、このような
問題を解決するため、第５ＭＵＸ２４０は第３ＭＵＸ２
２６からのレベル値を選択すると共に、該選択値を第２
レベルＬＥＶＥＬ２として供給する。両レベル「１1」
及び「１2」が各々ラインＬ４０Ａ及び４０Ｂを通じて
出力された後、レベル「１3」は次のクロック周期間に
出力される。従って、レベル検出部５０は、上記シーケ
ンス「０、０、１1、０、１2、１3、…」の入力データ
ストリームのうち、レベル「１1」、「１2」及び「１
3」を発生する。

【００４７】ランレングス検出部３０及びレベル検出部
５０において、両ＭＵＸ１６２及び２２４はイントラＤ
Ｃ係数を発生するのに用いられる。従って、ＡＣ係数に
関連された動作では、第１ＭＵＸ１６２はいつも加算部
１４６と第１ラッチ部１６４との接続を行い、第２ＭＵ
Ｘ２２４は第１ＭＵＸ２２２と第１ラッチ部２３２との
接続を連続的に行う。

【００４８】また、入力バッファ２０は上記プロセスに
用いられた方法と同一、または類似な方法を用いて、そ
の残余出力を一連のランレベルの対に変換する。

【００４９】結果的に、本発明によるランレングス符号
化装置によれば、シーケンス「０、０、１1、０、１2、
１3、…」をランレベルの対（２、１1）、（１、１
2）、（１、１3）、．．等に変換することによって、ラ
ンレングス符号化信号を発生する。

【００５０】

【発明の効果】従って、本発明によれば、入力データス
トリームの二つの変換係数を同時に改善された速度で入
力データストリームをランレングス符号化してランレン
グス符号化を発生することができる。

【図面の簡単な説明】

【図１】従来によるランレングス符号化装置の概略的な
ブロック図。

【図２】本発明によるランレングス符号化装置の概略的
なブロック図。

【図３】図２におけるランレングス検出部のブロック
図。

【図４】図３における計算部の詳細なブロック図。

【図５】図３におけるラン制御部の詳細なブロック図。

【図６】図２におけるレベル検出部のブロック図。

【図７】図６におけるレベル制御部の詳細なブロック
図。

【符号の説明】

１１ 第１バッファ １２ ゼロ値検出部 １３ カウンタ １４ 第２バッファ ２０ 入力バッファ ３０ ランレングス検出部 ５０ レベル検出部 ７０ ラン・レベル発生部 １１０ ゼロ値検出部 １４０ ラン値計算器 １４２ 計算制御部 １４４ 計数部 １４４−１ 第１カウンタ １４４−２ 第２カウンタ １４４−３ 加算部 １４６ 加算部 １５０ イントラＤＣ処理部 １６０ ランレングス発生部 １６２ 第１ＭＵＸ １６４ 第１ラッチ １６６ 第２ラッチ １６８ 第２ＭＵＸ １７０ 第３ラッチ １７２ 第３ＭＵＸ １８０ ラン制御部 １８２ 信号生成器 １８２−１ 論理積ＯＲゲート １８２−２ 遅延回路 １８４ 制御信号発生部 ２１０ イントラＤＣ処理部 ２２０ データ入力回路 ２２２ 第１ＭＵＸ ２２４ 第２ＭＵＸ ２２６ 第３ＭＵＸ ２３０ レベル発生部 ２３２ 第１ラッチ ２３４ 第２ラッチ ２３６ 第４ＭＵＸ ２３８ 第３ラッチ ２４０ 第５ＭＵＸ ２５０ レベル検出部 ５００ ランレングス符号化装置

Claims (9)

【特許請求の範囲】
1. 【請求項１】 複数のゼロ値及び複数のゼロでない値
   からなる入力データストリームをランレングス符号化し
   て、ランレングス符号化信号を発生するランレングス符
   号化装置であって、 前記入力データストリームのうち、全ての奇数データを
   有する第１シーケンスと全ての偶数データを有する第２
   シーケンスとを発生するバッファ手段と、 前記第１及び第２シーケンスに基づいて、前記入力デー
   タストリーム内のゼロでない値に先行する連続的なゼロ
   値の個数を表すランレングスを発生すると共に、前記第
   １及び第２シーケンス内の各要素がゼロであるか否かを
   判断して指示信号を発生するランレングス検出手段と、 前記指示信号と前記第１及び第２シーケンスとに基づい
   て、前記入力データストリーム内で連続的なゼロ値に後
   続するゼロでない値の大きさを表すレベルを発生するレ
   ベル検出手段と、 前記ランレングス及び前記レベルに基づいて、複数のラ
   ンレベルの対を発生し、該複数のランレベルの対を前記
   ランレングス符号化信号として発生するランレベル発生
   手段とを有することを特徴とするランレングス符号化装
   置。
2. 【請求項２】 前記ランレングス検出手段が、 前記第１及び第２シーケンス内の各要素がゼロであるか
   否かを検出して、前記第１シーケンス内の要素に対応す
   る第１指示信号と、前記第２シーケンス内の各要素に対
   応する第２指示信号とを発生するゼロ値検出手段と、 前記第１及び第２指示信号に基づいて、制御信号を発生
   する制御信号発生手段と、 前記第１及び第２指示信号に基づいて、前記入力データ
   ストリーム内のゼロでない値に先行する連続的なゼロ値
   の個数をカウントして、複数のラン値を発生するカウン
   ト手段と、 前記カウント手段からの各ラン値をラッチし、前記制御
   信号に応じて、該ラッチ値をランレングスとして出力す
   るラッチ出力手段とを有することを特徴とする請求項１
   に記載のランレングス符号化装置。
3. 【請求項３】 前記カウント手段が、 前記第１及び第２指示信号に基づいて、第１及び第２リ
   セット制御信号、セット制御信号、加算制御信号、及び
   ラッチ信号を発生する制御信号発生手段と、 前記セット制御信号と、前記第１及び第２リセット制御
   信号とに応じて、複数のカウント値を発生するカウント
   値発生手段と、 前記加算制御信号に応じて、前記各カウント値を選択的
   に合わせて前記複数のラン値を発生する加算手段とを有
   することを特徴とする請求項２に記載のランレングス符
   号化装置。
4. 【請求項４】 前記ランレングス検出手段が、 制御信号発生手段であって、 前ステージ信号と前記第１及び第２指示信号とに基づい
   て、第１及び第２選択制御信 号と、第１〜第３ラッチ
   制御信号と、トグル信号とを発生する信号発生手段と、 前記トグル信号及びフィードバックされた前記ステージ
   信号に基づいて、ステージ信号を発生するステージ信号
   発生手段とを有する、前記制御信号発生手段と、 ラッチ出力手段であって、 前記加算手段からの各ラン値をラッチし、前記ラッチ信
   号、前記ステージ信号及び前記第１ラッチ制御信号に応
   じて、前記各ラン値を出力する第１格納手段と、 前記第１格納手段からの出力をラッチし、前記第２ラッ
   チ制御信号に応じて、該ラッチ出力を出力する第２格納
   手段と、 前記加算手段からの各ラン値をラッチし、前記ラッチ信
   号、前記ステージ信号及び前記第３ラッチ制御信号に応
   じて、該各ラン値を出力する第３格納手段と、 前記第１選択制御信号に応じて、前記第１格納手段から
   の出力または前記第２格納手段からの出力のうちのいず
   れか一つを選択してランレングスとして出力する第１選
   択手段と、 前記第２選択制御信号に応じて、前記第３格納手段から
   の出力または前記加算手段からの出力のうちのいずれか
   一つを選択してランレングスとして出力する第２選択手
   段とを有し、前記第１及び第２選択手段が同一のクロッ
   ク周期間に二つのランレングスを出力する、前記ラッチ
   出力手段とを有することを特徴とする請求項３に記載の
   ランレングス符号化装置。
5. 【請求項５】 前記レベル検出手段が、 前記第１及び第２指示信号を用いて、選択制御信号及び
   ラッチ制御信号を発生する制御信号発生手段と、 前記第１及び第２シーケンス内の各要素をチェックし、
   前記選択制御信号に応じて、各々が前記第１及び第２シ
   ーケンスにおいて前記ゼロでない値の大きさを表す複数
   のレベル値を発生するゼロでない値検出手段と、 前記ゼロでない値検出手段からの各レベル値をラッチ
   し、前記選択制御信号及び前記ラッチ制御信号に応じ
   て、該ラッチ値をレベルとして出力するラッチ手段とを
   有することを特徴とする請求項１に記載のランレングス
   符号化装置。
6. 【請求項６】 前記制御信号発生手段が、 前ステージ信号と、前記第１及び第２指示信号とに基づ
   いて、第１〜第４選択制御信号、第１〜第３ラッチ制御
   信号、及びトグル信号を発生する信号発生手段と、 前記トグル信号及びフィードバックされた前記前ステー
   ジ信号に基づいて、ステージ信号を発生するステージ信
   号発生手段とを有することを特徴とする請求項５に記載
   のランレングス符号化装置。
7. 【請求項７】 前記ゼロでない値検出手段が、 前記第１選択制御信号に応じて、前記第１及び第２シー
   ケンス内の各要素のレベル値を検出する第１多重化手段
   と、 前記第２選択制御信号に応じて、前記第１及び第２シー
   ケンス内の各要素のレベル値を検出する第２多重化手段
   とを備えることによって、前記第１及び第２多重化手段
   が異なるレベル値を発生することを特徴とする請求項６
   に記載のランレングス符号化装置。
8. 【請求項８】 前記レベル出力手段が、 前記第１多重化手段からのレベル値をラッチし、前記第
   １ラッチ制御信号に応じて該ラッチ値を出力する第１格
   納手段と、 前記第１格納手段からの出力をラッチし、前記第２ラッ
   チ制御信号に応じて該ラッチ値を出力する第２格納手段
   と、 前記第２多重化手段からのレベル値をラッチし、前記第
   ３ラッチ制御信号に応じて該ラッチ値を出力する第３格
   納手段と、 前記第３選択制御信号に応じて、前記第１格納手段から
   の出力または前記第２格納手段からの出力のうちのいず
   れか一つをレベルとして出力する第１のレベル発生手段
   と、 前記第４選択制御信号に応じて、前記第３格納手段から
   の出力または前記第１多重化手段からの出力のうちのい
   ずれか一つをレベルとして出力する第２のレベル発生手
   段とを備えることによって、前記第１及び第２のレベル
   発生手段が、同一のクロック周期間に二つのレベルを出
   力することを特徴とする請求項７に記載のランレングス
   符号化装置。
9. 【請求項９】 前記ステージ信号発生手段が、 前記トグル信号及びフィードバックされた前記前ステー
   ジ信号を排他的論理和演算を行う排他的論理和ゲート
   と、 所定の時間の間、前記排他的論理和ゲートからの出力を
   遅延させ、前記ステージ信号を発生する遅延手段とを備
   えることを特徴とする請求項４または６に記載のランレ
   ングス符号化装。