JPH1078475A5 - - Google Patents

Description

【０００３】
例えば図１６では、シリアルのスキャンイン信号ＳＩ１を用いてスキャンパス１〜３へと順次テストデータを入力し、テスト実行後にはシリアルのスキャンアウト信号ＳＯとしてテスト結果を出力する。スキャンパス１，２はＲＡＭコア９１と共にＲＡＭブロック９２を構成している。

【０００４】
図１７は、ＲＡＭブロック９２の詳細を示す回路図である。スキャンパス１はスキャンフリップフロップ１０〜１２によって、スキャンパス２はスキャンフリップフロップ２０〜２２及びセレクタ２０３，２１３，２２３によって、それぞれ構成されている。スキャンフリップフロップ１０〜１２，２０〜２２はいずれも制御信号の値が“０”／“１”を採るに従って、それぞれ出力端に接続される“０”入力端及び“１”入力端とを有するセレクタと、このセレクタの出力に接続されたフリップフロップとから構成されている。

【００２１】
図２は本発明の実施の形態１の具体的構成を示すブロック図である。図１で示されたセレクタ３００〜３０２はそれぞれがＲＡＭテスト信号ＲＡＭＴＥＳＴとシフトモード信号ＳＭとを制御信号とする２入力１出力のセレクタの対で構成することができる。そして図１８に例示されるように、２入力１出力のセレクタとフリップフロップの対はスキャンフリップフロップを構成するので、結局セレクタ３００とフリップフロップ３１０の組み合わせは、ＲＡＭテスト信号ＲＡＭＴＥＳＴで制御されるセレクタ３２０と、シフトモード信号ＳＭで制御されるスキャンフリップフロップ３３０との組み合わせで実現することができる。同様にしてセレクタ３０１，３０２とフリップフロップ３１１，３１２との組み合わせは、セレクタ３２１，３２２とスキャンフリップフロップ３３１，３３２との組み合わせで構成することができる。

【００３６】
図６は、本実施の形態の変形を示すブロック図であり、実施の形態１と同様に、ＲＡＭコア９１とロジック部８２との間にセレクタ４０〜４２を介在させたものである。図６において、ロジックテスト信号ＬＯＧＴＥＳＴを“０”に設定した場合が、図５に相当するといえる。

【００４８】
セレクタ６はＥＸＯＲゲートＸ３の出力をＥＸＯＲゲートＸ０の第２の入力端に与える。また、ＡＮＤゲートＡ０〜Ａ２はそれぞれがその第２の入力端に与えられたデータを出力するので、ＥＸＯＲゲートＸ０〜Ｘ２の第１の入力端にはＲＡＭコア９１の出力が与えられることになる。従って、ＸＯＲゲートＸ０〜Ｘ３及びスキャンフリップフロップ３３０〜３３２は多入力データ圧縮回路としてよく用いられている多入力シグニチャレジスタ（ＭＩＳＲ：Multi Input Signature Register）回路を構成することになる。ＲＡＭコア９１から出力されたＲＡＭテストの結果はこのＭＩＳＲ回路に取り込まれて圧縮される。

【００６０】
図１１は、本実施の形態の変形を示すブロック図であり、実施の形態１と同様に、ＲＡＭコア９１とロジック部８２との間にセレクタ４０〜４２を介在させたものである。図１１において、ロジックテスト信号ＬＯＧＴＥＳＴを“０”に設定した場合が、図９に相当するといえる。

【００７５】
スキャンパス１はロジック部８１の出力及びスキャンイン信号ＳＩ１を受け、ロジック部８４へビット毎の出力を、スキャン信号を伝達させる場合にはスキャン信号ＳＩ３を、それぞれ出力する。

【００８１】
この場合には、ロジック部８１，８４の間にはスキャンパス１が、ロジック部８４，８２の間にはＲＡＭコア９１が、ロジック部８２，８３の間にはスキャンフリップフロップが、それぞれ介在することになる。よってシフトモード信号ＳＭの値を制御することにより、スキャンイン信号ＳＩ１を用いてテストデータを伝達させ、テスト結果をシフトアウト信号ＳＯから得ることができる。

【０１０６】
この発明のうち請求項５にかかるテスト回路においては、(1)選択手段が第２の回路の出力を選択的に第５の回路に出力し、第２のスキャンパスが第３の回路の出力を選択的に第４の回路に出力する場合には、第１の回路、第１のスキャンパス、第２の回路、第５の回路、第３の回路、第２のスキャンパス、第４の回路がこの順に接続される。よって第５の回路の入力／出力はいずれも非同期式で行われる。

【０１０７】
また、(2)選択手段が第２の回路の出力を選択的に第５の回路に出力し、第２のスキャンパスが第１のスキャンパスの第２の出力と、第３の回路の出力との一方を選択的に第４の回路に与える場合には、第１の回路、第１のスキャンパス、第２の回路、第５の回路、第３の回路、第２のスキャンパス、第４の回路がこの順に接続されて第１のテストが行われる。

【０１０８】
更に、(3)選択手段が第１のスキャンパスの第１の出力を第５の回路に出力し、第２のスキャンパスが第５の回路の出力を第４の回路に出力する場合には、第５の回路は第１及び第２のスキャンパスによって囲まれる。よって第５の回路に対する第２のテストを第２及び第４の回路が介在することなく行うことができる。

【図面の簡単な説明】
【図１】本発明の実施の形態１の基本的な考え方を示すブロック図である。
【図２】本発明の実施の形態１の具体的構成を示すブロック図である。
【図３】ロジックテストモードにおける、図２の回路の等価回路を示すブロック図である。
【図４】ＲＡＭテストモードにおける、図２の回路の等価回路を示すブロック図である。
【図５】本発明の実施の形態２を示すブロック図である。
【図６】本発明の実施の形態２の変形を示すブロック図である。
【図７】ＲＡＭテスト信号ＲＡＭＴＥＳＴが“０”の場合における、図５の回路の等価回路を示すブロック図である。
【図８】ＲＡＭテストモードにおける、図５及び図６の回路の等価回路を示すブロック図である。
【図９】本発明の実施の形態３を示すブロック図である。
【図１０】ゲート群Ｑ０の詳細を示す回路図である。
【図１１】本発明の実施の形態３の変形を示すブロック図である。
【図１２】ＲＡＭテストモードにおける、図９及び図１１の回路の等価回路を示すブロック図である。
【図１３】本発明の実施の形態４を示すブロック図である。
【図１４】本発明の実施の形態５を示すブロック図である。
【図１５】スキャンパス１ｄの構成を示すブロック図である。
【図１６】従来の技術を示すブロック図である。
【図１７】ＲＡＭブロック９２の詳細を示す回路図である。
【図１８】スキャンフリップフロップ１０の構成を示す回路図である。
【符号の説明】
ＤＩ０〜ＤＩ２ 入力端、ＤＯ０〜ＤＯ２ 出力端、４０〜４２，３２０〜３２２ セレクタ、１，３，３ａ，３ｂ，３ｃ スキャンパス、３４０〜３４２ データ圧縮回路、３３０〜３３２ スキャンフリップフロップ、Ｑ０〜Ｑ２ ゲート群、８１〜８４ ロジック部、９１ ＲＡＭコア、ＳＩ１ スキャンイン信号、ＳＩ３ スキャン信号。