JPH1074367A - クロック・コンバイン回路 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 立ち上がり，立ち下がりエッジをデータとす
るエッジ記録方式に関して、フェイズエラーのない再生
データを供給する。 【解決手段】 記録媒体中に形成された局部的な記録領
域より得られる立ち上がり再生信号を、立ち上がりクロ
ック信号に同期して取り込み、立ち下がり再生信号を立
ち下がりクロック信号に同期して取り込み、取り込んだ
両再生信号を立ち上がりクロック信号に同期させて出力
するＦＩＦＯ回路３０１と、立ち下がり再生信号を−Ｋ
ＴからＬＴ（Ｋ，Ｌは任意の整数。Ｔはクロック周期）
遅延させた信号と立ち上がり再生信号とを合成し、（Ｋ
＋Ｌ＋１）個の合成信号を出力する信号合成回路３０２
と、（Ｋ＋Ｌ＋１）個の合成信号に対し独立に再生信号
中に含まれるマークの検出を行い、マークに基づいた合
成信号を出力する信号選択回路３０３とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は，光ディスクに対し
てユーザデータの記録あるいは再生を行う光ディスク装
置に用いて好適なクロックコンバイン回路に関するもの
である。

【０００２】

【従来の技術】記録信号の立ち上がり，立ち下がりの位
置に意味を持たせて記録媒体上にデータを記録し、再生
信号波形の立ち上がり，立ち下がりを検出してデータ復
調を行うエッジ記録方式は、高密度記録に適しているた
め、ＩＳ０５．２５インチ４倍密光磁気ディスクドライ
ブ等で採用されている。

【０００３】このようなエッジ記録方式によりデータを
記録する場合、データを（１．７）変調等のラン・レン
グス・リミテッド符号に変換し、記録信号の立ち上が
り，立ち下がりを、ピット等で記録媒体上に形成する状
態変化パターン（＝マーク）のエッジ位置に対応させて
記録する。また再生では、記録媒体上から得られた再生
信号波形の立ち上がりエッジまたは，立ち下がりエッジ
よりこれに同期したクロックを生成し、次に再生信号の
２値化波形をこのクロックでサンプリングして、波形の
立ち上がり，立ち下がり位置で”１”を示す２値化デー
タを再生する。さらにこの２値化データから、ＳＹＮＣ
等のマーク検出によりバイト同期を得た後にデータ復調
を行い、データを再生する。

【０００４】

【発明が解決しようとする課題】ところで、エッジ記録
方式によりデータの記録を行う場合、例えば、光ディス
クにレーザ光を照射してピットを設ける際に、記録媒体
の熱容量や記録条件の変動等の影響で、ピットの前縁と
後縁とが所望の間隔にならず、ピット長に変動を生じる
場合がある。例えば、長いブランクの後に、ピットを設
ける時には、前縁の位置が遅れた位置に変位し、また、
長いピットの後にブランクを設ける時には、ピットの後
縁の位置が遅れた位置に変位する。このような変位があ
ると、再生データの立ち上がりエッジと立ち下がりエッ
ジの相対的位置関係のずれ、すなわちフェーズエラーが
生じることとなる。フェーズエラーが発生すると、立ち
上がりエッジの同期したクロックでデータ再生を行う場
合は、立ち下がりエッジ付近のデータを、立ち下がりエ
ッジの同期したクロックでデータ再生を行う場合は、立
ち上がりエッジ付近のデータを、正確に再生することが
困難になる。従って、何らかの方法で記録時の前縁，後
縁のシフトを補正することが必要となる。本発明の目的
は、立ち上がり，立ち下がりエッジをデータとするエッ
ジ記録方式に関して、フェイズエラーのない再生データ
を供給する回路を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、本発明のクロックコンバイン回路は、記録媒体中に
形成された局部的な記録領域より得られる再生信号の立
ち上がりをデータとする立ち上がり再生信号を、立ち上
がりクロック信号に同期して取り込み、前記再生信号の
立ち下がりをデータとする立ち下がり再生信号を、立ち
下がりクロック信号に同期して取り込み、取り込まれた
前記立ち上がり再生信号と前記立ち下がり再生信号を、
前記立ち上がりクロック信号に同期させて出力するＦＩ
ＦＯ回路と、前記立ち下がり再生信号を−ＫＴからＬＴ
（Ｋ，Ｌは任意の整数。Ｔはクロック周期）遅延させた
信号と前記立ち上がり再生信号とを合成し、（Ｋ＋Ｌ＋
１）個の合成信号を出力する信号合成回路と、前記（Ｋ
＋Ｌ＋１）個の合成信号に対し独立に再生信号中に含ま
れるマークの検出を行い、検出されたマークに基づいた
合成信号を出力する信号選択回路とを有する構成とす
る。

【０００６】また、前記ＦＩＦＯ回路は、前記立ち上が
り再生信号を前記立ち上がりクロック信号に同期して遅
延させる（Ｎ＋１）段（Ｎは整数）の第１のシフトレジ
スタと、ライトポインタがＯＮの時、前記立ち下がり再
生信号を前記立ち下がりクロック信号に同期して取り込
み、リードポインタがＯＮの時、格納されていた立ち下
がり再生信号を立ち上がりクロック信号に同期して出力
する、（Ｍ＋Ｎ）個（Ｍは整数）のメモリと、リング状
につながっている（Ｍ＋Ｎ）個のフリップフロップによ
り構成され、リセット信号がＯＮの時、Ｉ番目（Ｉは整
数で０≦Ｉ＜（Ｍ＋Ｎ））のフリップフロップが”Ｏ
Ｎ”に、残りのフリップフロップが”ＯＦＦ”にセット
され、前記リセット信号がＯＦＦの時、”ＯＮ”になっ
ているフリップフロップが前記立ち下がりクロック信号
に同期してシフトしていき、各フリップフロップの出力
は、前記（Ｍ＋Ｎ）個のメモリにライトポインタとして
１対１で接続される、第１のリングカウンタと、リング
状につながっている（Ｍ＋Ｎ）個のフリップフロップよ
り構成され、リセット信号がＯＮの時、Ｊ番目（Ｊは、
（Ｉ＋Ｎ）／（Ｍ＋Ｎ）の剰余）のフリップフロップ
が”ＯＮ”に、残りのフリップフロップが”ＯＦＦ”に
セットされ、前記リセット信号がＯＦＦの時、”ＯＮ”
になっているフリップフロップが前記立ち上がりクロッ
ク信号に同期してシフトしていき、各フリップフロップ
の出力は、前記（Ｍ＋Ｎ）個のメモリにリードポインタ
として１対１で接続される、第２のリングカウンタとを
備える構成としてもよい。

【０００７】また、前記クロック・コンバイン回路であ
って、Ｎ≦ＬかつＭ≦Ｋであることとしてもよい。ま
た、前記クロック・コンバイン回路であって、前記第１
及び第２のリングカウンタに入力されるリセット信号
が、外部から入力される構成としてもよい。また、前記
クロック・コンバイン回路であって、前記第１のリング
カウンタ中の”ＯＮ”になっているフリップフロップの
位置と、前記第２のリングカウンタ中のの”ＯＮ”にな
っているフリップフロップの位置を監視し、両者が特定
の位置関係になった時に前記リセット信号を”ＯＮ”に
するリングカウンタ・リセット回路を有し、そのリング
カウンタ・リセット回路は、外部から入力されるリセッ
ト信号と内部で作成したりセット信号のＯＲ出力を、前
記第１及び第２のリングカウンタに出力する構成として
もよい。

【０００８】また、前記クロック・コンバイン回路であ
って、信号合成回路は、前記立ち上がり再生信号を前記
立ち上がりクロック信号に同期して遅延させる（Ｋ＋
１）段の第２のシフトレジスタと、前記立ち下がり再生
信号を前記立ち下がりクロック信号に同期して遅延させ
る（Ｋ＋Ｌ＋１）段の第３のシフトレジスタと、前記第
２のシフトレジスタの（Ｋ＋１）段の出力と、前記第３
のシフトレジスタ各段の出力を合成する、（Ｋ＋Ｌ＋
１）個のＯＲゲートとを備えた構成としてもよい。

【０００９】また、前記クロック・コンバイン回路であ
って、前記信号選択回路は、前記（Ｋ＋Ｌ＋１）個の合
成信号の各々に対し独立に、再生信号中に含まれる特定
のマークパターンの検出を行い、検出された場合はマー
ク検出信号を出力する（Ｋ＋Ｌ＋１）個のマーク検出回
路と、前記マーク検出回路の１つからマーク検出信号が
出力されることにより、そのマーク検出信号に対応する
合成信号を出力するマルチプレクサとを備えた構成とし
てもよい。

【００１０】また、前記クロック・コンバイン回路であ
って、それぞれの前記マーク検出回路は、検出ウインド
ウ信号が”ＯＮ”の時のみ、マーク検出を行うこととし
てもよい。また、前記クロック・コンバイン回路であっ
て、それぞれの前記マーク検出回路が、複数の検出ウイ
ンドウ信号のいずれかが”ＯＮ”の時にマーク検出を行
い、かつ”ＯＮ”になっている検出ウインドウ信号の違
いによって、検出するマークパターンを変えることとし
てもよい。また、前記クロック・コンバイン回路であっ
て、”ＯＮ”になっている検出ウインドウ信号の違いに
よって、特定のマーク検出回路の動作をＯＦＦにするこ
としてもよい。

【００１１】また、前記クロック・コンバイン回路であ
って、前記立ち上がり再生信号を、記録媒体中に形成さ
れた局部的な記録領域より得られる再生信号の立ち下が
りをデータとする立ち下がり再生信号に換え、前記立ち
上がりクロック信号を立ち下がりクロック信号に換え、
前記立ち下がり再生信号を、前記再生信号の立ち上がり
をデータとする立ち上がり再生信号に換え、前記立ち下
がりクロック信号を立ち上がりクロック信号に換えた構
成としてもよい。

【００１２】

【発明の実施の形態】図１は、本発明の一実施形態によ
るクロックコンバイン回路２を搭載した光磁気ディスク
装置１の構成例である。３はＳＣＳＩインタフェース回
路、４はＣＰＵ、５はデータ変調回路、６は光ヘッド、
７は光磁気ディスク、８はリードチャンネル、９はデー
タ復調回路、１０はセクタマーク検出回路、１１はＩＤ
リード回路、１２はシーク制御回路、１３はＥＣＣ回
路、１４はデータバッファである。なお、光磁気ディス
ク７は、ディスク面上にＩＳ０５．２５インチ４倍密の
１キロバイトフォーマットに対応しているものとする。

【００１３】つまり光磁気ディスク７は、ディスク面上
が３４個のバンド（バンド０〜３３）に分割され、各バ
ンドは７６５本の螺旋状のトラックより構成される。ト
ラックは６６（バンド０）から３３（バンド３３）のセ
クタより構成され、セクタ単位でデータの記録，再生が
行われる。さらにセクタは図２に示すフォーマットがな
されている。図２において、２０１はへッダであり、２
０２はデータ・フィールドである。ヘッダ２０１は、セ
クタの先頭位置を示すセクタマーク２１１、ＩＤ再生の
ため再生信号に同期したクロックを抽出するため領域で
あるＶＦＯ1 ２１２，ＶＦＯ2 ２１５、ＩＤのバイト同
期を得るためのアドレスマーク２１３、セクタのアドレ
ス情報が記録されているＩＤ２１４等より構成されてい
る。

【００１４】データフィールド２０２は、データ再生の
ため再生信号に同期したクロックを抽出するため領域で
あるＶＦ０3 ２２１、データのバイト同期を得るための
ＳＹＮＣ２２２、データ２２３、ＷＯＲＭタイプのディ
スクにライト履歴を書き込むための領域であるＳＷＦ２
２４、データのエラー検出，訂正をおこなうためのＣＲ
Ｃ符号２２５，ＥＣＣ符号２２６で構成されている。な
おデータ２２３，ＳＷＦ２２４，ＣＲＣ２２５，ＥＣＣ
２２６は３０バイト単位で４０のセグメントに分割され
ていて、セグメント間には、バイト同期をかけ直すため
のマークであるＲＥＳＹＮＣ２２７が挿入されている。

【００１５】さて、図示せぬホストコンピュータよりＳ
ＣＳＩインタフェース回路３を介して、ＣＰＵ４にデー
タライト命令が発行されると、ＣＰＵ４は、シーク制御
回路１２にシーク命令を発行する。シーク制御回路１２
は光ヘッド６をターゲットセクタが属するトラックへ移
動させる。光ヘッド６は前記トラックにレーザを照射す
ることで、前記トラックの再生信号２２を得る。リード
チャンネル６は、前記再生信号２２より、セクタマーク
再生データ２３を構成する。セクタマーク検出回路１０
はセクタマーク再生データ２３からセクタマーク２１１
を検出する。これとともに、リードチャンネル８、クロ
ックコンバイン回路２は、前記再生信号２２より、再生
データ２４を作成する。

【００１６】ＩＤリード回路１１はへッダ２０１の再生
データ２４から、セクタマーク検出をトリガーにして、
ＩＤ２１４を読み出し、これをターゲットセクタのアド
レスと比較する。読み出されたＩＤがターゲットセクタ
のアドレスと一致するまで、前記セクタマーク検出と前
記ＩＤリードを繰り返すことでターゲットセクタをアク
セスする。ターゲットセクタに記録されるデータ２２３
は、ＳＣＳＩインタフェース回路３を介して予めホスト
コンピュータよりデータバッフファ１４に転送されてい
る。ＥＣＣ回路１３でＳＷＦ２２４，ＣＲＣ符号２２
５，ＥＣＣ符号２２６が付加され、データ変調回路で、
（１，７）ＲＬＬ符号化，ＶＦ０3 ２２１，ＳＹＮＣ２
２２，ＲＥＳＹＮＣ２２７の挿入、エッジ記録方式に対
応した記録信号２１に変換という一連の変調処理が行わ
れた後、光ヘッド６が、前記記録信号２１に対応したピ
ットをターゲットセクタに形成する。

【００１７】一方、ホストコンピュータより、ＳＣＳＩ
インタフェース回路３を介して、ＣＰＵ４にデータリー
ド命令が発行されると、ＣＰＵ４は、データライト時と
同様の方法で、ターゲットセクタへのアクセスを実施す
る。ターゲットセクタヘアクセス後、データ復調回路９
は、ターゲットセクタのデータフィールド２０２の再生
データ２４に、ＳＹＮＣ２２２，ＲＥＳＹＮＣ２２７の
検出によるバイト同期の確立、（１，７）ＲＬＬ複号化
という一連の復調処理を行う。ＥＣＣ回路１３でエラー
訂正を行なった後、データ２２３が再生される。データ
２２３は、データバッファ１４，ＳＣＳＩインタフェー
ス回路３を介して、ホストコンピュータへ転送される。

【００１８】リードチャンネル８は、光ヘッド６から入
力される再生信号２２を２値化する。この２値化データ
は、セクタマーク再生データ２３として出力される。ま
た、リードチャンネル８は、前記２値化データから、そ
の立ち上がりエッジに同期したクロック（ＲＣＬＫ0 ２
７）と立ち下がりエッジに同期したクロック（ＲＣＬＫ
1 ２８）を抽出する。このクロック抽出は、２Ｔの連続
パターンが記録されているＶＦＯ1 ２１２，ＶＦ０2 ２
１５，ＶＦ０3 ２２１で行われる。また、リードチャン
ネル８は、２値化データをＲＣＬＫ0 ２７でサンプリン
グし、その立ち上がりを検出する。そして立ち上がり位
置のみ”１”を示す立ち上がりデータ（ＲＤＡＴＡ0 ２
５）を作成する。

【００１９】また、リードチャンネル８は、２値化デー
タをＲＣＬＫ1 ２８でサンプリングし、その立ち下がり
を検出する。そして立ち下がり位置のみ”１”を示す立
ち上がりデータ（ＲＤＡＴＡ1 ２６）を作成する。ＲＤ
ＡＴＡ0 ２５，ＲＤＡＴＡ1 ２６，ＲＣＬＫ0 ２７，Ｒ
ＣＬＫ1 ２８はクロックコンバイン回路２に出力され
る。クロックコンバイン回路２は、前記４つのデータと
クロックより、ＲＤＡＴＡ0 ２５とＲＤＡＴＡ1 ２６の
間の正規の位置からのシフト量を自動的に補正し、両デ
ータを合成する。合成されたデータは、再生データ２４
として出力される。以下、クロックコンバイン回路２の
動作について詳細に説明する。

【００２０】図３は本発明の一実施形態のよるクロック
コンバイン回路２の構成を示す図である。３０１はＦＩ
ＦＯ回路、３０２は信号合成回路、３０３は信号選択回
路である。図４及び図５は、ＦＩＦＯ回路の構成を示す
図であり、第１のシフトレジスタ４０６，６個のメモリ
０〜５［４００〜４０５］，第１のリングカウンタ４０
７，第２のリングカウンタ４０８，第１の出力バッファ
４０９，第２の出力バッファ４１０，第１の入力バッフ
ァ４１１より構成される。

【００２１】第１のシフトレジスタ４０６は、ＲＤＡＴ
Ａ0 ２５をＲＣＬＫ0 ２７に同期して４Ｔ（Ｔはクロッ
ク周期）遅延させる、４段のシフトレジスタである。メ
モリｍ（ｍ＝０〜５）は、ライトポインタｍが”１”の
時、ＲＤＡＴＡ1 ２６をＲＣＬＫ1 ２８に同期して取り
込み、リードポインタｍが”１”の時、格納されていた
データををＲＣＬＫ0 ２８に同期して出力する。第１の
リングカウンタ４０７は、リング状につながっている６
個のフリップフロップ（フリップフロップＷ０〜Ｗ５
［４２０〜４２５］）で構成されている。リセット信号
４４０が”１”の時、フリップフロップＷ０が”１”
に、残りが”０”にセットされ、リセット信号４４０
が”０”の時、”１”になっているフリップフロップＷ
ｍ（ｍ＝０〜５）がＲＣＬＫ1 ２８に同期してシフトさ
れる。

【００２２】さらにフリップフロップＷ０〜Ｗ５の出力
は、メモリ０〜５のライトポインタ０〜５［４５０〜４
５５］として出力される。第２のリングカウンタ４０８
は、リング状につながっている６個のフリップフロップ
（フリップフロップＲ０〜Ｒ５［４３０〜４３５］）で
構成されている。リセット信号４４０が”１”の時、フ
リップフロップＲ３が”１”に、残りが”０”にセット
され、リセット信号４４０が”０”の時、”１”になっ
ているフリップフロップＲｍ（ｍ＝０〜５）がＲＣＬＫ
0 ２７に同期してシフトされる。さらにフリップフロッ
プＲ０〜Ｒ５の出力は、メモリ０〜５のリードポインタ
０〜５［４６０〜４６５］として出力される。

【００２３】第１の出力バッファ４０９は第１のシフト
レジスタ４０６の出力を１Ｔ遅延し、ＲＤＡＴＡ0D４４
１として出力する。第２の出力バッファ４１０はメモリ
０〜５の出力のＯＲをとり、１Ｔ遅延した後で、ＲＤＡ
ＴＡ1D４４２として出力する。つまり、ＦＩＦＯ回路３
０１は、請求項４に記載のＦＩＦＯ回路を、Ｎ＝Ｍ＝
３，Ｉ＝０とした場合の一実施形態である。また、リセ
ット信号４４０は、図１のデータ復調回路９等から出力
され、第１の入力バッファ４１１により、ＲＣＬＫ0 ２
７の立ち下がりで取り込まれる。アクセスされたセクタ
のＶＦＯ1 ２１２で”０”となり、ＩＤリード終了後
に”１”となる。また、リードターゲットセク夕のＶＦ
０3 ２２１で”０”となり、データリード終了後に”
１”となる。

【００２４】図６は、信号合成回路３０２の構成を示す
図であり、第２のシフトレジスタ５０７，第３のシフト
レジスタ５０８，ＯＲゲート０〜６［５００〜５０６］
で構成される。第２のシフトレジスタ５０７は、ＲＤＡ
ＴＡ0D４４１をＲＣＬＫ0 ２７に同期して４Ｔ遅延させ
る、４段のシフトレジスタである。第３のシフトレジス
タ５０８は、ＲＤＡＴＡ1D４４２をＲＣＬＫ0 ２７に同
期して７Ｔ遅延させる、７段のシフトレジスタであり、
各レジスタからの遅延データ０〜６［５２０〜５２６］
がＯＲゲート０〜６へ出力される。ＯＲゲートｎ（ｎ＝
０〜６）は、第２のシフトレジスタ５０７の最終段レジ
ス夕の出力と遅延データｎのＯＲをとり、合成データｎ
として出力する。つまり、信号合成回路３０２は、請求
項６に記載の信号合成回路をＫ＝Ｌ＝３とした場合の一
実施形態である。

【００２５】図７は、信号選択回路３０３の構成を示す
図であり、７個のマーク検出回路０〜６［６００〜６０
６］，マルチプレクサ６０７，マーク検出制御回路６０
８で構成されている。マーク検出回路ｎ（ｎ＝０〜６）
は、合成データｎから特定のマークパターンを検出す
る。検出ウインドウ信号0 ６１０が”１”の時には、Ｖ
ＦＯ1 ［２１２］に含まれる２Ｔ繰り返しパターンの検
出を行う。２Ｔ繰り返しパターンが検出された場合には
検出信号ｎを”１”にセットする。検出ウインドウ信号
1 ６１１が”１”の時には、ＶＦ０3 ［２２１］に含ま
れる２Ｔ繰り返しパターンの検出を行う。２Ｔ繰り返し
パターンが検出された場合には検出信号ｎを”１”にセ
ットする。

【００２６】検出ウインドウ信号2 ６１２が”１”の時
には、ＲＥＳＹＮＣ２２７の検出を行う。ＲＥＳＹＮＣ
２２７が検出された場合には検出信号ｎを”１”にセッ
トする。マルチプレクサ６０７は、検出信号０〜６［６
２０〜６２６］中の検出信号ｎ（ｎ＝０〜６）が”１”
の時、合成信号ｎを再生データ２４として出力する。マ
ーク検出制御回路６０８は、マーク検出回路ｎが検出信
号ｎを出力した場合に、他のマーク検出回路の検出信号
を”０”にリセットする。また、マーク検出制御回路６
０８は、検出信号0 ６１０または検出ウインドウ信号1
６１１が”１”の時には、マーク検出回路0 ６００，マ
ーク検出回路5 ６０５，マーク検出回路6 ６０６の検出
動作をＯＦＦにする。つまり、信号選択回路３０３は、
請求項１０に記載の信号選択回路を、Ｋ＝Ｌ＝３，検出
ウインドウ信号数＝３とした場合の一実施形態である。

【００２７】さて、クロックコンバイン回路２の動作
を、タイミングチャートを参照しながら説明していく。
図９は、クロックコンバイン回路が、ＶＦ０3 ２２１
で、両エッジ間の正規の位置からのシフト量（＝フュー
ズエラー）を補正する動作を示したタイミングチャート
である。図９では、ＲＤＡＴＡ1 （ｅ）は、ＲＤＡＴＡ
0 （ｃ）に対して、１．５Ｔ位相が遅れている。つま
り、１．５Ｔのフェーズエラー（以下、ＲＤＡＴＡ1 の
ＲＤＡＴＡ0 に対する位相遅れをフェーズエラーと定義
する。また、Ｐｅとも称す）があることになる。

【００２８】リセット信号（ａ）が”０”となることに
より、第１の入力バッファ４１１からのリセット出力
（ｂ）も”０”になる。これをトリガーにして、第１の
リングカウンタ４０７、第２のリングカウンタ４０８
は、状態遷移を開始する。つまり、ライトポインタの状
態遷移（ｇ）は、ＲＣＬＫ1 （ｆ）に同期し、Ｗ０-->
Ｗ１-->Ｗ２-->Ｗ３-->Ｗ４-->Ｗ５-->Ｗ０-->・・・の
順に”１”にセットされる。リードポインタの状態遷移
（ｈ）は、ＲＣＬＫ0 （ｄ）に同期し、Ｒ３-->Ｒ４-->
Ｒ５-->Ｒ０-->Ｒ１-->Ｒ２-->Ｒ３-->・・・の順に”
１”にセットされる。

【００２９】これにより、メモリｍ（ｍ＝０〜５）は、
ライトポインタｍが”１”になってから、２．５Ｔ後に
リードポインタｍが”１”となるので、メモリｍにＲＤ
ＡＴＡ1 （ｅ）のデータが格納されてから２．５Ｔ後
に、このデータが出力されることになる。また、ＲＤＡ
ＴＡ0 （ｃ）も第１のシフトレジスタ４０６により３Ｔ
遅延される。以上より、第１の出力バッファ４０９より
出力されるＲＤＡＴＡ0Dは（ｉ）に示す様になり、第２
の出力バッファ４１０より出力されるＲＤＡＴＡ1Dは
（ｊ）に示す様になる。両信号のフェーズエラーは１Ｔ
となっている。

【００３０】ＦＩＦＯ回路３０１は、フェーズエラーを
量子化する（つまり、（α−０．５）Ｔ＜Ｐｅ≦（α＋
０．５）の時にフェーズエラー＝αＴとなる。但し、α
は整数）。つまり、信号合成回路３０２でデジタル的な
位相補正を行える様にする機能を有している。信号合成
回路３０２は、ＲＤＡＴＡ0D（ｉ）と、ＲＤＡＴＡ1D
（ｊ）を−３〜＋３Ｔ遅延した信号を合成し、合成デー
タ０〜６［５１０〜５１６］として出力する。合成デー
タ０〜６のどれが正しくフューズエラーを補正できてい
るかを選択するため、信号選択回路３０３が使われる。

【００３１】図９では、ＶＦ０3 ２２１で位相補正を行
っているので、検出ウインドウ信号1 ６１１が”１”と
なる。マーク検出回路１〜４［６０１〜６０４］が検出
動作ＯＮとなり、合成データ１〜４［５１１〜５１４］
より、２Ｔの繰り返しパターンを検出する。ＲＤＡＴＡ
0D（ｉ）とＲＤＡＴＡ1D（ｊ）は１Ｔのフェーズエラー
が生じているため、ＲＤＡＴＡ0D（ｉ）と、ＲＤＡＴＡ
1D（ｊ）の−１Ｔ遅延データとの合成データである合成
データ２が、フューズエラーを補正できたデータとな
る。この合成データ２に対しパターン検出を行うマーク
検出回路2 ６０２が、マーク検出ＯＫとなり、マルチプ
レクサ６０７への検出信号2 ６２２が”１”となる。

【００３２】他のマーク検出回路は検出ＮＧまたは検出
動作ＯＦＦであるため、検出信号０，１，３，４，５
は”０”となる。よって、マルチプレクサは、合成デー
タ２を再生データ（ｋ）として出力する。以上の様に、
クロックコンバイン回路２は、フューズエラーを補正
し、正しい再生データ（ｋ）を生成する機能を有してい
る。図９に示したＶＦ０3 ２２１での位相補正は、後続
のＳＹＮＣ２２２の検出とデータ２２３の読み出しのた
め有効である。この実施形態では、−１．５Ｔ＜ｐｅ≦
２．５Ｔの範囲のフェーズエラーを補正できる。

【００３３】なお、第１の実施形態では、マーク検出回
路０，５，６の検出動作をＯＦＦにしている。これは、
以下の理由によるものである。ＶＦ０3 ２２１の２Ｔ繰
り返しパターンをリファレンスパターンとして位相補正
を行う場合、パターンの周期性により、合成データ０と
合成データ４，合成データ１と合成データ５，合成デー
タ２と合成データ６が同一のデータとなってしまう。こ
の場合、マーク検出回路０〜６を検出動作ＯＮにして信
号選択を行うと、２つのマーク検出回路の検出信号が同
時に”１”になってしまうことがあり、マルチプレクサ
６０７が信号選択を行えなくなってしまう。本実施形態
では、位相エラーが大きい程、発生頻度は低いと考え、
大きい位相エラーの補正に使うマーク検出回路０，５，
６を検出動作ＯＦＦにすることとした。

【００３４】図９の例では、ＶＦ０3 ２２１で位相補正
を行った場合についてのみ述べたが、本実施形態は、Ｖ
ＦＯ1 ２１２，ＲＥＳＹＮＣ２２７でも位相補正を実現
できる。ＶＦＯ1 ２１２での位相補正は、後続のアドレ
スマーク２１３の検出とＩＤ２１４の読み出しのため有
効であり、本実施形態では、−１．５Ｔ＜Ｐｅ≦２．５
Ｔの範囲のフューズエラーを補正できる。また、ＲＥＳ
ＹＮＣ２２７をリファレンスパターンとした位相補正
は、セグメント単位で位相補正をかけ直す場合に有効で
ある。本実施形態では、３．５Ｔ＜Ｐｅ≦３．５Ｔの範
囲のフェーズエラーを補正できる。

【００３５】なお、本実施形態は、上記以外の領域で
も、（１）特定パターンを有し、（２）事前にリードチ
ャンネル８で、ＲＣＬＫ0 ２７，ＲＣＬＫ1 ２８の抽出
が行われている、という条件を満足する領域なら、位相
補正を実現できる。例えば、データ２２３の読み出しの
ため、ＳＹＮＣ２２２をリファレンスパターンした位相
補正を行うことも可能である。この場合、ＳＹＮＣ２２
２が周期性を持っていないため、本実施形態では−３．
５Ｔ＜Ｐｅ≦３．５Ｔの範囲のフューズエラーを補正で
きる。例えば、ＩＤ２１４の読み出しのため、アドレス
マーク２１３をリファレンスパターンとした位相補正を
行うことも可能である。この場合、アドレスマーク２１
３が周期性を持っていないため、本実施形態では−３．
５Ｔ＜Ｐｅ≦３．５Ｔの範囲のフェーズエラーを補正で
きる。

【００３６】また、本実施形態では、位相合成回路３０
２，信号選択回路３０３の設計定数Ｋ，ＬをＫ＝Ｌ＝３
で実現したものであるが、本実施形態のクロックコンバ
イン回路２は、Ｋ，Ｌを大きくすることにより、フェー
ズエラーの補正能力を高くすることが可能である。つま
り、Ｋ＝ｋ，Ｌ＝１の時、一（１＋０．５）Ｔ＜ｐｅ≦
（ｋ＋０．５）Ｔの範囲のフェーズエラーを補正でき
る。本実施形態は、位相補正機能によりフェーズエラー
を補正した後、その後のフェーズエラーの変動を抑止す
る機能を持っている。この機能は、ＦＩＦＯ回路３０１
によりもたらされる。図１０のタイミングチャートを使
って、本機能を説明する。なお、図１０の（ｃ）〜
（ｋ）の信号は、図９の（ｃ）〜（ｋ）の信号と同様で
ある。また図１０では、初期状態（＝位相補正実施時）
でのフューズエラーを０とした。

【００３７】図１０を見ると、初期状態ではメモリｍ
（ｍ＝０〜５）は、ライトポインタｍを”１”と認識し
データを格納してから、３Ｔ後にリードポインタｍを”
１”と認識しデータを出力する。その後、フューズエラ
ーが０-->＋２．５Ｔと変動することで、ライトポイン
タｍを”１”と認識した０．５Ｔ後に、リードポインタ
ｍを”１”と認識することとなる。フェーズエラー変動
後もデータを格納するタイミングがデータを出力するタ
イミングを追い越していないので、再生データ（ｋ）に
エラーは発生していない。つまり、２．５Ｔのフューズ
エラーの変動が抑止できていることになる。本実施形態
では、−（３＋β）Ｔ＜Ｐｅｔ≦（３−β）Ｔの範囲の
フューズエラー変動（初期状態からのフェーズエラーの
変動量。Ｐｅｔとも称す）を抑止できる。

【００３８】但し、初期状態で、フェーズエラーはＰｅ
＝（α＋β）Ｔであり、αは整数，βは−０．５＜β≦
０．５の小数である。また、本実施形態では、ＦＩＦＯ
回路３０１の設計定数Ｍ，ＮをＭ＝Ｎ＝３で実現したも
のであるが、本実施形態のクロックコンバイン回路２
は、Ｍ，Ｎを大きくすることにより、フェーズエラー変
動の抑止能力を高くすることが可能である。つまり、Ｍ
＝ｍ，Ｎ＝ｎの時、−（ｎ＋β）Ｔ＜Ｐｅｔ≦（ｍ−
β）Ｔの範囲のフューズエラー変動を抑止できる。記録
媒体上の欠陥の影響で、データ及びＩＤ中の再生時、ク
ロックが数ビット分多くなったり、抜けたりする現象が
起きることがある。これをビットスリップという。ビッ
トスリップ発生時には、ＲＣＬＫ0 ２７とＲＣＬＫ1 ２
８が同数スリップすることもあるし、どちらかのクロッ
クが多く（または少なく）スリップすることもある。

【００３９】本実施形態の光磁気ディスク装置１は、デ
ータフィールド２０２の任意のセグメントで、ＲＣＬＫ
0 ２７とＲＣＬＫ1 ２８に同数のビットスリップが発生
しても、次のＲＥＳＹＮＣ検出時にバイト同期のかけ直
しを行うことで、そのＲＥＳＹＮＣ以降のセグメントで
データ再生を再開できる。しかし、ＲＣＬＫ0 ２７とＲ
ＣＬＫ1 ２８のいずれかが多くまたは少なくスリップし
た場合には、クロックコンバイン回路２でＲＥＳＹＮＣ
２２７による位相補正を行った後に、同じＲＥＳＹＮＣ
によりバイト同期をかけ直さねばならない。ビットスリ
ップにより、クロックコンバイン回路２が補正できない
フェーズエラーが発生した場合、本実施形態では、ビッ
トスリップ発生後のデータを再生できなくなってしま
う。正しく補正された再生データ２４をデータ復調回路
９に供給できなくなり、バイト同期をかけ直せなくなっ
てしまうからである。

【００４０】図１１のタイミングチャートは、前記問題
点の具体例である。なお、図１１の（ｃ）〜（ｋ）の信
号は、図９の（ｃ）〜（ｋ）の信号と同様である。図１
１では、初期状態（＝位相補正実施時）で１Ｔのフェー
ズエラーが発生している。さらに、ビットスリップによ
りＲＣＬＫ0 （ｄ）が３クロック分減少している。この
ため、信号合成回路３０２の入力（ＲＤＡＴＡ0D
（ｉ），ＲＤＡＴＡ1D（ｊ）間）では、４Ｔのフェーズ
エラーが発生することになる。信号合成回路３０２と信
号選択回路３０３は、±３Ｔを越えるフェーズエラーが
入力すると、補正量の修正動作を行えないので、４Ｔの
フェーズエラーを従来の補正量だけ位相補正した、３Ｔ
のフューズエラーを持つ再生データ（ｋ）が出力されて
しまうことになる。

【００４１】前記問題点は、位相合成回路３０２，信号
選択回路８０３の設計定数Ｋ，ＬをＫ＝Ｌ＝４で実現す
れば（つまり、第２のシフトレジスタ５０７，第３のシ
フトレジスタ５０８の段数とマーク検出回路の個数を増
やす）、解消できる。しかし、以下に説明する第２の実
施形態のクロックコンバイン回路を用いれば、位相合成
回路３０２，信号選択回路３０３の回路規模を増やすこ
となく、前記問題点を解消できる。

【００４２】本発明の第２の実施形態のクロックコンバ
イン回路も、第１の実施形態（図３）と同様に、ＦＩＦ
Ｏ回路３０１、信号合成回路３０２、信号選択回路３０
３で構成される。信号合成回路３０２，信号選択回路３
０３の構成も第１の実施形態（図６と図７）と同様であ
る。図８に第２の実施形態によるＦＩＦＯ回路３０１の
構成を示す。ＦＩＦＯ回路３０１には、メモリ０〜５
［４００〜４０５］，第１のシフトレジスタ４０６，第
１のリングカウンタ４０７，第２のリングカウンタ４０
８，第１の出力バッファ４０９，第２の出力バッファ４
１０，第１の入力バッファ４１１が含まれる。これら
は、第１の実施形態と同様の回路であるため説明を省略
する。

【００４３】また第１の実施形態と同様に、２５はＲＤ
ＡＴＡ0 、２６はＲＤＡＴＡ1 ，２７はＲＣＬＫ0 ，２
８はＲＣＬＫ1 ，４５０〜４５５はライトポインタＷ０
〜Ｗ５，４６０〜４６５はリードポインタＲ０〜Ｒ５，
４４０はリセット信号，４４１はＲＤＡＴＡ0D，４４２
はＲＤＡＴＡ1Dである。さて、第２の実施形態のＦＩＦ
Ｏ回路３０１は、リングカウンタ・リセット回路７０１
を持つ。リングカウンタ・リセット回路７００は、ＡＮ
Ｄゲート０〜５［７０１〜７０６］，６入力ＯＲゲート
７０７，フリップフロップ７０８，２入力ＯＲゲート７
０９で構成されている。ＡＮＤゲートｍ（ｍ＝０〜５）
には、ライトポインタＷｍとリードポインタＲｍが入力
される。ＡＮＤゲート０〜５の出力は、６入力ＯＲゲー
ト７０７に入力される。６入力ＯＲゲート７０７の出力
はフリップフロップ７０８でＲＣＬＫ1２８でサンプリ
ングされた後、２入力ＯＲゲート７０９の一方の端子に
接続される。

【００４４】２入力ＯＲゲート７０９の一方の端子に
は、リセット信号４４０が入力される。２入力ＯＲゲー
ト７０９の出力は、第１の入力バッファ４１１へ出力さ
れる。つまり、リングカウンタ・リセット回路７００
は、ライトポインタとリードポインタの状態をＲＣＬＫ
1 ２８で監視し、ライトポインタＷｍとリードポインタ
Ｒｍが同時に”１”となった場合に、第１のリングカウ
ンタ４０７，第２のリングカウンタ４０８をリセットす
る機能を持つものである。

【００４５】図１２のタイミングチャートにより、第２
の実施形態の動作を説明する。図１２の（ｂ）〜（ｋ）
の信号は、図９の（ｂ）〜（ｋ）の信号と同様である。
図１２でも、初期状態（＝位相補正実施時）で１Ｔのフ
ェーズエラーが発生している。さらに、ビットスリップ
によりＲＣＬＫ0 （ｄ）が３クロック分減少している。
しかし、ＲＣＬＫ0 （ｄ）が３クロック減少すると、ラ
イトポインタＷ０とリードポインタＲ０が同時に”１”
になる（信号（ｇ），（ｈ）参照）。リングカウンタ・
リセット回路７００は、これによりビットスリップ発生
をキャッチし、第１のリングカウンタ４０７，第２のリ
ングカウンタ４０８をリセットする。そして、リセット
がかかってから１１Ｔ後、信号合成回路３０２の入力間
（ＲＤＡＴＡ0D（ｉ），ＲＤＡＴＡ1D（ｊ））では、フ
ューズエラーが１Ｔに戻り、正しい再生データ（ｋ）が
出力される。以上より、第１の実施形態では対処できな
かったビットスリップに、第２の実施形態では対処でき
ている。

【００４６】第２の実施形態では、ライトポインタＷｍ
とリードポインタＲｍが同時に”１”になる、つまり、
ライトポインタの”１”になるフリップフロップの番号
とリードポインタの”１”になるフリップフロップの番
号が一致した場合に、第１のリングカウンタ４０７，第
２のリングカウンタ４０８がリセットされる。しかし、
前記フリップフロップ間の番号の差が±１Ｔ以内（第２
の実施形態の改良１）、あるいは士２Ｔ以内（第２の実
施形態の改良２）になったら前記２つのリングカウンタ
にリセットをかける様にすると、ビットスリップへの対
応能力は更に強化される。

【００４７】下表に、第１の実施形態，第２の実施形態
及びその改良１，改良２のビットスリップ対応能力を示
す。第１の実施形態，第２の実施形態，改良１の順に対
応能力は強化され、改良２に至ると全てのビットスリッ
プに対応できることとなる。ただし、下表のビットスリ
ップ対応能力の項において、”γ≦対応”のγは、γ＝
（ＲＣＬＫ1 のビットスリップ数）−（ＲＣＬＫ0 のビ
ットスリップ数）である。

【表１】 以上、第１，２の実施形態では、立ち上がりデータ再生
信号及びそれに同期したクロックをＲＤＡＴＡ0 ２５，
ＲＣＬＫ0 ２７、立ち下がりデータ再生信号及びそれに
同期したクロックをＲＤＡＴＡ1 ２６，ＲＣＬＫ1 ２８
とした。しかし、本実施形態のクロックコンバイン回路
２は、立ち上がりデータ再生信号及びそれに同期したク
ロックをＲＤＡＴＡ1 ２６，ＲＣＬＫ1 ２８、立ち下が
りデータ再生信号及びそれに同期したクロックをＲＤＡ
ＴＡ0 ２５，ＲＣＬＫ0 ２７としても、同様の効果が得
られる。また、第１，２の実施形態は、クロックコンバ
イン回路２の設計定数Ｋ，Ｌ，Ｍ，ＮをＮ＝Ｌ＝３，Ｍ
＝Ｋ＝３としたものである。本実施形態のクロックコン
バイン回路２は、ビットスリップへの対応能力を得るた
め、Ｎ≦Ｌ，Ｍ≦Ｋで設計することが好ましく、かつＮ
とＬの差、ＭとＫの差が大きい程対応能力が高くなる。

【００４８】

【発明の効果】以上のように本発明によれば、フェーズ
エラーを補正することができ、フェーズエラーのない再
生データを供給することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態の光磁気ディスク装置
のブロック図。

【図２】本発明の第１の実施形態の光磁気ディスクのセ
クタフォーマット図。

【図３】本発明の第１の実施形態のクロックコンバイン
回路の構成図。

【図４】本発明の第１の実施形態のＦＩＦＯ回路の構成
図。

【図５】本発明の第１の実施形態のＦＩＦＯ回路の構成
図。

【図６】本発明の第１の実施形態の信号合成回路の構成
図。

【図７】本発明の第１の実施形態の信号選択回路の構成
図。

【図８】本発明の第２の実施形態のＦＩＦＯ回路の構成
図。

【図９】本発明の第１の実施形態の第１の効果を説明す
るタイミングチャート。

【図１０】本発明の第１の実施形態の第２の効果を説明
するタイミングチャート。

【図１１】本発明の第１の実施形態の問題点を説明する
タイミングチャート。

【図１２】本発明の第２の実施形態の効果を説明するタ
イミングチャート。

【符号の説明】

１；光磁気ディスク装置， ２；クロックコンバイン回
路，３０１；ＦＩＦＯ回路，３０２；信号合成回路，３
０３；信号選択回路、４００〜４０６；メモリ０〜５、
４０６；第１のシフトレジスタ，４０７；第１のリング
カウンタ，４０８；第２のリングカウンタ、５００〜５
０６；０Ｒゲート０〜６，５０７；第２のシフトレジス
タ，５０８；第３のシフトレジスタ，６００〜６０６；
マーク検出回路０〜６，６０７；マルチプレクサ，７０
０；リングカウンタ・リセット回路。

フロントページの続き (72)発明者 鈴木 史郎 東京都渋谷区代々木１−24−10 ＴＳビル 旭化成マイクロシステム株式会社内 (72)発明者 木村 勇雄 東京都千代田区丸の内３丁目２番３号 株 式会社ニコン内 (72)発明者 ダニエル．ウー アメリカ合衆国．80906 コロラド，コロ ラド スプリングス，エクゼキューティヴ サークル 2180 エム・エム・アイ・ホ ールディング・インコーポレイテッド内

Claims (11)

【特許請求の範囲】
1. 【請求項１】記録媒体中に形成された局部的な記録領域
   より得られる再生信号の立ち上がりをデータとする立ち
   上がり再生信号を、立ち上がりクロック信号に同期して
   取り込み、前記再生信号の立ち下がりをデータとする立
   ち下がり再生信号を、立ち下がりクロック信号に同期し
   て取り込み、取り込まれた前記立ち上がり再生信号と前
   記立ち下がり再生信号を、前記立ち上がりクロック信号
   に同期させて出力するＦＩＦＯ回路と、 前記立ち下がり再生信号を−ＫＴからＬＴ（Ｋ，Ｌは任
   意の整数。Ｔはクロック周期）遅延させた信号と前記立
   ち上がり再生信号とを合成し、（Ｋ＋Ｌ＋１）個の合成
   信号を出力する信号合成回路と、 前記（Ｋ＋Ｌ＋１）個の合成信号に対し独立に再生信号
   中に含まれるマークの検出を行い、検出されたマークに
   基づいた合成信号を出力する信号選択回路とを有するこ
   とを特徴とするクロック・コンバイン回路。
2. 【請求項２】請求項１に記載のクロック・コンバイン回
   路であって、 前記ＦＩＦＯ回路は、 前記立ち上がり再生信号を前記立ち上がりクロック信号
   に同期して遅延させる（Ｎ＋１）段（Ｎは整数）の第１
   のシフトレジスタと、 ライトポインタがＯＮの時、前記立ち下がり再生信号を
   前記立ち下がりクロック信号に同期して取り込み、リー
   ドポインタがＯＮの時、格納されていた立ち下がり再生
   信号を立ち上がりクロック信号に同期して出力する、
   （Ｍ＋Ｎ）個（Ｍは整数）のメモリと、 リング状につながっている（Ｍ＋Ｎ）個のフリップフロ
   ップにより構成され、リセット信号がＯＮの時、Ｉ番目
   （Ｉは整数で０≦Ｉ＜（Ｍ＋Ｎ））のフリップフロップ
   が”ＯＮ”に、残りのフリップフロップが”ＯＦＦ”に
   セットされ、前記リセット信号がＯＦＦの時、”ＯＮ”
   になっているフリップフロップが前記立ち下がりクロッ
   ク信号に同期してシフトしていき、各フリップフロップ
   の出力は、前記（Ｍ＋Ｎ）個のメモリにライトポインタ
   として１対１で接続される、第１のリングカウンタと、 リング状につながっている（Ｍ＋Ｎ）個のフリップフロ
   ップより構成され、リセット信号がＯＮの時、Ｊ番目
   （Ｊは、（Ｉ＋Ｎ）／（Ｍ＋Ｎ）の剰余）のフリップフ
   ロップが”ＯＮ”に、残りのフリップフロップが”ＯＦ
   Ｆ”にセットされ、前記リセット信号がＯＦＦの時、”
   ＯＮ”になっているフリップフロップが前記立ち上がり
   クロック信号に同期してシフトしていき、各フリップフ
   ロップの出力は、前記（Ｍ＋Ｎ）個のメモリにリードポ
   インタとして１対１で接続される、第２のリングカウン
   タとを備えることを特徴とするクロック・コンバイン回
   路。
3. 【請求項３】請求項２に記載のクロック・コンバイン回
   路であって、 Ｎ≦ＬかつＭ≦Ｋであることを特徴とするクロック・コ
   ンバイン回路。
4. 【請求項４】請求項２又は請求項３に記載のクロック・
   コンバイン回路であって、 前記第１及び第２のリングカウンタに入力されるリセッ
   ト信号が、外部から入力されることを特徴とするクロッ
   ク・コンバイン回路。
5. 【請求項５】請求項５に記載のクロック・コンバイン回
   路であって、 前記第１のリングカウンタ中の”ＯＮ”になっているフ
   リップフロップの位置と、前記第２のリングカウンタ中
   のの”ＯＮ”になっているフリップフロップの位置を監
   視し、両者が特定の位置関係になった時に前記リセット
   信号を”ＯＮ”にするリングカウンタ・リセット回路を
   有し、そのリングカウンタ・リセット回路は、外部から
   入力されるリセット信号と内部で作成したりセット信号
   のＯＲ出力を、前記第１及び第２のリングカウンタに出
   力することを特徴とするクロック・コンバイン回路。
6. 【請求項６】請求項１に記載のクロック・コンバイン回
   路であって、 信号合成回路は、 前記立ち上がり再生信号を前記立ち上がりクロック信号
   に同期して遅延させる（Ｋ＋１）段の第２のシフトレジ
   スタと、 前記立ち下がり再生信号を前記立ち下がりクロック信号
   に同期して遅延させる（Ｋ＋Ｌ＋１）段の第３のシフト
   レジスタと、 前記第２のシフトレジスタの（Ｋ＋１）段の出力と、前
   記第３のシフトレジスタ各段の出力を合成する、（Ｋ＋
   Ｌ＋１）個のＯＲゲートとを備えたことを特徴するクロ
   ック・コンバイン回路。
7. 【請求項７】請求項１に記載のクロック・コンバイン回
   路であって、 前記信号選択回路は、 前記（Ｋ＋Ｌ＋１）個の合成信号の各々に対し独立に、
   再生信号中に含まれる特定のマークパターンの検出を行
   い、検出された場合はマーク検出信号を出力する（Ｋ＋
   Ｌ＋１）個のマーク検出回路と、 前記マーク検出回路の１つからマーク検出信号が出力さ
   れることにより、そのマーク検出信号に対応する合成信
   号を出力するマルチプレクサとを備えたことを特徴とす
   るクロック・コンバイン回路。
8. 【請求項８】請求項７に記載のクロック・コンバイン回
   路であって、 それぞれの前記マーク検出回路は、検出ウインドウ信号
   が”ＯＮ”の時のみ、マーク検出を行うことを特徴とす
   るクロック・コンバイン回路。
9. 【請求項９】請求項７に記載のクロック・コンバイン回
   路であって、 それぞれの前記マーク検出回路が、複数の検出ウインド
   ウ信号のいずれかが”ＯＮ”の時にマーク検出を行い、
   かつ”ＯＮ”になっている検出ウインドウ信号の違いに
   よって、検出するマークパターンを変えることを特徴と
   するクロック・コンバイン回路。
10. 【請求項１０】請求項９に記載のクロック・コンバイン
    回路であって、 ”ＯＮ”になっている検出ウインドウ信号の違いによっ
    て、特定のマーク検出回路の動作をＯＦＦにすることを
    特徴とするクロック・コンバイン回路。
11. 【請求項１１】請求項１から請求項１０のうちのいずれ
    かに記載のクロック・コンバイン回路であって、 前記立ち上がり再生信号を、記録媒体中に形成された局
    部的な記録領域より得られる再生信号の立ち下がりをデ
    ータとする立ち下がり再生信号に換え、 前記立ち上がりクロック信号を立ち下がりクロック信号
    に換え、 前記立ち下がり再生信号を、記録媒体中に形成された局
    部的な記録領域より得られる再生信号の立ち上がりをデ
    ータとする立ち上がり再生信号に換え、 前記立ち下がりクロック信号を立ち上がりクロック信号
    に換えたことを特徴とするクロック・コンバイン回路。