JPH1074809A - Semiconductor wafer - Google Patents
Semiconductor waferInfo
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- JPH1074809A JPH1074809A JP23083896A JP23083896A JPH1074809A JP H1074809 A JPH1074809 A JP H1074809A JP 23083896 A JP23083896 A JP 23083896A JP 23083896 A JP23083896 A JP 23083896A JP H1074809 A JPH1074809 A JP H1074809A
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Abstract
(57)【要約】
【課題】 集積回路形成部の面積を増加させることなく
プロービングを簡単に行う 。
【解決手段】 半導体のウエハに複数配列して配置され
た集積回路形成部（２）と、該半導体のウエハに形成さ
れ複数の集積回路形成部の間に介在する分割ライン
（５）とを備えた半導体ウエハにおいて、上記分割ライ
ン上にプローブに接触測定されるテスト用パッド（４）
を配置し、該テスト用パッドと前記集積回路形成部とを
拡散層により形成される抵抗（３）により接続する。
(57) [Problem] To easily perform probing without increasing the area of an integrated circuit forming portion. SOLUTION: An integrated circuit forming part (2) arranged in plural on a semiconductor wafer and a dividing line (5) formed on the semiconductor wafer and interposed between the plural integrated circuit forming parts are provided. Test pad (4) for measuring the contact of the probe on the division line with the semiconductor wafer
And the test pad and the integrated circuit forming portion are connected by a resistor (3) formed by a diffusion layer.
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、集積回路形成部の
面積を増加させることなくプロービングを簡単に行うこ
とができる半導体ウエハの改良に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an improvement in a semiconductor wafer capable of easily performing probing without increasing the area of an integrated circuit forming portion.
【０００２】[0002]
【従来の技術】半導体の集積回路形成部は、１枚のウエ
ハ内に複数個が規則的に配置される。各集積回路形成部
は、プローブカードで個々にプロービングが行われ良品
であるか不良品であるかの判定がおこなわれる。そし
て、この判定に基づき不良品にはマークインキが付けら
れ、その後、各集積回路形成部がモールドのために分割
される。2. Description of the Related Art A plurality of semiconductor integrated circuit forming portions are regularly arranged in one wafer. Each integrated circuit forming unit is individually probed with a probe card and determines whether the product is good or defective. Then, based on this determination, the defective product is marked with mark ink, and then each integrated circuit forming portion is divided for molding.
【０００３】分割された集積回路形成部の内、良品のみ
が組立られることになる。組み立てられた集積回路は、
組み立て後にも検査が行われる。[0003] Of the divided integrated circuit forming portions, only non-defective products are assembled. The assembled integrated circuit
Inspection is also performed after assembly.
【０００４】[0004]
【発明が解決しようとする課題】ウエハ状態で多くの項
目を測定することは、組立品の検査の歩留まりを上げコ
ストの低減となる。しかしながら、多くの項目を測定す
るにはテスト専用のパッドを多く必要とすることにな
る。パッドは集積回路形成部において占める面積が比較
的おおきいので集積回路形成部の面積増大につながる、
という問題がある。Measuring a large number of items in a wafer state increases the yield of assembly inspection and reduces the cost. However, measuring many items requires many test-dedicated pads. The pad occupies a relatively large area in the integrated circuit formation part, which leads to an increase in the area of the integrated circuit formation part.
There is a problem.
【０００５】[0005]
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、半導体のウエハに複数配列して配置
された集積回路形成部と、該半導体のウエハに形成され
複数の集積回路形成部の間に介在する分割ラインとを備
えた半導体ウエハにおいて、上記分割ライン上にプロー
ブに接触測定されるテスト用パッドを配置し、該テスト
用パッドと前記集積回路形成部とを拡散層により形成さ
れる抵抗により接続するようにしている。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has an integrated circuit forming section arranged in a plurality on a semiconductor wafer and a plurality of integrated circuits formed on the semiconductor wafer. In a semiconductor wafer having a dividing line interposed between circuit forming portions, a test pad for contact measurement with a probe is arranged on the dividing line, and the test pad and the integrated circuit forming portion are formed in a diffusion layer. Are connected by a resistor formed by
【０００６】又、本発明によれば、半導体のウエハに複
数配列して配置された集積回路形成部と、該半導体のウ
エハに形成され複数の集積回路形成部の間に介在する分
割ラインとを備えた半導体ウエハにおいて、上記分割ラ
イン上にプローブに接触測定されるテスト用パッドを配
置し、該テスト用パッドと前記集積回路形成部とを拡散
層により形成するとともにアイランドが他の抵抗と独立
している抵抗により接続するようにしている。According to the present invention, a plurality of integrated circuit forming portions arranged on a semiconductor wafer and a dividing line formed on the semiconductor wafer and interposed between the plurality of integrated circuit forming portions are formed. In the semiconductor wafer provided, a test pad for contact measurement with a probe is arranged on the division line, the test pad and the integrated circuit forming portion are formed by a diffusion layer, and the island is independent of other resistors. The connection is made by the resistor.
【０００７】[0007]
【発明の実施の形態】図１は、本発明のシリコンなどで
形成される半導体ウエハを示すもので、（１）は回路素
子が配置される集積回路、（２）は点線と２点鎖線の間
を示しパッドが配置される集積回路形成部、（３）は拡
散層により形成された抵抗、（４）はテストパッド、
（５）はスクライブライン（分割ライン）、（６）は集
積回路形成部（２）内に形成される通常のパッドであ
る。FIG. 1 shows a semiconductor wafer formed of silicon or the like according to the present invention. (1) is an integrated circuit on which circuit elements are arranged, and (2) is a dotted line and a two-dot chain line. An integrated circuit forming portion on which pads are arranged, (3) a resistor formed by a diffusion layer, (4) a test pad,
(5) is a scribe line (division line), and (6) is a normal pad formed in the integrated circuit forming portion (2).
【０００８】集積回路形成部（２）は、図１に示すよう
に半導体ウエハ上に多数個が縦横に規則的に配列されて
集積回路（１）が形成されている。この集積回路（１）
の周縁から外周方向にパッド（６）が形成される。スク
ライブライン（５）は、半導体ウエハ上に形成され、複
数の集積回路形成部（２）の間に格子形に介在して配置
されており、この部分でダイシングが行われる。As shown in FIG. 1, a large number of integrated circuit forming parts (2) are regularly and horizontally arranged on a semiconductor wafer to form an integrated circuit (1). This integrated circuit (1)
The pad (6) is formed in the outer peripheral direction from the peripheral edge of the pad. The scribe line (5) is formed on the semiconductor wafer, and is arranged between the plurality of integrated circuit forming portions (2) in a lattice pattern, and dicing is performed at this portion.
【０００９】テストパッド（４）は、パッド（６）より
もさらに拡張した位置であり、スクライブライン（５）
上に配置する。テストパッド（４）及びパッド（６）
は、集積回路（１）に接続される。テストパッド（４）
は、抵抗（３）を介して集積回路（１）に接続される。
プローブカードは、テストパッド（４）及びパッド
（６）に接触されるので、テストパッド（４）の分だけ
パッド数を増やした状態で集積回路（１）のプロービン
グが可能となる。このため、測定項目が多くなっても集
積回路形成部（２）の面積を増加させずにプロービング
が可能となる。The test pad (4) is a position further extended than the pad (6), and the scribe line (5)
Place on top. Test pad (4) and pad (6)
Is connected to the integrated circuit (1). Test pad (4)
Is connected to the integrated circuit (1) via the resistor (3).
Since the probe card is brought into contact with the test pad (4) and the pad (6), the integrated circuit (1) can be probed with the number of pads increased by the amount of the test pad (4). For this reason, even if the number of measurement items increases, probing can be performed without increasing the area of the integrated circuit forming section (2).
【００１０】又、テストパッド（４）を使用すれば、接
触測定の際に、プローブカードでパッド（６）が損傷す
ることを防止できる。本発明の特徴は、テストパッド
（４）が拡散層などの半導体ウエハ自体から作られる抵
抗（３）を介して集積回路（１）に接続される点であ
る。このようにすることで、集積回路形成部（２）を組
立てモールドを行った後の耐水性を増すことが可能とな
る。The use of the test pad (4) can prevent the probe card from damaging the pad (6) during contact measurement. A feature of the invention is that the test pad (4) is connected to the integrated circuit (1) via a resistor (3) made from the semiconductor wafer itself, such as a diffusion layer. By doing so, it becomes possible to increase the water resistance after the integrated circuit forming section (2) is assembled and molded.
【００１１】例えば、今図１の一点鎖線Ａのラインでダ
イシングが行われたとすると、一点鎖線Ａの断面には、
抵抗部とシリコン部があるが抵抗部もシリコンから作ら
れているので、両者の間に隙間は存在しない。このた
め、抵抗部とシリコン部の境界から水が混入することは
ない。これに対して、仮にテストパッド（４）がアルミ
配線を介して集積回路（１）に接続されたとする。この
ようにすると、集積回路形成部（２）を組立てモールド
を行った後にアルミ配線とシリコン部の境界から水が混
入する恐れがある。For example, if dicing is performed along the line indicated by the dashed line A in FIG.
There is a resistor portion and a silicon portion, but since the resistor portion is also made of silicon, there is no gap between the two. Therefore, water does not enter from the boundary between the resistance portion and the silicon portion. On the other hand, it is assumed that the test pad (4) is connected to the integrated circuit (1) via the aluminum wiring. In this case, after assembling and molding the integrated circuit forming portion (2), there is a possibility that water may enter the boundary between the aluminum wiring and the silicon portion.
【００１２】従って、テストパッド（４）を拡散層など
の半導体ウエハ自体から作られる抵抗（３）を介して集
積回路（１）に接続させることにより耐水性を増すこと
が可能となる。尚、本発明の拡散層は、イオン注入によ
るものデポジションによるもののいずれでもよい。又、
ポリシリコンに不純物を注入してもよい。Therefore, the water resistance can be increased by connecting the test pad (4) to the integrated circuit (1) via the resistor (3) made of the semiconductor wafer itself such as a diffusion layer. The diffusion layer according to the present invention may be formed by either ion implantation or deposition. or,
Impurities may be implanted into polysilicon.
【００１３】[0013]
【発明の効果】以上述べた如く、本発明によれば、スク
ライブライン上に、プローブに接触測定されるテストパ
ッドを設けているので、テストパッドの分だけパッド数
を増やした状態で集積回路のプロービングが可能とな
る。このため、測定項目が多くなっても集積回路形成部
の面積を増加させずにプロービングが可能となる。As described above, according to the present invention, since the test pads for measuring the contact with the probe are provided on the scribe line, the number of the pads is increased by the number of the test pads. Probing becomes possible. Therefore, even if the number of measurement items increases, probing can be performed without increasing the area of the integrated circuit formation portion.
【００１４】又、本発明によれば、テストパッドが拡散
層などの半導体ウエハ自体から作られる抵抗を介して集
積回路に接続している。このようにすることで、集積回
路形成部を組立てモールドを行った後の耐水性を増すこ
とが可能となる。Further, according to the present invention, the test pad is connected to the integrated circuit through a resistor made from the semiconductor wafer itself such as a diffusion layer. By doing so, it is possible to increase the water resistance after the integrated circuit forming section is assembled and molded.
【図１】本発明の半導体ウエハを示す回路図である。FIG. 1 is a circuit diagram showing a semiconductor wafer of the present invention.
（１） 集積回路 （２） 集積回路形成部 （３） 抵抗 （４） テストパッド （５） スクライブライン （６） パッド (1) Integrated circuit (2) Integrated circuit formation part (3) Resistance (4) Test pad (5) Scribe line (6) Pad
Claims (3)
た集積回路形成部と、 該半導体のウエハに形成され複数の集積回路形成部の間
に介在する分割ラインとを備えた半導体ウエハにおい
て、上記分割ライン上にプローブに接触測定されるテス
ト用パッドを配置し、該テスト用パッドと前記集積回路
形成部とを拡散層により形成される抵抗により接続する
ことを特徴とする半導体ウエハ。1. A semiconductor wafer comprising: a plurality of integrated circuit forming portions arranged on a semiconductor wafer; and a dividing line formed on the semiconductor wafer and interposed between the plurality of integrated circuit forming portions. A semiconductor wafer comprising: a test pad for contact measurement with a probe arranged on the division line; and the test pad and the integrated circuit forming portion are connected by a resistor formed by a diffusion layer.
た集積回路形成部と、 該半導体のウエハに形成され複数の集積回路形成部の間
に介在する分割ラインとを備えた半導体ウエハにおい
て、上記分割ライン上にプローブに接触測定されるテス
ト用パッドを配置し、該テスト用パッドと前記集積回路
形成部とを拡散層により形成される抵抗により接続し、
該抵抗をダイシングすることを特徴とする半導体ウエ
ハ。2. A semiconductor wafer comprising: a plurality of integrated circuit forming portions arranged on a semiconductor wafer; and a dividing line formed on the semiconductor wafer and interposed between the plurality of integrated circuit forming portions. Placing a test pad for contact measurement with a probe on the division line, connecting the test pad and the integrated circuit forming portion with a resistor formed by a diffusion layer,
A semiconductor wafer characterized by dicing the resistor.
た集積回路形成部と、 該半導体のウエハに形成され複数の集積回路形成部の間
に介在する分割ラインとを備えた半導体ウエハにおい
て、上記分割ライン上にプローブに接触測定されるテス
ト用パッドを配置し、該テスト用パッドと前記集積回路
形成部とをポリシリコンにより形成される抵抗により接
続することを特徴とする半導体ウエハ。3. A semiconductor wafer comprising: a plurality of integrated circuit forming portions arranged on a semiconductor wafer; and a dividing line formed on the semiconductor wafer and interposed between the plurality of integrated circuit forming portions. A semiconductor wafer comprising: a test pad for contact measurement of a probe arranged on the division line; and the test pad and the integrated circuit forming portion are connected by a resistor formed of polysilicon.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23083896A JPH1074809A (en) | 1996-08-30 | 1996-08-30 | Semiconductor wafer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23083896A JPH1074809A (en) | 1996-08-30 | 1996-08-30 | Semiconductor wafer |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074809A true JPH1074809A (en) | 1998-03-17 |
Family
ID=16914083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23083896A Pending JPH1074809A (en) | 1996-08-30 | 1996-08-30 | Semiconductor wafer |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074809A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189111A (en) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | Semiconductor wafer |
-
1996
- 1996-08-30 JP JP23083896A patent/JPH1074809A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189111A (en) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | Semiconductor wafer |
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Legal Events
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|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040216 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
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| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
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| A02 | Decision of refusal |
Effective date: 20040824 Free format text: JAPANESE INTERMEDIATE CODE: A02 |