JPH1074809A - 半導体ウエハ - Google Patents
半導体ウエハInfo
- Publication number
- JPH1074809A JPH1074809A JP23083896A JP23083896A JPH1074809A JP H1074809 A JPH1074809 A JP H1074809A JP 23083896 A JP23083896 A JP 23083896A JP 23083896 A JP23083896 A JP 23083896A JP H1074809 A JPH1074809 A JP H1074809A
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- JP
- Japan
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- integrated circuit
- semiconductor wafer
- circuit forming
- test pad
- pad
- Prior art date
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Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 集積回路形成部の面積を増加させることなく
プロービングを簡単に行う 。 【解決手段】 半導体のウエハに複数配列して配置され
た集積回路形成部（２）と、該半導体のウエハに形成さ
れ複数の集積回路形成部の間に介在する分割ライン
（５）とを備えた半導体ウエハにおいて、上記分割ライ
ン上にプローブに接触測定されるテスト用パッド（４）
を配置し、該テスト用パッドと前記集積回路形成部とを
拡散層により形成される抵抗（３）により接続する。
プロービングを簡単に行う 。 【解決手段】 半導体のウエハに複数配列して配置され
た集積回路形成部（２）と、該半導体のウエハに形成さ
れ複数の集積回路形成部の間に介在する分割ライン
（５）とを備えた半導体ウエハにおいて、上記分割ライ
ン上にプローブに接触測定されるテスト用パッド（４）
を配置し、該テスト用パッドと前記集積回路形成部とを
拡散層により形成される抵抗（３）により接続する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路形成部の
面積を増加させることなくプロービングを簡単に行うこ
とができる半導体ウエハの改良に関する。
面積を増加させることなくプロービングを簡単に行うこ
とができる半導体ウエハの改良に関する。
【０００２】
【従来の技術】半導体の集積回路形成部は、１枚のウエ
ハ内に複数個が規則的に配置される。各集積回路形成部
は、プローブカードで個々にプロービングが行われ良品
であるか不良品であるかの判定がおこなわれる。そし
て、この判定に基づき不良品にはマークインキが付けら
れ、その後、各集積回路形成部がモールドのために分割
される。
ハ内に複数個が規則的に配置される。各集積回路形成部
は、プローブカードで個々にプロービングが行われ良品
であるか不良品であるかの判定がおこなわれる。そし
て、この判定に基づき不良品にはマークインキが付けら
れ、その後、各集積回路形成部がモールドのために分割
される。
【０００３】分割された集積回路形成部の内、良品のみ
が組立られることになる。組み立てられた集積回路は、
組み立て後にも検査が行われる。
が組立られることになる。組み立てられた集積回路は、
組み立て後にも検査が行われる。
【０００４】
【発明が解決しようとする課題】ウエハ状態で多くの項
目を測定することは、組立品の検査の歩留まりを上げコ
ストの低減となる。しかしながら、多くの項目を測定す
るにはテスト専用のパッドを多く必要とすることにな
る。パッドは集積回路形成部において占める面積が比較
的おおきいので集積回路形成部の面積増大につながる、
という問題がある。
目を測定することは、組立品の検査の歩留まりを上げコ
ストの低減となる。しかしながら、多くの項目を測定す
るにはテスト専用のパッドを多く必要とすることにな
る。パッドは集積回路形成部において占める面積が比較
的おおきいので集積回路形成部の面積増大につながる、
という問題がある。
【０００５】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、半導体のウエハに複数配列して配置
された集積回路形成部と、該半導体のウエハに形成され
複数の集積回路形成部の間に介在する分割ラインとを備
えた半導体ウエハにおいて、上記分割ライン上にプロー
ブに接触測定されるテスト用パッドを配置し、該テスト
用パッドと前記集積回路形成部とを拡散層により形成さ
れる抵抗により接続するようにしている。
みなされたもので、半導体のウエハに複数配列して配置
された集積回路形成部と、該半導体のウエハに形成され
複数の集積回路形成部の間に介在する分割ラインとを備
えた半導体ウエハにおいて、上記分割ライン上にプロー
ブに接触測定されるテスト用パッドを配置し、該テスト
用パッドと前記集積回路形成部とを拡散層により形成さ
れる抵抗により接続するようにしている。
【０００６】又、本発明によれば、半導体のウエハに複
数配列して配置された集積回路形成部と、該半導体のウ
エハに形成され複数の集積回路形成部の間に介在する分
割ラインとを備えた半導体ウエハにおいて、上記分割ラ
イン上にプローブに接触測定されるテスト用パッドを配
置し、該テスト用パッドと前記集積回路形成部とを拡散
層により形成するとともにアイランドが他の抵抗と独立
している抵抗により接続するようにしている。
数配列して配置された集積回路形成部と、該半導体のウ
エハに形成され複数の集積回路形成部の間に介在する分
割ラインとを備えた半導体ウエハにおいて、上記分割ラ
イン上にプローブに接触測定されるテスト用パッドを配
置し、該テスト用パッドと前記集積回路形成部とを拡散
層により形成するとともにアイランドが他の抵抗と独立
している抵抗により接続するようにしている。
【０００７】
【発明の実施の形態】図１は、本発明のシリコンなどで
形成される半導体ウエハを示すもので、（１）は回路素
子が配置される集積回路、（２）は点線と２点鎖線の間
を示しパッドが配置される集積回路形成部、（３）は拡
散層により形成された抵抗、（４）はテストパッド、
（５）はスクライブライン（分割ライン）、（６）は集
積回路形成部（２）内に形成される通常のパッドであ
る。
形成される半導体ウエハを示すもので、（１）は回路素
子が配置される集積回路、（２）は点線と２点鎖線の間
を示しパッドが配置される集積回路形成部、（３）は拡
散層により形成された抵抗、（４）はテストパッド、
（５）はスクライブライン（分割ライン）、（６）は集
積回路形成部（２）内に形成される通常のパッドであ
る。
【０００８】集積回路形成部（２）は、図１に示すよう
に半導体ウエハ上に多数個が縦横に規則的に配列されて
集積回路（１）が形成されている。この集積回路（１）
の周縁から外周方向にパッド（６）が形成される。スク
ライブライン（５）は、半導体ウエハ上に形成され、複
数の集積回路形成部（２）の間に格子形に介在して配置
されており、この部分でダイシングが行われる。
に半導体ウエハ上に多数個が縦横に規則的に配列されて
集積回路（１）が形成されている。この集積回路（１）
の周縁から外周方向にパッド（６）が形成される。スク
ライブライン（５）は、半導体ウエハ上に形成され、複
数の集積回路形成部（２）の間に格子形に介在して配置
されており、この部分でダイシングが行われる。
【０００９】テストパッド（４）は、パッド（６）より
もさらに拡張した位置であり、スクライブライン（５）
上に配置する。テストパッド（４）及びパッド（６）
は、集積回路（１）に接続される。テストパッド（４）
は、抵抗（３）を介して集積回路（１）に接続される。
プローブカードは、テストパッド（４）及びパッド
（６）に接触されるので、テストパッド（４）の分だけ
パッド数を増やした状態で集積回路（１）のプロービン
グが可能となる。このため、測定項目が多くなっても集
積回路形成部（２）の面積を増加させずにプロービング
が可能となる。
もさらに拡張した位置であり、スクライブライン（５）
上に配置する。テストパッド（４）及びパッド（６）
は、集積回路（１）に接続される。テストパッド（４）
は、抵抗（３）を介して集積回路（１）に接続される。
プローブカードは、テストパッド（４）及びパッド
（６）に接触されるので、テストパッド（４）の分だけ
パッド数を増やした状態で集積回路（１）のプロービン
グが可能となる。このため、測定項目が多くなっても集
積回路形成部（２）の面積を増加させずにプロービング
が可能となる。
【００１０】又、テストパッド（４）を使用すれば、接
触測定の際に、プローブカードでパッド（６）が損傷す
ることを防止できる。本発明の特徴は、テストパッド
（４）が拡散層などの半導体ウエハ自体から作られる抵
抗（３）を介して集積回路（１）に接続される点であ
る。このようにすることで、集積回路形成部（２）を組
立てモールドを行った後の耐水性を増すことが可能とな
る。
触測定の際に、プローブカードでパッド（６）が損傷す
ることを防止できる。本発明の特徴は、テストパッド
（４）が拡散層などの半導体ウエハ自体から作られる抵
抗（３）を介して集積回路（１）に接続される点であ
る。このようにすることで、集積回路形成部（２）を組
立てモールドを行った後の耐水性を増すことが可能とな
る。
【００１１】例えば、今図１の一点鎖線Ａのラインでダ
イシングが行われたとすると、一点鎖線Ａの断面には、
抵抗部とシリコン部があるが抵抗部もシリコンから作ら
れているので、両者の間に隙間は存在しない。このた
め、抵抗部とシリコン部の境界から水が混入することは
ない。これに対して、仮にテストパッド（４）がアルミ
配線を介して集積回路（１）に接続されたとする。この
ようにすると、集積回路形成部（２）を組立てモールド
を行った後にアルミ配線とシリコン部の境界から水が混
入する恐れがある。
イシングが行われたとすると、一点鎖線Ａの断面には、
抵抗部とシリコン部があるが抵抗部もシリコンから作ら
れているので、両者の間に隙間は存在しない。このた
め、抵抗部とシリコン部の境界から水が混入することは
ない。これに対して、仮にテストパッド（４）がアルミ
配線を介して集積回路（１）に接続されたとする。この
ようにすると、集積回路形成部（２）を組立てモールド
を行った後にアルミ配線とシリコン部の境界から水が混
入する恐れがある。
【００１２】従って、テストパッド（４）を拡散層など
の半導体ウエハ自体から作られる抵抗（３）を介して集
積回路（１）に接続させることにより耐水性を増すこと
が可能となる。尚、本発明の拡散層は、イオン注入によ
るものデポジションによるもののいずれでもよい。又、
ポリシリコンに不純物を注入してもよい。
の半導体ウエハ自体から作られる抵抗（３）を介して集
積回路（１）に接続させることにより耐水性を増すこと
が可能となる。尚、本発明の拡散層は、イオン注入によ
るものデポジションによるもののいずれでもよい。又、
ポリシリコンに不純物を注入してもよい。
【００１３】
【発明の効果】以上述べた如く、本発明によれば、スク
ライブライン上に、プローブに接触測定されるテストパ
ッドを設けているので、テストパッドの分だけパッド数
を増やした状態で集積回路のプロービングが可能とな
る。このため、測定項目が多くなっても集積回路形成部
の面積を増加させずにプロービングが可能となる。
ライブライン上に、プローブに接触測定されるテストパ
ッドを設けているので、テストパッドの分だけパッド数
を増やした状態で集積回路のプロービングが可能とな
る。このため、測定項目が多くなっても集積回路形成部
の面積を増加させずにプロービングが可能となる。
【００１４】又、本発明によれば、テストパッドが拡散
層などの半導体ウエハ自体から作られる抵抗を介して集
積回路に接続している。このようにすることで、集積回
路形成部を組立てモールドを行った後の耐水性を増すこ
とが可能となる。
層などの半導体ウエハ自体から作られる抵抗を介して集
積回路に接続している。このようにすることで、集積回
路形成部を組立てモールドを行った後の耐水性を増すこ
とが可能となる。
【図１】本発明の半導体ウエハを示す回路図である。
（１） 集積回路 （２） 集積回路形成部 （３） 抵抗 （４） テストパッド （５） スクライブライン （６） パッド
Claims (3)
- 【請求項１】 半導体のウエハに複数配列して配置され
た集積回路形成部と、 該半導体のウエハに形成され複数の集積回路形成部の間
に介在する分割ラインとを備えた半導体ウエハにおい
て、上記分割ライン上にプローブに接触測定されるテス
ト用パッドを配置し、該テスト用パッドと前記集積回路
形成部とを拡散層により形成される抵抗により接続する
ことを特徴とする半導体ウエハ。 - 【請求項２】 半導体のウエハに複数配列して配置され
た集積回路形成部と、 該半導体のウエハに形成され複数の集積回路形成部の間
に介在する分割ラインとを備えた半導体ウエハにおい
て、上記分割ライン上にプローブに接触測定されるテス
ト用パッドを配置し、該テスト用パッドと前記集積回路
形成部とを拡散層により形成される抵抗により接続し、
該抵抗をダイシングすることを特徴とする半導体ウエ
ハ。 - 【請求項３】 半導体のウエハに複数配列して配置され
た集積回路形成部と、 該半導体のウエハに形成され複数の集積回路形成部の間
に介在する分割ラインとを備えた半導体ウエハにおい
て、上記分割ライン上にプローブに接触測定されるテス
ト用パッドを配置し、該テスト用パッドと前記集積回路
形成部とをポリシリコンにより形成される抵抗により接
続することを特徴とする半導体ウエハ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23083896A JPH1074809A (ja) | 1996-08-30 | 1996-08-30 | 半導体ウエハ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23083896A JPH1074809A (ja) | 1996-08-30 | 1996-08-30 | 半導体ウエハ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074809A true JPH1074809A (ja) | 1998-03-17 |
Family
ID=16914083
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23083896A Pending JPH1074809A (ja) | 1996-08-30 | 1996-08-30 | 半導体ウエハ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1074809A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
-
1996
- 1996-08-30 JP JP23083896A patent/JPH1074809A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007189111A (ja) * | 2006-01-13 | 2007-07-26 | Ricoh Co Ltd | 半導体ウエハ |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20040216 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040224 |
|
| A02 | Decision of refusal |
Effective date: 20040824 Free format text: JAPANESE INTERMEDIATE CODE: A02 |