JPH1074843A - 多電源集積回路および多電源集積回路システム - Google Patents
多電源集積回路および多電源集積回路システムInfo
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- JPH1074843A JPH1074843A JP9162634A JP16263497A JPH1074843A JP H1074843 A JPH1074843 A JP H1074843A JP 9162634 A JP9162634 A JP 9162634A JP 16263497 A JP16263497 A JP 16263497A JP H1074843 A JPH1074843 A JP H1074843A
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- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 セミカスタム設計手法により自動設計した場
合に、信頼性の低下を招くことなくチップ面積の低減を
図ることができる低消費電力多電源集積回路およびこれ
を用いたシステムを提供する。 【解決手段】 第１のｎウェル７３中に形成された第１
の電源電圧（ＶDDH ）で動作する第１のｐ型ＭＯＳトラ
ンジスタ３と、第２のｎウェル２３中に形成され、第１
の電源電圧より低い第２の電源電圧（ＶDDL ）で動作す
る第２のｐ型ＭＯＳトランジスタ５とを含む多電源集積
回路であって、第１のウェルと第２のウェルとが境界線
１１１を挾んで隣接し、第１および第２のｎウェルに対
し共に第１の電源電圧（ＶDDH ）を供給すべく構成され
ている。
合に、信頼性の低下を招くことなくチップ面積の低減を
図ることができる低消費電力多電源集積回路およびこれ
を用いたシステムを提供する。 【解決手段】 第１のｎウェル７３中に形成された第１
の電源電圧（ＶDDH ）で動作する第１のｐ型ＭＯＳトラ
ンジスタ３と、第２のｎウェル２３中に形成され、第１
の電源電圧より低い第２の電源電圧（ＶDDL ）で動作す
る第２のｐ型ＭＯＳトランジスタ５とを含む多電源集積
回路であって、第１のウェルと第２のウェルとが境界線
１１１を挾んで隣接し、第１および第２のｎウェルに対
し共に第１の電源電圧（ＶDDH ）を供給すべく構成され
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、複数の電源電圧を
使用する多電源集積回路に係り、特に、信頼性の低下を
招くことなくチップ面積の低減を図ることができる多電
源集積回路およびこの多電源集積回路を用いたシステム
に関する。
使用する多電源集積回路に係り、特に、信頼性の低下を
招くことなくチップ面積の低減を図ることができる多電
源集積回路およびこの多電源集積回路を用いたシステム
に関する。
【０００２】
【従来の技術】半導体集積回路が大規模になるにつれ
て、人手によってすべてを設計することが困難となり、
コンピュータによる自動設計であるセミカスタム設計手
法が一般的に利用されるようになってきている。このセ
ミカスタム設計手法とは、標準の基本回路（論理セル）
を予め複数準備し、これらの論理セルをコンピュータに
より自動設計して希望の回路を開発する手法であり、そ
の代表例としてゲートアレイ方式やスタンダードアレイ
方式がある。例えば、図３０に示すゲートアレイ方式
は、半導体チップ１０１上に、ＮＡＮＤ、ＮＯＲ、ＮＯ
Ｔなどの基本論理回路を作るための基本セル（ベーシッ
クセル）１０３が何列も整然と並べられ、各セル列（ロ
ウ）１０５の間には各基本セル１０３間を結ぶための配
線の通路（配線チャネル）１０７が設けられている。ゲ
ートアレイ方式においてはこれら基本セルを予め用意し
ておき、この上の配線層のパターンをユーザの要求に合
わせて設計し、配線接続だけを行うことにより目的の回
路を短期間に開発することができるものである。また、
基本セル１０３は、例えば、図３１に示すように、複数
のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを
構成するためのソース・ドレイン領域７４，７５，７
６，７７およびポリシリコン領域７１からなり、これら
のトランジスタを図３２に示すように配線接続すること
により基本論理回路を構成する。
て、人手によってすべてを設計することが困難となり、
コンピュータによる自動設計であるセミカスタム設計手
法が一般的に利用されるようになってきている。このセ
ミカスタム設計手法とは、標準の基本回路（論理セル）
を予め複数準備し、これらの論理セルをコンピュータに
より自動設計して希望の回路を開発する手法であり、そ
の代表例としてゲートアレイ方式やスタンダードアレイ
方式がある。例えば、図３０に示すゲートアレイ方式
は、半導体チップ１０１上に、ＮＡＮＤ、ＮＯＲ、ＮＯ
Ｔなどの基本論理回路を作るための基本セル（ベーシッ
クセル）１０３が何列も整然と並べられ、各セル列（ロ
ウ）１０５の間には各基本セル１０３間を結ぶための配
線の通路（配線チャネル）１０７が設けられている。ゲ
ートアレイ方式においてはこれら基本セルを予め用意し
ておき、この上の配線層のパターンをユーザの要求に合
わせて設計し、配線接続だけを行うことにより目的の回
路を短期間に開発することができるものである。また、
基本セル１０３は、例えば、図３１に示すように、複数
のｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジスタを
構成するためのソース・ドレイン領域７４，７５，７
６，７７およびポリシリコン領域７１からなり、これら
のトランジスタを図３２に示すように配線接続すること
により基本論理回路を構成する。
【０００３】図３１において隣接する２個の基本セル１
０３を基本セル１０３ａおよび１０３ｂとして示してい
る。各基本セル１０３ａ，１０３ｂはそれぞれｐ+ ソー
ス／ドレイン領域７４，７５、ｎ+ ソース／ドレイン領
域７６，７７，およびゲートポリシリコン領域７１とか
ら構成されている。すなわち、図３１においてはそれぞ
れ２個のｎＭＯＳトランジスタ１ａ，１ｂ及び２個のｐ
ＭＯＳトランジスタ２ａ，２ｂとから成る２つの基本セ
ル１０３ａ，１０３ｂが、ｐ+ 型コンタクト領域７９，
ｎ+ 型コンタクト領域７８を挟むようにその上下に配設
されて１つのブロックを構成している。ゲートアレイ方
式のレイアウトにおいては、図３１に示すように配線層
を設計する場合の基礎となる配線チャネル格子が基本セ
ル１０３ａ，１０３ｂの上に規定されている。図３１で
は、Ｘ方向にＸ０〜Ｘ１１の１２本、Ｙ方向にＹ０〜Ｙ
６の７本の線からなる格子を示したが、このような配線
チャネル格子に沿って金属配線やコンタクトホールのレ
イアウトが決定される。
０３を基本セル１０３ａおよび１０３ｂとして示してい
る。各基本セル１０３ａ，１０３ｂはそれぞれｐ+ ソー
ス／ドレイン領域７４，７５、ｎ+ ソース／ドレイン領
域７６，７７，およびゲートポリシリコン領域７１とか
ら構成されている。すなわち、図３１においてはそれぞ
れ２個のｎＭＯＳトランジスタ１ａ，１ｂ及び２個のｐ
ＭＯＳトランジスタ２ａ，２ｂとから成る２つの基本セ
ル１０３ａ，１０３ｂが、ｐ+ 型コンタクト領域７９，
ｎ+ 型コンタクト領域７８を挟むようにその上下に配設
されて１つのブロックを構成している。ゲートアレイ方
式のレイアウトにおいては、図３１に示すように配線層
を設計する場合の基礎となる配線チャネル格子が基本セ
ル１０３ａ，１０３ｂの上に規定されている。図３１で
は、Ｘ方向にＸ０〜Ｘ１１の１２本、Ｙ方向にＹ０〜Ｙ
６の７本の線からなる格子を示したが、このような配線
チャネル格子に沿って金属配線やコンタクトホールのレ
イアウトが決定される。
【０００４】図３２は図３１に示すゲート基本セルの上
部に金属配線を配置したレイアウトを示す。図３２に示
す金属配線は図３３にその等価回路を示す４入力ＮＡＮ
Ｄを構成する場合のパターンであり、配線チャネル格子
に沿って形成されている。縦方向の金属配線（ＶＤＤ電
源供給線８５ａ，ＶＳＳ電源供給線８５ｂ）及び横方向
の金属配線（接続配線８６）がそれぞれのトランジスタ
１ａ，１ｂ，２ａ，２ｂの所定の部分を互いに接続し、
配線することにより、４入力（Ａ，Ｂ，Ｃ，Ｄ）のＮＡ
ＮＤゲート（Ｚ出力）が構築されている。
部に金属配線を配置したレイアウトを示す。図３２に示
す金属配線は図３３にその等価回路を示す４入力ＮＡＮ
Ｄを構成する場合のパターンであり、配線チャネル格子
に沿って形成されている。縦方向の金属配線（ＶＤＤ電
源供給線８５ａ，ＶＳＳ電源供給線８５ｂ）及び横方向
の金属配線（接続配線８６）がそれぞれのトランジスタ
１ａ，１ｂ，２ａ，２ｂの所定の部分を互いに接続し、
配線することにより、４入力（Ａ，Ｂ，Ｃ，Ｄ）のＮＡ
ＮＤゲート（Ｚ出力）が構築されている。
【０００５】
【発明が解決しようとする課題】半導体集積回路の集積
密度が増大するにつれ、ますます低消費電力性が要求さ
れて来ている。一般に電源電圧を下げれば低消費電力化
は可能である。しかしながら、一律に電源電圧を下げれ
ば、回路の動作速度が遅くなってしまう。半導体集積回
路中には種々の論理回路やゲートが含まれており、半導
体チップ上には、高速性が要求されるセルと比較的高速
性が要求されないセルが混在していることが多い。した
がって高速性が要求されるセルやゲートを高電位電源電
圧（ＶDDH）で駆動し、高速性があまり要求されないセ
ルやゲートを低電位電源電圧（ＶDD L ）で駆動すれば、
全体としての高速性を維持しながら、半導体集積回路の
低消費電力化が図られる。
密度が増大するにつれ、ますます低消費電力性が要求さ
れて来ている。一般に電源電圧を下げれば低消費電力化
は可能である。しかしながら、一律に電源電圧を下げれ
ば、回路の動作速度が遅くなってしまう。半導体集積回
路中には種々の論理回路やゲートが含まれており、半導
体チップ上には、高速性が要求されるセルと比較的高速
性が要求されないセルが混在していることが多い。した
がって高速性が要求されるセルやゲートを高電位電源電
圧（ＶDDH）で駆動し、高速性があまり要求されないセ
ルやゲートを低電位電源電圧（ＶDD L ）で駆動すれば、
全体としての高速性を維持しながら、半導体集積回路の
低消費電力化が図られる。
【０００６】このような設計思想のもとで、本発明者ら
は多電源集積回路を検討した。しかしながら、複数の電
源電圧，たとえば高電位電源電圧（ＶDDH ）と低電位電
源電圧（ＶDDL ）とから成る２つの電源電圧を用いる多
電源集積回路を設計した場合は、以下に述べるように、
電源電圧が一つである場合と比較してチップ面積が増大
するという不具合があるが生じることを見い出した。図
３４は、本発明の前段階として本発明者らが検討した、
ゲートアレイ方式の２電源集積回路の断面図である。図
３４に示すように、この多電源集積回路は、ｐ型基板１
上に高電位基本セル（ＶDDH セル）を構成するｐ型ＭＯ
Ｓトランジスタ３と低電位基本セル（ＶDDL セル）を構
成するｐ型ＭＯＳトランジスタ１１５とが高電位基本セ
ルと低電位基本セルとの境界線１１１を挾んで隣接して
配置されている。そして、高電位電源電圧（ＶDDH ）で
動作するｐ型ＭＯＳトランジスタ３は、ゲートとなるゲ
ート電極７１と、ｎウェル７３中に形成されたドレイン
となるｐ+ 型拡散層７５とソースとなるｐ+ 型拡散層７
４と、ｎウェル７３に高電位電源電圧（ＶDDH ）を供給
するためのｎ+ 型コンタクト領域７８とを有している。
同様に、低電位電源電圧（ＶDDL ）で動作するｐ型ＭＯ
Ｓトランジスタ１１５は、ゲートとなるゲート電極１７
と、ｎウェル１３３中に形成されたドレインとなるｐ+
型拡散層１９とソースとなるｐ+ 型拡散層１３１と、ｎ
ウェル１３３に低電位電源電圧（ＶDD L ）を供給するた
めのｎ+ 型コンタクト領域１３５とを有している。ここ
で、ＣＭＯＳ回路においては、通常、ｎ型ＭＯＳトラン
ジスタのソースを接地電位（ＧＮＤ）とし、ｐ型ＭＯＳ
トランジスタのソースおよび「基板」（ここで「基板」
は等価回路表現におけるシンボル化されたＭＯＳトラン
ジスタの基板端子を意味し、現実の構造では、たとえば
ウェル構造である場合にはｎウェルが該当することはも
ちろんである）には、動作させる電源電圧（ＶDD）を接
続するので、高電位電源電圧で動作するｐ型ＭＯＳトラ
ンジスタ３と低電位電源電圧で動作するｐ型ＭＯＳトラ
ンジスタ１１５とはそれぞれ異なるｎウェル上に形成す
る必要がある。そのため、上述したように、ｐ型ＭＯＳ
トランジスタ３とｐ型ＭＯＳトランジスタ１１５とは別
個のｎウェル７３，１３３上に形成され、ｐ型ＭＯＳト
ランジスタ３のｎウェル７３には高電位電源電圧（Ｖ
DDH ）が、ｐ型ＭＯＳトランジスタ１１５のｎウェル１
３３には低電位電源電圧（ＶDDL ）がそれぞれ接続され
ることとなる。
は多電源集積回路を検討した。しかしながら、複数の電
源電圧，たとえば高電位電源電圧（ＶDDH ）と低電位電
源電圧（ＶDDL ）とから成る２つの電源電圧を用いる多
電源集積回路を設計した場合は、以下に述べるように、
電源電圧が一つである場合と比較してチップ面積が増大
するという不具合があるが生じることを見い出した。図
３４は、本発明の前段階として本発明者らが検討した、
ゲートアレイ方式の２電源集積回路の断面図である。図
３４に示すように、この多電源集積回路は、ｐ型基板１
上に高電位基本セル（ＶDDH セル）を構成するｐ型ＭＯ
Ｓトランジスタ３と低電位基本セル（ＶDDL セル）を構
成するｐ型ＭＯＳトランジスタ１１５とが高電位基本セ
ルと低電位基本セルとの境界線１１１を挾んで隣接して
配置されている。そして、高電位電源電圧（ＶDDH ）で
動作するｐ型ＭＯＳトランジスタ３は、ゲートとなるゲ
ート電極７１と、ｎウェル７３中に形成されたドレイン
となるｐ+ 型拡散層７５とソースとなるｐ+ 型拡散層７
４と、ｎウェル７３に高電位電源電圧（ＶDDH ）を供給
するためのｎ+ 型コンタクト領域７８とを有している。
同様に、低電位電源電圧（ＶDDL ）で動作するｐ型ＭＯ
Ｓトランジスタ１１５は、ゲートとなるゲート電極１７
と、ｎウェル１３３中に形成されたドレインとなるｐ+
型拡散層１９とソースとなるｐ+ 型拡散層１３１と、ｎ
ウェル１３３に低電位電源電圧（ＶDD L ）を供給するた
めのｎ+ 型コンタクト領域１３５とを有している。ここ
で、ＣＭＯＳ回路においては、通常、ｎ型ＭＯＳトラン
ジスタのソースを接地電位（ＧＮＤ）とし、ｐ型ＭＯＳ
トランジスタのソースおよび「基板」（ここで「基板」
は等価回路表現におけるシンボル化されたＭＯＳトラン
ジスタの基板端子を意味し、現実の構造では、たとえば
ウェル構造である場合にはｎウェルが該当することはも
ちろんである）には、動作させる電源電圧（ＶDD）を接
続するので、高電位電源電圧で動作するｐ型ＭＯＳトラ
ンジスタ３と低電位電源電圧で動作するｐ型ＭＯＳトラ
ンジスタ１１５とはそれぞれ異なるｎウェル上に形成す
る必要がある。そのため、上述したように、ｐ型ＭＯＳ
トランジスタ３とｐ型ＭＯＳトランジスタ１１５とは別
個のｎウェル７３，１３３上に形成され、ｐ型ＭＯＳト
ランジスタ３のｎウェル７３には高電位電源電圧（Ｖ
DDH ）が、ｐ型ＭＯＳトランジスタ１１５のｎウェル１
３３には低電位電源電圧（ＶDDL ）がそれぞれ接続され
ることとなる。
【０００７】ところが、このことは、結果的には、ｎウ
ェル７３とｎウェル１３３との間に（ＶDDH −ＶDDL ）
分の電圧を印加することになるので、これら２つのｎウ
ェル間の距離によっては、図３４中にＡで示す箇所にお
いて、ｎウェル７３からｎウェル１３３への電荷の注入
を引き起こしてしまうのである（キャリアとして電子に
着目すれば、電子はｎウェル１３３からｎウェル７３へ
注入されることはもちろんである）。そして、この電荷
（キャリア）注入は、回路の信頼性を低下させる要因と
なるものである。
ェル７３とｎウェル１３３との間に（ＶDDH −ＶDDL ）
分の電圧を印加することになるので、これら２つのｎウ
ェル間の距離によっては、図３４中にＡで示す箇所にお
いて、ｎウェル７３からｎウェル１３３への電荷の注入
を引き起こしてしまうのである（キャリアとして電子に
着目すれば、電子はｎウェル１３３からｎウェル７３へ
注入されることはもちろんである）。そして、この電荷
（キャリア）注入は、回路の信頼性を低下させる要因と
なるものである。
【０００８】そこで、この電荷注入の抑制を図るため
に、図３５に示すように高電位電源で動作するｐ型ＭＯ
Ｓトランジスタ３からなる基本セル（高電位基本セル）
１０３Ｈと低電位電源で動作するｐ型ＭＯＳトランジス
タ１１５からなる基本セル（低電位基本セル）１０３Ｌ
を一定の距離だけ離す方法が考えられる。しかし、この
ことは、実質的に、図３５に示すように、基本セル１０
３Ｈ，１０３Ｌを横方向に大きくした（図３５中矢印で
示す方向に大きくした）基本セル１０３Ｈ´，１０３Ｌ
´を設けたことと等価となり、半導体チップ１０１のチ
ップ面積の増大を招く原因となるものである。図３５に
示すようなチップ面積の増大を回避するために高電位電
源系の共通ｎウェルと低電位電源系の共通ｎウェルを一
定の距離だけ離間して設け、それぞれの共通ｎウェルに
複数の高電位基本セルから成るセルアレイおよび複数の
低電位基本セルからなるセルアレイを配置することも考
えられる。しかしこの場合は具体的な回路を構成するた
めには一方の共通ｎウェル中の個別の基本セルから他方
の共通ｎウェル中の個別の基本セルへの配線が必須とな
るため、この配線長が長くなる。回路が複雑となり配線
数が増えればますます配線用のスペースも増大すること
となる。又、配線長が長くなることは配線による信号遅
延の問題も生じて来る。
に、図３５に示すように高電位電源で動作するｐ型ＭＯ
Ｓトランジスタ３からなる基本セル（高電位基本セル）
１０３Ｈと低電位電源で動作するｐ型ＭＯＳトランジス
タ１１５からなる基本セル（低電位基本セル）１０３Ｌ
を一定の距離だけ離す方法が考えられる。しかし、この
ことは、実質的に、図３５に示すように、基本セル１０
３Ｈ，１０３Ｌを横方向に大きくした（図３５中矢印で
示す方向に大きくした）基本セル１０３Ｈ´，１０３Ｌ
´を設けたことと等価となり、半導体チップ１０１のチ
ップ面積の増大を招く原因となるものである。図３５に
示すようなチップ面積の増大を回避するために高電位電
源系の共通ｎウェルと低電位電源系の共通ｎウェルを一
定の距離だけ離間して設け、それぞれの共通ｎウェルに
複数の高電位基本セルから成るセルアレイおよび複数の
低電位基本セルからなるセルアレイを配置することも考
えられる。しかしこの場合は具体的な回路を構成するた
めには一方の共通ｎウェル中の個別の基本セルから他方
の共通ｎウェル中の個別の基本セルへの配線が必須とな
るため、この配線長が長くなる。回路が複雑となり配線
数が増えればますます配線用のスペースも増大すること
となる。又、配線長が長くなることは配線による信号遅
延の問題も生じて来る。
【０００９】以上説明したように、多電源集積回路を上
記セミカスタム設計手法により設計した場合、信頼性を
確保するためにはチップ面積の増大を招くことが本発明
らの検討により見い出された。
記セミカスタム設計手法により設計した場合、信頼性を
確保するためにはチップ面積の増大を招くことが本発明
らの検討により見い出された。
【００１０】本発明は上記事情に鑑みて成されたもので
あり、その目的は、セミカスタム設計手法により自動設
計した場合に、信頼性の低下を招くことなくチップ面積
の低減を図ることができる低消費電力の多電源集積回路
を提供することである。
あり、その目的は、セミカスタム設計手法により自動設
計した場合に、信頼性の低下を招くことなくチップ面積
の低減を図ることができる低消費電力の多電源集積回路
を提供することである。
【００１１】本発明の他の目的は集積密度の向上が容易
でしかも全体としては高速動作可能なセミカスタム多電
源集積回路を提供することである。
でしかも全体としては高速動作可能なセミカスタム多電
源集積回路を提供することである。
【００１２】本発明のさらに他の目的は、高速、低消費
電力、高集積密度の多電源集積回路を含む回路システム
であって、信頼性が高い回路システムを提供することで
ある。
電力、高集積密度の多電源集積回路を含む回路システム
であって、信頼性が高い回路システムを提供することで
ある。
【００１３】本発明のさらに他の目的は、多電源集積回
路のチップ面積の低減化又は集積密度の向上が容易で、
システム設計の容易な回路システムを提供することであ
る。
路のチップ面積の低減化又は集積密度の向上が容易で、
システム設計の容易な回路システムを提供することであ
る。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体集積回路は、第１の電源電圧を印加
された第１のｎウェル；この第１のｎウェルの最近接と
なる位置に配置され、第１の電源電圧を印加された第２
のｎウェル；第１のｎウェル中に形成され、第１の電源
電圧を印加されたｐ+ 型ソース領域を有する第１のｐ型
ＭＯＳトランジスタ；および、第２のｎウェル中に形成
され、第１の電源電圧より低い第２の電源電圧を印加さ
れたｐ+ 型ソース領域を有する第２のｐ型ＭＯＳトラン
ジスタとを少なくとも有する多電源集積回路であること
を第１の特徴とする。具体的には第１の電源電圧（高電
位電源電圧ＶDDH ）で動作する第１のｐ型ＭＯＳトラン
ジスタを含む高電位基本セルと、高電位電源電圧より低
い第２の電源電圧（低電位電源電圧ＶDDL ）で動作する
第２のｐ型ＭＯＳトランジスタを含む低電位基本セルと
をセミカスタムＬＳＩのセル列等の形で備えた多電源集
積回路において、高電位基本セルと低電位基本セルとの
境界線を挾んで第１のｐ型ＭＯＳトランジスタが形成さ
れた第１のｎウェルと、この第１のｎウェルに最近接の
位置に隣接する第２のｐ型ＭＯＳトランジスタが形成さ
れた第２のｎウェルの電位が共に高電位電源電圧である
ことを特徴とする。周知のようにＭＯＳトランジスタの
ソース領域とドレイン領域とは対称に出来ており、一般
にソース領域とドレイン領域とは入れ換えることができ
る。したがってここで言う「ｐ+ 型ソース領域」とはｐ
型ＭＯＳトランジスタの一方の主電極の意に解すべきで
ある。すなわちｐ型ＭＯＳトランジスタの一方の主電極
であって電源電圧を印加される側の電極領域をここで
「ｐ+ 型ソース領域」と呼んでいる。
に、本発明の半導体集積回路は、第１の電源電圧を印加
された第１のｎウェル；この第１のｎウェルの最近接と
なる位置に配置され、第１の電源電圧を印加された第２
のｎウェル；第１のｎウェル中に形成され、第１の電源
電圧を印加されたｐ+ 型ソース領域を有する第１のｐ型
ＭＯＳトランジスタ；および、第２のｎウェル中に形成
され、第１の電源電圧より低い第２の電源電圧を印加さ
れたｐ+ 型ソース領域を有する第２のｐ型ＭＯＳトラン
ジスタとを少なくとも有する多電源集積回路であること
を第１の特徴とする。具体的には第１の電源電圧（高電
位電源電圧ＶDDH ）で動作する第１のｐ型ＭＯＳトラン
ジスタを含む高電位基本セルと、高電位電源電圧より低
い第２の電源電圧（低電位電源電圧ＶDDL ）で動作する
第２のｐ型ＭＯＳトランジスタを含む低電位基本セルと
をセミカスタムＬＳＩのセル列等の形で備えた多電源集
積回路において、高電位基本セルと低電位基本セルとの
境界線を挾んで第１のｐ型ＭＯＳトランジスタが形成さ
れた第１のｎウェルと、この第１のｎウェルに最近接の
位置に隣接する第２のｐ型ＭＯＳトランジスタが形成さ
れた第２のｎウェルの電位が共に高電位電源電圧である
ことを特徴とする。周知のようにＭＯＳトランジスタの
ソース領域とドレイン領域とは対称に出来ており、一般
にソース領域とドレイン領域とは入れ換えることができ
る。したがってここで言う「ｐ+ 型ソース領域」とはｐ
型ＭＯＳトランジスタの一方の主電極の意に解すべきで
ある。すなわちｐ型ＭＯＳトランジスタの一方の主電極
であって電源電圧を印加される側の電極領域をここで
「ｐ+ 型ソース領域」と呼んでいる。
【００１５】上記構成によれば、第２のｎウェルにも第
１の電源電圧（高電位電源電圧）を供給するようにして
いるので、第１のｎウェルと第２のｎウェルとの間には
電位差は生じず、従って、第１および第２のｎウェル間
の電荷注入は抑制され、回路の信頼性を向上させること
ができる。また、かかる電荷注入を考慮することなく各
ｎウェルを近接して配置することができるので、ゲート
アレイ等を構成するセル列が横方向に縮小され、従っ
て、チップ面積の縮小を図ることができる。さらに、第
１のｎウェルと第２のｎウェルとを接触して一体とし、
共通のｎウェルを形成してもよい。すなわちゲートアレ
イにおける同一のセル列の第１のｐ型ＭＯＳトランジス
タと第２のｐ型ＭＯＳトランジスタを共通のｎウェル内
に形成し、この共通のｎウェルの電位を高電位電源電圧
としてもよい。共通のｎウェルを用いることによって、
より一層セル列が横方向に縮小され、チップ面積の縮小
をさらに図ることができる。また、第１のｐ型ＭＯＳト
ランジスタと第２のｐ型ＭＯＳトランジスタを直接ｎ型
基板上に形成することも可能である。
１の電源電圧（高電位電源電圧）を供給するようにして
いるので、第１のｎウェルと第２のｎウェルとの間には
電位差は生じず、従って、第１および第２のｎウェル間
の電荷注入は抑制され、回路の信頼性を向上させること
ができる。また、かかる電荷注入を考慮することなく各
ｎウェルを近接して配置することができるので、ゲート
アレイ等を構成するセル列が横方向に縮小され、従っ
て、チップ面積の縮小を図ることができる。さらに、第
１のｎウェルと第２のｎウェルとを接触して一体とし、
共通のｎウェルを形成してもよい。すなわちゲートアレ
イにおける同一のセル列の第１のｐ型ＭＯＳトランジス
タと第２のｐ型ＭＯＳトランジスタを共通のｎウェル内
に形成し、この共通のｎウェルの電位を高電位電源電圧
としてもよい。共通のｎウェルを用いることによって、
より一層セル列が横方向に縮小され、チップ面積の縮小
をさらに図ることができる。また、第１のｐ型ＭＯＳト
ランジスタと第２のｐ型ＭＯＳトランジスタを直接ｎ型
基板上に形成することも可能である。
【００１６】また、以上の構成によれば第２のｐ型ＭＯ
Ｓトランジスタのｐ+ 型ソース領域と第２のｎウェル間
には一定の電位差が発生し、基板バイアス効果が生じ
る。この場合第２のｐ型ＭＯＳトランジスタのしきい値
電圧を、第２のｐ型ＭＯＳトランジスタの動作時に生じ
る基板バイアス効果分を見込んで決定すれば、第２のｐ
型ＭＯＳトランジスタの動作時に生じる基板バイアス効
果によるしきい値電圧の絶対値の増加を相殺することが
できるので、第２のｐ型ＭＯＳトランジスタの信号遅延
を防ぐことができ、それにより、回路の動作速度を向上
させることができる。なお、本発明の第１の特徴におい
て第１の電源電圧を印加された第３のｎウェル中に第１
の電源電圧より低い第３の電源電圧を印加されたｐ+ 型
ソース領域を有する第３のｐ型ＭＯＳトランジスタをさ
らに加えてもよい。第１，第２，第３のｎウェルを連続
して形成して共通のｎウェルを形成することもできる。
第１，第２，第３のｐ型ＭＯＳトランジスタを共通のｎ
ウェル中に形成するかわりに、これらのｐ型ＭＯＳトラ
ンジスタをｎ型基板中に形成してもよい。この場合もセ
ル列が横方向に縮小されるので、チップ面積の縮小化、
あるいは集積密度の向上を図ることができる。第３の電
源電圧は第２の電源電圧よりも低くしてもよい。
Ｓトランジスタのｐ+ 型ソース領域と第２のｎウェル間
には一定の電位差が発生し、基板バイアス効果が生じ
る。この場合第２のｐ型ＭＯＳトランジスタのしきい値
電圧を、第２のｐ型ＭＯＳトランジスタの動作時に生じ
る基板バイアス効果分を見込んで決定すれば、第２のｐ
型ＭＯＳトランジスタの動作時に生じる基板バイアス効
果によるしきい値電圧の絶対値の増加を相殺することが
できるので、第２のｐ型ＭＯＳトランジスタの信号遅延
を防ぐことができ、それにより、回路の動作速度を向上
させることができる。なお、本発明の第１の特徴におい
て第１の電源電圧を印加された第３のｎウェル中に第１
の電源電圧より低い第３の電源電圧を印加されたｐ+ 型
ソース領域を有する第３のｐ型ＭＯＳトランジスタをさ
らに加えてもよい。第１，第２，第３のｎウェルを連続
して形成して共通のｎウェルを形成することもできる。
第１，第２，第３のｐ型ＭＯＳトランジスタを共通のｎ
ウェル中に形成するかわりに、これらのｐ型ＭＯＳトラ
ンジスタをｎ型基板中に形成してもよい。この場合もセ
ル列が横方向に縮小されるので、チップ面積の縮小化、
あるいは集積密度の向上を図ることができる。第３の電
源電圧は第２の電源電圧よりも低くしてもよい。
【００１７】本発明の第２の特徴は上記第１の特徴で述
べた多電源集積回路と、この多電源集積回路に供給する
電源電圧の供給順序を規定する電源電圧制御回路とを少
なくとも含む回路システムである。すなわち本発明の第
２の特徴に用いる多電源集積回路は第１の電源電圧を印
加された第１のｎウェル；第１のｎウェルの最近接とな
る位置に配置され、第１の電源電圧を印加された第２の
ｎウェル；第１のｎウェル中に形成され、第１の電源電
圧を印加されたｐ+ 型ソース領域を有する第１のｐ型Ｍ
ＯＳトランジスタ；および第２のｎウェル中に形成さ
れ、第１の電源電圧より低い第２の電源電圧を印加され
たｐ+ 型ソース領域を有する第２のｐ型ＭＯＳトランジ
スタ；とを少なくとも含んでいる。また、本発明の第２
の特徴に用いる電源電圧制御回路はこの多電源集積回路
に接続され、第２の電源電圧を第１の電源電圧印加後に
印加するような順序制御機能を有した制御回路である。
べた多電源集積回路と、この多電源集積回路に供給する
電源電圧の供給順序を規定する電源電圧制御回路とを少
なくとも含む回路システムである。すなわち本発明の第
２の特徴に用いる多電源集積回路は第１の電源電圧を印
加された第１のｎウェル；第１のｎウェルの最近接とな
る位置に配置され、第１の電源電圧を印加された第２の
ｎウェル；第１のｎウェル中に形成され、第１の電源電
圧を印加されたｐ+ 型ソース領域を有する第１のｐ型Ｍ
ＯＳトランジスタ；および第２のｎウェル中に形成さ
れ、第１の電源電圧より低い第２の電源電圧を印加され
たｐ+ 型ソース領域を有する第２のｐ型ＭＯＳトランジ
スタ；とを少なくとも含んでいる。また、本発明の第２
の特徴に用いる電源電圧制御回路はこの多電源集積回路
に接続され、第２の電源電圧を第１の電源電圧印加後に
印加するような順序制御機能を有した制御回路である。
【００１８】本発明の第２の特徴によれば第２のｐ型Ｍ
ＯＳトランジスタに高電位電源電圧を印加した後に低電
位電源電圧を印加するようにハードウェアとして構成さ
れているので多電源集積回路を利用したシステムを構成
する際に、２つの電源電圧の印加順序を改めて規定する
必要がなく、従って、システム設計を容易とすることが
できる。多電源集積回路として第１の電源電圧（高電位
電源電圧），第２の電源電圧（中電位電源電圧），およ
び第３の電源電圧（低電位電源電圧）を印加する半導体
集積回路とし、電源電圧制御回路を第１，第２，第３の
電源電圧の印加順序制御機能を有するようしてもよいこ
とはもちろんである。第２の電源電圧として低電位電源
電圧、第３の電源電圧として中電位電源電圧を選択して
もよい。また電源電圧制御回路を同一半導体チップ上に
集積化してもよい。
ＯＳトランジスタに高電位電源電圧を印加した後に低電
位電源電圧を印加するようにハードウェアとして構成さ
れているので多電源集積回路を利用したシステムを構成
する際に、２つの電源電圧の印加順序を改めて規定する
必要がなく、従って、システム設計を容易とすることが
できる。多電源集積回路として第１の電源電圧（高電位
電源電圧），第２の電源電圧（中電位電源電圧），およ
び第３の電源電圧（低電位電源電圧）を印加する半導体
集積回路とし、電源電圧制御回路を第１，第２，第３の
電源電圧の印加順序制御機能を有するようしてもよいこ
とはもちろんである。第２の電源電圧として低電位電源
電圧、第３の電源電圧として中電位電源電圧を選択して
もよい。また電源電圧制御回路を同一半導体チップ上に
集積化してもよい。
【００１９】なお、本発明は第１のｎ型ＭＯＳトランジ
スタからなる第１の基本セルと、第２のｎ型ＭＯＳトラ
ンジスタからなる第２の基本セルとを隣接して配置し、
第１の基本セルの形成されているｐウェル（第１のｐ型
半導体領域）と第２の基本セルの形成されているｐウェ
ル（第２のｐ型半導体領域）に共に低電位電源電圧（第
１の電源電圧）を供給するようにしてもよい。この場合
は第２のｎ型ＭＯＳトランジスタのｎ+ ソース領域には
高電位電源電圧（第２の電源電圧）が印加される。独立
のｐ型半導体領域を２つ設けるのではなくこれらを接触
して一体とし共通のｐウェルを構成し、この共通のｐウ
ェル中に第１および第２の基本セルを配置してもよい。
ｐ型半導体領域はｐウェルに限られず、ｐ型基板中のｐ
型半導体領域でもよい。すなわち、ｐ型基板中に第１及
び第２の基本セルを隣接して配置してもよい。ｎ型ＭＯ
ＳトランジスタがＣＭＯＳを構成している場合は第１お
よび第２の基本セルは、それぞれ高電位基本セルおよび
低電位基本セルとなる。一方、ｎ型ＭＯＳトランジスタ
がｎＭＯＳ回路の負荷側の素子であれば、第１および第
２の基本セルは、それぞれ低電位基本セルおよび高電位
基本セルとなる。
スタからなる第１の基本セルと、第２のｎ型ＭＯＳトラ
ンジスタからなる第２の基本セルとを隣接して配置し、
第１の基本セルの形成されているｐウェル（第１のｐ型
半導体領域）と第２の基本セルの形成されているｐウェ
ル（第２のｐ型半導体領域）に共に低電位電源電圧（第
１の電源電圧）を供給するようにしてもよい。この場合
は第２のｎ型ＭＯＳトランジスタのｎ+ ソース領域には
高電位電源電圧（第２の電源電圧）が印加される。独立
のｐ型半導体領域を２つ設けるのではなくこれらを接触
して一体とし共通のｐウェルを構成し、この共通のｐウ
ェル中に第１および第２の基本セルを配置してもよい。
ｐ型半導体領域はｐウェルに限られず、ｐ型基板中のｐ
型半導体領域でもよい。すなわち、ｐ型基板中に第１及
び第２の基本セルを隣接して配置してもよい。ｎ型ＭＯ
ＳトランジスタがＣＭＯＳを構成している場合は第１お
よび第２の基本セルは、それぞれ高電位基本セルおよび
低電位基本セルとなる。一方、ｎ型ＭＯＳトランジスタ
がｎＭＯＳ回路の負荷側の素子であれば、第１および第
２の基本セルは、それぞれ低電位基本セルおよび高電位
基本セルとなる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。以下の第１〜第６の実施の形態の
説明においては、同一又は類似の部分には同一又は類似
の符号を付し、重複する部分の説明は省略、又は簡略化
している。また半導体装置の説明では一般的であるが、
これらの図面は模式図であり、縦と横との比率、あるい
は図面相互間の比率等は現実のものとは異なる表現が含
まれていることに留意すべきである。特に多層構造から
なる半導体装置の各層の膜厚の比率を現実のものとして
表現するは極めて困難であり、図示された膜厚は便宜上
のものである。したがって、これらの図面は多義に解釈
することが可能である。
施の形態を説明する。以下の第１〜第６の実施の形態の
説明においては、同一又は類似の部分には同一又は類似
の符号を付し、重複する部分の説明は省略、又は簡略化
している。また半導体装置の説明では一般的であるが、
これらの図面は模式図であり、縦と横との比率、あるい
は図面相互間の比率等は現実のものとは異なる表現が含
まれていることに留意すべきである。特に多層構造から
なる半導体装置の各層の膜厚の比率を現実のものとして
表現するは極めて困難であり、図示された膜厚は便宜上
のものである。したがって、これらの図面は多義に解釈
することが可能である。
【００２１】（第１の実施の形態）図１は、ゲートアレ
イ方式により設計した本発明の第１の実施の形態に係る
ＣＭＯＳ多電源集積回路の一部を示す等価回路で、図２
は図１中のｐ型ＭＯＳトランジスタ３，５のみを示した
平面図で、図３は図２のＩ−Ｉ方向から見た断面図であ
る。簡単化のため，ここでは多電源集積回路として２つ
の電源電圧（高電位電源電圧（ＶDDH ）と低電位電源電
圧（ＶDDL ））を用いる回路の場合について説明する。
たとえばＶDDH ＝５Ｖ、ＶDDL ＝３．３Ｖ、あるいはＶ
DDH ＝３．３Ｖ、ＶDDL ＝２．０Ｖ等の組み合わせを用
いればよい。図１に示すように、本発明の第１の実施の
形態に係るＣＭＯＳ多電源集積回路は、高電位電源電圧
（ＶDD H ）で動作する高電位基本セル（ＶDDH セル）を
構成するｐ型ＭＯＳトランジスタ３とｎ型ＭＯＳトラン
ジスタ７からなるＣＭＯＳと低電位電源電圧（ＶDDL ）
で動作する低電位基本セル（ＶDDL セル）を構成するｐ
型ＭＯＳトランジスタ５とｎ型ＭＯＳトランジスタ９か
らなるＣＭＯＳとで構成されている。そして図２に示す
ように高電位基本セルと低電位基本セルとが、その境界
線１１１を挾んで隣接して配置されている。第１の電源
電圧となる高電位電源電圧（ＶDDH ）を供給する高電位
電源電圧供給線２７ｂとこれと一定の距離を保った第２
の電源電圧となる低電位電源電圧（ＶDDL ）を供給する
低電位電源電圧供給線２７ａとが高電位基本セル及び低
電位基本セルの上部を貫通して配置されている。各電源
電圧供給線からｐ型ＭＯＳトランジスタ５のｐ+ 型ソー
ス領域２１への電源電圧の供給は、図２に示すように、
層間絶縁膜の中に設けられるコンタクトホール２９ａを
介してｐ+ 型ソース領域２１と低電位電源電圧供給線２
７ａとを接続することにより行われる。高電位基本セル
の第１のｐ型ＭＯＳトランジスタ３が形成されている第
１のｎウェル７３と低電位基本セルの第２のｐ型ＭＯＳ
トランジスタ５が形成されている第２のｎウェル２３と
は別個に設けられているが、この２つのｎウェルは高電
位電源電圧供給線２７ｂを介して互いに同電位となるよ
うに接続されている。すなわち第２のｎウェル２３中の
第２のｎ+ 型コンタクト領域２５上に開孔されたコンタ
クトホール２９ｂ，および第１のｎウェル７３中の第１
のｎ+ 型コンタクト領域７８上に開孔されたコンタクト
ホール２９ｃを介して互いに接続されている。コンタク
トホール２９ｃは第１のｎ+ 型コンタクト領域７８の上
部から、ｐ+ 型ソース領域７４の上部に延びて形成さ
れ、一つのコンタクトホールで両者へのオーミックコン
タクトを実現している。またｐ+ 型ドレイン領域１９，
７５の上部に設けられたコンタクトホール２９ｅ，２９
ｆを介してｐ+型ドレイン領域１９，７５がｎ型ＭＯＳ
トランジスタ９，７のｎ+ 型ドレイン領域と接続される
べく、信号配線２７ｅ，２７ｆが形成されている（ｎ型
ＭＯＳトランジスタ９，７は、図２では図示を省略して
いるが、図２の下方に位置することになる）。
イ方式により設計した本発明の第１の実施の形態に係る
ＣＭＯＳ多電源集積回路の一部を示す等価回路で、図２
は図１中のｐ型ＭＯＳトランジスタ３，５のみを示した
平面図で、図３は図２のＩ−Ｉ方向から見た断面図であ
る。簡単化のため，ここでは多電源集積回路として２つ
の電源電圧（高電位電源電圧（ＶDDH ）と低電位電源電
圧（ＶDDL ））を用いる回路の場合について説明する。
たとえばＶDDH ＝５Ｖ、ＶDDL ＝３．３Ｖ、あるいはＶ
DDH ＝３．３Ｖ、ＶDDL ＝２．０Ｖ等の組み合わせを用
いればよい。図１に示すように、本発明の第１の実施の
形態に係るＣＭＯＳ多電源集積回路は、高電位電源電圧
（ＶDD H ）で動作する高電位基本セル（ＶDDH セル）を
構成するｐ型ＭＯＳトランジスタ３とｎ型ＭＯＳトラン
ジスタ７からなるＣＭＯＳと低電位電源電圧（ＶDDL ）
で動作する低電位基本セル（ＶDDL セル）を構成するｐ
型ＭＯＳトランジスタ５とｎ型ＭＯＳトランジスタ９か
らなるＣＭＯＳとで構成されている。そして図２に示す
ように高電位基本セルと低電位基本セルとが、その境界
線１１１を挾んで隣接して配置されている。第１の電源
電圧となる高電位電源電圧（ＶDDH ）を供給する高電位
電源電圧供給線２７ｂとこれと一定の距離を保った第２
の電源電圧となる低電位電源電圧（ＶDDL ）を供給する
低電位電源電圧供給線２７ａとが高電位基本セル及び低
電位基本セルの上部を貫通して配置されている。各電源
電圧供給線からｐ型ＭＯＳトランジスタ５のｐ+ 型ソー
ス領域２１への電源電圧の供給は、図２に示すように、
層間絶縁膜の中に設けられるコンタクトホール２９ａを
介してｐ+ 型ソース領域２１と低電位電源電圧供給線２
７ａとを接続することにより行われる。高電位基本セル
の第１のｐ型ＭＯＳトランジスタ３が形成されている第
１のｎウェル７３と低電位基本セルの第２のｐ型ＭＯＳ
トランジスタ５が形成されている第２のｎウェル２３と
は別個に設けられているが、この２つのｎウェルは高電
位電源電圧供給線２７ｂを介して互いに同電位となるよ
うに接続されている。すなわち第２のｎウェル２３中の
第２のｎ+ 型コンタクト領域２５上に開孔されたコンタ
クトホール２９ｂ，および第１のｎウェル７３中の第１
のｎ+ 型コンタクト領域７８上に開孔されたコンタクト
ホール２９ｃを介して互いに接続されている。コンタク
トホール２９ｃは第１のｎ+ 型コンタクト領域７８の上
部から、ｐ+ 型ソース領域７４の上部に延びて形成さ
れ、一つのコンタクトホールで両者へのオーミックコン
タクトを実現している。またｐ+ 型ドレイン領域１９，
７５の上部に設けられたコンタクトホール２９ｅ，２９
ｆを介してｐ+型ドレイン領域１９，７５がｎ型ＭＯＳ
トランジスタ９，７のｎ+ 型ドレイン領域と接続される
べく、信号配線２７ｅ，２７ｆが形成されている（ｎ型
ＭＯＳトランジスタ９，７は、図２では図示を省略して
いるが、図２の下方に位置することになる）。
【００２２】図３の断面図に示されるように第１のｐ型
ＭＯＳトランジスタ３は、ゲートとなるポリシリコンゲ
ート電極７１と、ドレイン領域となるｐ+ 型拡散層７５
と、ソース領域となるｐ+ 型拡散層７４と、第１のｎウ
ェル７３に電源電圧を供給するための第１のｎ+ 型コン
タクト領域７８とを有している。同様に、第２のｐ型Ｍ
ＯＳトランジスタ５は、ゲートとなるポリシリコンゲー
ト電極１７と、ドレイン領域となるｐ+ 型拡散層１９
と、ソース領域となるｐ+ 型拡散層２１と、第２のｎウ
ェル２３に電源電圧を供給するための第２のｎ+ 型コン
タクト領域２５とを有している。第１，第２のｎウェル
７３，２３の周辺部にはフィールド酸化膜９１が形成さ
れ、フィールド酸化膜９１が形成されていない部分、す
なわちフィールド酸化膜の窓部によりそれぞれのトラン
ジスタ領域が画定されている。ポリシリコンゲート電極
７１，１７，フィールド酸化膜９１等の上部にはＳｉＯ
2 膜，ＰＳＧ膜，ＢＰＳＧ膜等から成る層間絶縁膜９２
が形成されている。ここまでは、本発明の前段階として
本発明者らが検討した図３４に示す多電源集積回路の構
成と基本的には同様である。しかし、本発明の第１の実
施の形態においては、低電位基本セルを構成する第２の
ｐ型ＭＯＳトランジスタ５が形成された第２のｎウェル
２３に低電位電源電圧（ＶDDL ）を供給せずに、コンタ
クトホール２９ｂを介して第２のｎ+ コンタクト領域２
５と高電位電源電圧供給線２７ｂとを互いにオーミック
接触させ高電位電源電圧（ＶDDH ）を供給しており、こ
の点が、図３４に示した構成とは異なる。まさに、この
点が本発明の特徴なのであり、図１，２および３に示す
構成により、図３４に示した構成で問題となった２つの
ｎウェル間の電荷注入を抑制することができる。したが
って回路の信頼性が向上し、同時にチップ面積の増大を
防ぐことができる。
ＭＯＳトランジスタ３は、ゲートとなるポリシリコンゲ
ート電極７１と、ドレイン領域となるｐ+ 型拡散層７５
と、ソース領域となるｐ+ 型拡散層７４と、第１のｎウ
ェル７３に電源電圧を供給するための第１のｎ+ 型コン
タクト領域７８とを有している。同様に、第２のｐ型Ｍ
ＯＳトランジスタ５は、ゲートとなるポリシリコンゲー
ト電極１７と、ドレイン領域となるｐ+ 型拡散層１９
と、ソース領域となるｐ+ 型拡散層２１と、第２のｎウ
ェル２３に電源電圧を供給するための第２のｎ+ 型コン
タクト領域２５とを有している。第１，第２のｎウェル
７３，２３の周辺部にはフィールド酸化膜９１が形成さ
れ、フィールド酸化膜９１が形成されていない部分、す
なわちフィールド酸化膜の窓部によりそれぞれのトラン
ジスタ領域が画定されている。ポリシリコンゲート電極
７１，１７，フィールド酸化膜９１等の上部にはＳｉＯ
2 膜，ＰＳＧ膜，ＢＰＳＧ膜等から成る層間絶縁膜９２
が形成されている。ここまでは、本発明の前段階として
本発明者らが検討した図３４に示す多電源集積回路の構
成と基本的には同様である。しかし、本発明の第１の実
施の形態においては、低電位基本セルを構成する第２の
ｐ型ＭＯＳトランジスタ５が形成された第２のｎウェル
２３に低電位電源電圧（ＶDDL ）を供給せずに、コンタ
クトホール２９ｂを介して第２のｎ+ コンタクト領域２
５と高電位電源電圧供給線２７ｂとを互いにオーミック
接触させ高電位電源電圧（ＶDDH ）を供給しており、こ
の点が、図３４に示した構成とは異なる。まさに、この
点が本発明の特徴なのであり、図１，２および３に示す
構成により、図３４に示した構成で問題となった２つの
ｎウェル間の電荷注入を抑制することができる。したが
って回路の信頼性が向上し、同時にチップ面積の増大を
防ぐことができる。
【００２３】すなわち、本発明の第１の実施の形態にお
いては、高電位基本セルを構成する第１のｐ型ＭＯＳト
ランジスタ３が配置された第１のｎウェル７３及び低電
位基本セルを構成する第２のｐ型ＭＯＳトランジスタ５
が配置された第２のｎウェル２３の両方に高電位電源電
圧（ＶDDH ）を供給することにより２つのｎウェルを同
電位としている。つまり、第１，第２のｎウェル７３，
２３間の電位差が無いのでこの２つのｎウェル間の電荷
注入が抑制されている。このため、高電位基本セルと低
電位基本セルを図３４に示すように一定間隔で離して、
この間の電気的抵抗を高くする必要は無いので、両者を
近接して配置し、チップ面積の低減を図ることができる
のである。
いては、高電位基本セルを構成する第１のｐ型ＭＯＳト
ランジスタ３が配置された第１のｎウェル７３及び低電
位基本セルを構成する第２のｐ型ＭＯＳトランジスタ５
が配置された第２のｎウェル２３の両方に高電位電源電
圧（ＶDDH ）を供給することにより２つのｎウェルを同
電位としている。つまり、第１，第２のｎウェル７３，
２３間の電位差が無いのでこの２つのｎウェル間の電荷
注入が抑制されている。このため、高電位基本セルと低
電位基本セルを図３４に示すように一定間隔で離して、
この間の電気的抵抗を高くする必要は無いので、両者を
近接して配置し、チップ面積の低減を図ることができる
のである。
【００２４】図３において、高電位基本セルを構成する
第１のｐ型ＭＯＳトランジスタ３に対しては、その電源
電圧である高電位電源電圧（ＶDDH ）がｐ+ 型ソース領
域７４に印加されるので、この点では図３４と同様であ
る。一方、低電位基本セルを構成する第２のｐ型ＭＯＳ
トランジスタ５においては、第２のｎウェル２３には本
来の電源電圧である低電位電源電圧（ＶDDL ）が印加さ
れずに、高電位電源電圧（ＶDDH ）が印加されることと
なるので、ｐ+ 型ソース領域２１と第２のｎウェル２３
との間には電位差が生じることになる。しかしながら、
この電位差は、ｐ+ 型ソース領域２１と第２のｎウェル
２３との間に形成されるダイオード（ｐｎ接合）Ｂにと
っては逆バイアスとなるので、この電位差によってｐ+
型ソース領域２１−第２のｎウェル２３間に電流が流れ
ることはなく、従って、第２のｐ型ＭＯＳトランジスタ
５の動作には何ら影響を及ぼすことはない。
第１のｐ型ＭＯＳトランジスタ３に対しては、その電源
電圧である高電位電源電圧（ＶDDH ）がｐ+ 型ソース領
域７４に印加されるので、この点では図３４と同様であ
る。一方、低電位基本セルを構成する第２のｐ型ＭＯＳ
トランジスタ５においては、第２のｎウェル２３には本
来の電源電圧である低電位電源電圧（ＶDDL ）が印加さ
れずに、高電位電源電圧（ＶDDH ）が印加されることと
なるので、ｐ+ 型ソース領域２１と第２のｎウェル２３
との間には電位差が生じることになる。しかしながら、
この電位差は、ｐ+ 型ソース領域２１と第２のｎウェル
２３との間に形成されるダイオード（ｐｎ接合）Ｂにと
っては逆バイアスとなるので、この電位差によってｐ+
型ソース領域２１−第２のｎウェル２３間に電流が流れ
ることはなく、従って、第２のｐ型ＭＯＳトランジスタ
５の動作には何ら影響を及ぼすことはない。
【００２５】（第２の実施の形態）図４は本発明の第２
の実施の形態に係るＣＭＯＳ多電源集積回路のｐ型ＭＯ
Ｓトランジスタ側のみを示す断面図である。この多電源
集積回路は、第１の実施の形態と同様に２つの電源電圧
（高電位電源電圧（ＶDDH ）と低電位電源電圧
（ＶDDL ））を用いる回路である。第１の実施の形態で
説明したように本発明は高電位側，低電位側の各ｎウェ
ルに供給される電源電圧を同一の高電位電源電圧とする
ことをその特徴のひとつとしている。したがって図４に
示すように高電位側，低電位側のｎウェルを一つのｎウ
ェル５３とすることができる。つまり第１の実施の形態
における第１および第２のｎウェル間の距離がゼロにな
った極限が本発明の第２の実施の形態である。第１およ
び第２のｎウェルが接触して一体のｎウェル５３を形成
していると考えればよい。したがって本発明の第２の実
施の形態においては隣接して配置された第１のｐ型ＭＯ
Ｓトランジスタ３と第２のｐ型ＭＯＳトランジスタ５、
あるいは隣接して配置された高電位基本セルと低電位基
本セルとを第１の実施の形態に示した集積回路と比べて
一層近接して配置することが可能となる。
の実施の形態に係るＣＭＯＳ多電源集積回路のｐ型ＭＯ
Ｓトランジスタ側のみを示す断面図である。この多電源
集積回路は、第１の実施の形態と同様に２つの電源電圧
（高電位電源電圧（ＶDDH ）と低電位電源電圧
（ＶDDL ））を用いる回路である。第１の実施の形態で
説明したように本発明は高電位側，低電位側の各ｎウェ
ルに供給される電源電圧を同一の高電位電源電圧とする
ことをその特徴のひとつとしている。したがって図４に
示すように高電位側，低電位側のｎウェルを一つのｎウ
ェル５３とすることができる。つまり第１の実施の形態
における第１および第２のｎウェル間の距離がゼロにな
った極限が本発明の第２の実施の形態である。第１およ
び第２のｎウェルが接触して一体のｎウェル５３を形成
していると考えればよい。したがって本発明の第２の実
施の形態においては隣接して配置された第１のｐ型ＭＯ
Ｓトランジスタ３と第２のｐ型ＭＯＳトランジスタ５、
あるいは隣接して配置された高電位基本セルと低電位基
本セルとを第１の実施の形態に示した集積回路と比べて
一層近接して配置することが可能となる。
【００２６】図４に示すように、本発明の第２の実施の
形態に係る多電源集積回路は、ｐ型基板１上に共通のｎ
ウェル５３を形成し、このｎウェル５３内に高電位電源
電圧（ＶDDH ）で動作する高電位基本セル（ＶDDH セ
ル）を構成する第１のｐ型ＭＯＳトランジスタ３と低電
位電源電圧（ＶDDL ）で動作する低電位基本セル（ＶDD
L セル）を構成する第２のｐ型ＭＯＳトランジスタ５と
が境界線１１１を挾んで隣接して配置されている。共通
のｎウェル５３は共通のｎウェル５３に電源電圧を供給
するためのｎ+ 型コンタクト領域５５を備えている。そ
して、第１のｐ型ＭＯＳトランジスタ３は、ポリシリコ
ンゲート電極７１、ｐ+ 型ドレイン領域７５およびｐ+
型ソース領域７４とを有している。また同様に、第２の
ｐ型ＭＯＳトランジスタ５は、ポリシリコンゲート電極
１７、ｐ+ 型ドレイン領域１９、およびｐ+ 型ソース領
域２１とを有している。
形態に係る多電源集積回路は、ｐ型基板１上に共通のｎ
ウェル５３を形成し、このｎウェル５３内に高電位電源
電圧（ＶDDH ）で動作する高電位基本セル（ＶDDH セ
ル）を構成する第１のｐ型ＭＯＳトランジスタ３と低電
位電源電圧（ＶDDL ）で動作する低電位基本セル（ＶDD
L セル）を構成する第２のｐ型ＭＯＳトランジスタ５と
が境界線１１１を挾んで隣接して配置されている。共通
のｎウェル５３は共通のｎウェル５３に電源電圧を供給
するためのｎ+ 型コンタクト領域５５を備えている。そ
して、第１のｐ型ＭＯＳトランジスタ３は、ポリシリコ
ンゲート電極７１、ｐ+ 型ドレイン領域７５およびｐ+
型ソース領域７４とを有している。また同様に、第２の
ｐ型ＭＯＳトランジスタ５は、ポリシリコンゲート電極
１７、ｐ+ 型ドレイン領域１９、およびｐ+ 型ソース領
域２１とを有している。
【００２７】そして、例えば、図５に示すように、（図
４では図示を省略した）層間絶縁膜の中に設けられるコ
ンタクトホール２９ｂを介してｎウェル５３上に形成さ
れたｎ+ 型コンタクト領域５５とＶDDH 電源電圧供給線
２７ｂとを接続することにより高電位電源電圧がｎウェ
ル５３に供給される。ｐ+ 型ドレイン領域７５は信号配
線８１ｂを介してｎ型ＭＯＳトランジスタのｎ+ 型ドレ
イン領域２７５に接続され、ｐ+ 型ドレイン領域１９は
信号配線８１ａを介してｎ型ＭＯＳトランジスタのｎ+
型ドレイン領域２１９に接続されている。
４では図示を省略した）層間絶縁膜の中に設けられるコ
ンタクトホール２９ｂを介してｎウェル５３上に形成さ
れたｎ+ 型コンタクト領域５５とＶDDH 電源電圧供給線
２７ｂとを接続することにより高電位電源電圧がｎウェ
ル５３に供給される。ｐ+ 型ドレイン領域７５は信号配
線８１ｂを介してｎ型ＭＯＳトランジスタのｎ+ 型ドレ
イン領域２７５に接続され、ｐ+ 型ドレイン領域１９は
信号配線８１ａを介してｎ型ＭＯＳトランジスタのｎ+
型ドレイン領域２１９に接続されている。
【００２８】本発明の第２の実施の形態においては、高
電位基本セルを構成する第１のｐ型ＭＯＳトランジスタ
３と低電位基本セルを構成する第２のｐ型ＭＯＳトラン
ジスタ５が共に共通のｎウェル５３に形成され、このｎ
ウェル５３に高電位電源電圧（ＶDDH ）を供給している
で図３４で問題となった２つのｎウェル間の電位差は本
来的に存在していない。したがってｎウェル間の電荷注
入の問題もなく、高電位基本セルと低電位基本セルをさ
らに近接して配置し、チップ面積の低減を図ることがで
きる。
電位基本セルを構成する第１のｐ型ＭＯＳトランジスタ
３と低電位基本セルを構成する第２のｐ型ＭＯＳトラン
ジスタ５が共に共通のｎウェル５３に形成され、このｎ
ウェル５３に高電位電源電圧（ＶDDH ）を供給している
で図３４で問題となった２つのｎウェル間の電位差は本
来的に存在していない。したがってｎウェル間の電荷注
入の問題もなく、高電位基本セルと低電位基本セルをさ
らに近接して配置し、チップ面積の低減を図ることがで
きる。
【００２９】本発明の第２の実施の形態においては、高
電位基本セルを構成する第１のｐ型ＭＯＳトランジスタ
３のソース電圧に等しい高電位電源電圧（ＶDDH ）が共
通のｎウェル５３に印加されているので、高電位基本セ
ルに関しては各部のポテンシャル分布は通常のｐ型ＭＯ
Ｓトランジスタと同じである。一方、低電位基本セルを
構成する第２のｐ型ＭＯＳトランジスタ５においては、
そのソース電圧である低電位電源電圧（ＶDDL ）ではな
く、高電位電源電圧（ＶDDH ）が共通のｎウェル５３に
印加されることとなるので、ｐ+ 型ソース領域２１と共
通のｎウェル５３との間には電位差が生じることにな
る。しかしながら、この電位差は、ｐ+ 型ソース領域２
１とｎウェル５３との間に形成されるダイオード（ｐｎ
接合）Ｂにとっては逆バイアスとなるので、この電位差
によってｐ+ 型ソース領域２１−ｎウェル５３間に電流
が流れることはなく、従って、ｐ型ＭＯＳトランジスタ
５の動作には何ら影響を及ぼすことはないのである。
電位基本セルを構成する第１のｐ型ＭＯＳトランジスタ
３のソース電圧に等しい高電位電源電圧（ＶDDH ）が共
通のｎウェル５３に印加されているので、高電位基本セ
ルに関しては各部のポテンシャル分布は通常のｐ型ＭＯ
Ｓトランジスタと同じである。一方、低電位基本セルを
構成する第２のｐ型ＭＯＳトランジスタ５においては、
そのソース電圧である低電位電源電圧（ＶDDL ）ではな
く、高電位電源電圧（ＶDDH ）が共通のｎウェル５３に
印加されることとなるので、ｐ+ 型ソース領域２１と共
通のｎウェル５３との間には電位差が生じることにな
る。しかしながら、この電位差は、ｐ+ 型ソース領域２
１とｎウェル５３との間に形成されるダイオード（ｐｎ
接合）Ｂにとっては逆バイアスとなるので、この電位差
によってｐ+ 型ソース領域２１−ｎウェル５３間に電流
が流れることはなく、従って、ｐ型ＭＯＳトランジスタ
５の動作には何ら影響を及ぼすことはないのである。
【００３０】さらに、前述した第１および第２のｎウェ
ルを連続して形成し、ｎウェルを一つとすることをさら
に発展して考えれば、必ずしもｎウェルを形成する必要
はなくなる。つまり、図６に示すようにｎ型基板１１上
に直接第１および第２のｐ型ＭＯＳトランジスタ３，５
を形成することも可能となる。なお、図５においては、
すべての電源供給線２７ａ，２７ｂ，２７ｇがゲートア
レイを構成している各基本セル上に設けられているが、
図７に示すように低電位電源供給源２７ａを縦方向に引
き出しこの低電位電源供給線２７ａを配線チャネル１０
７に配置することも可能である（配線チャネル１０７は
図３０も参照されたい）。したがって、従来技術で用い
られているゲートアレイの基本セルに何ら設計変更を加
えることなくそのまま利用することができる。
ルを連続して形成し、ｎウェルを一つとすることをさら
に発展して考えれば、必ずしもｎウェルを形成する必要
はなくなる。つまり、図６に示すようにｎ型基板１１上
に直接第１および第２のｐ型ＭＯＳトランジスタ３，５
を形成することも可能となる。なお、図５においては、
すべての電源供給線２７ａ，２７ｂ，２７ｇがゲートア
レイを構成している各基本セル上に設けられているが、
図７に示すように低電位電源供給源２７ａを縦方向に引
き出しこの低電位電源供給線２７ａを配線チャネル１０
７に配置することも可能である（配線チャネル１０７は
図３０も参照されたい）。したがって、従来技術で用い
られているゲートアレイの基本セルに何ら設計変更を加
えることなくそのまま利用することができる。
【００３１】（第３の実施の形態）次に、図８〜１１を
用いて本発明の第３の実施の形態に係るＣＭＯＳ多電源
集積回路について説明する。第１および第２の実施の形
態と同様にＣＭＯＳを構成するトランジスタのうちｐ型
ＭＯＳトランジスタ側の構造のみについて説明する。本
発明の第３の実施の形態は、第１又は第２の実施の実施
の形態で説明した多電源集積回路において、低電位電源
電圧で動作する第２のｐ型ＭＯＳトランジスタのしきい
値電圧Ｖthを予め所定値だけ低く設定しておくことによ
り、第２のｐ型ＭＯＳトランジスタにおける信号遅延を
少なくし、それにより、回路の動作速度を向上させるも
のである。すなわち、前述した図２および図３等に示す
第２のｐ型ＭＯＳトランジスタ５において、その動作時
ではソース電圧ＶS ＝ＶDDL 、ｎウェル電圧ＶB ＝Ｖ
DDH であることから、ソース−ｎウェル間の電圧ＶBS＝
ＶDDH −ＶDDL （＞０）となる。従って、この第２のｐ
型ＭＯＳトランジスタ５には「基板バイアス効果」が生
ずることとなる。ここで、「基板バイアス効果」とは、
一般に、ＭＯＳトランジスタのソースと基板（ウェル構
造である場合にはそのウェル）の間に逆バイアスを印加
したときに、しきい値電圧Ｖthの絶対値がその逆バイア
ス電圧値に応じた分だけ上昇する効果をいう。基板バイ
アス効果により、第２のｐ型ＭＯＳトランジスタ５にお
いても、そのしきい値電圧Ｖthが上記ＶBS＝ＶDDH −Ｖ
DDL に応じた分だけその絶対値が上昇する。つまり、第
２のｐ型ＭＯＳトランジスタ５のしきい値電圧Ｖthは基
板バイアス効果により負方向に増大することになる。こ
のしきい値電圧Ｖthの絶対値の増大は、同じ電源電圧で
比較すれば、ドレイン電流の減少を招くこととなり、そ
の結果、信号の伝達時間を長くしてしまうのである。
用いて本発明の第３の実施の形態に係るＣＭＯＳ多電源
集積回路について説明する。第１および第２の実施の形
態と同様にＣＭＯＳを構成するトランジスタのうちｐ型
ＭＯＳトランジスタ側の構造のみについて説明する。本
発明の第３の実施の形態は、第１又は第２の実施の実施
の形態で説明した多電源集積回路において、低電位電源
電圧で動作する第２のｐ型ＭＯＳトランジスタのしきい
値電圧Ｖthを予め所定値だけ低く設定しておくことによ
り、第２のｐ型ＭＯＳトランジスタにおける信号遅延を
少なくし、それにより、回路の動作速度を向上させるも
のである。すなわち、前述した図２および図３等に示す
第２のｐ型ＭＯＳトランジスタ５において、その動作時
ではソース電圧ＶS ＝ＶDDL 、ｎウェル電圧ＶB ＝Ｖ
DDH であることから、ソース−ｎウェル間の電圧ＶBS＝
ＶDDH −ＶDDL （＞０）となる。従って、この第２のｐ
型ＭＯＳトランジスタ５には「基板バイアス効果」が生
ずることとなる。ここで、「基板バイアス効果」とは、
一般に、ＭＯＳトランジスタのソースと基板（ウェル構
造である場合にはそのウェル）の間に逆バイアスを印加
したときに、しきい値電圧Ｖthの絶対値がその逆バイア
ス電圧値に応じた分だけ上昇する効果をいう。基板バイ
アス効果により、第２のｐ型ＭＯＳトランジスタ５にお
いても、そのしきい値電圧Ｖthが上記ＶBS＝ＶDDH −Ｖ
DDL に応じた分だけその絶対値が上昇する。つまり、第
２のｐ型ＭＯＳトランジスタ５のしきい値電圧Ｖthは基
板バイアス効果により負方向に増大することになる。こ
のしきい値電圧Ｖthの絶対値の増大は、同じ電源電圧で
比較すれば、ドレイン電流の減少を招くこととなり、そ
の結果、信号の伝達時間を長くしてしまうのである。
【００３２】このため、本発明の第３の実施の形態は、
上記ＶBSにより上昇するしきい値電圧Ｖthの絶対値の上
昇分を予め見積もり、その見積もった値だけその絶対値
が小さくなるようにしきい値電圧Ｖthを設定した構造を
用いている。つまり、基板バイアス効果によるしきい値
電圧Ｖthの絶対値の上昇を相殺し、ドレイン電流の減少
が生じない構造としているので信号遅延時間を短くする
ことが可能となり、従って、回路の動作速度を向上させ
ることができるのである。
上記ＶBSにより上昇するしきい値電圧Ｖthの絶対値の上
昇分を予め見積もり、その見積もった値だけその絶対値
が小さくなるようにしきい値電圧Ｖthを設定した構造を
用いている。つまり、基板バイアス効果によるしきい値
電圧Ｖthの絶対値の上昇を相殺し、ドレイン電流の減少
が生じない構造としているので信号遅延時間を短くする
ことが可能となり、従って、回路の動作速度を向上させ
ることができるのである。
【００３３】図８は本発明の第３の実施の形態に係る多
電源集積回路の具体的構造を示す断面図である。この多
電源集積回路は、第１の実施の形態と同様に２つの電源
電圧（高電位電源電圧（ＶDDH ）と低電位電源電圧（Ｖ
DDL ））を用いる回路である。図８に示すようにｐ型シ
リコン（１００）基板１の上部に第１，第２のｎウェル
７３，２３が形成されている。フィールド酸化膜９１が
除去された、フィールド酸化膜の窓部により２つのトラ
ンジスタ領域が画定され、この２つのトランジスタ領域
に高電位基本セルを構成する第１のｐ型ＭＯＳトランジ
スタ３のｐ+ ドレイン領域７５、ｐ+ ソース領域７４、
および低電位基本セルを構成する第２のｐ型ＭＯＳトラ
ンジスタ６１のｐ+ ドレイン領域１９、ｐ+ ソース領域
２１がそれぞれ形成されている。さらにソース・ドレイ
ン領域の間のチャネル領域の上部に形成されたゲート酸
化膜の上にポリシリコンゲート電極７１，１７が形成さ
れている。フィールド酸化膜９１およびポリシリコンゲ
ート電極７１，１７の上部にはＳｉＯ2 膜、ＰＳＧ膜、
ＢＰＳＧ膜等の層間絶縁膜９２が堆積されている。図８
に示した層間絶縁膜９２の上面は凹凸があるが、この上
面は必要があれば化学的機械研磨（ＣＭＰ）法等により
平坦化してもよい。この層間絶縁膜９２の上部にはＡ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等からなる高電位電
源電圧供給線２７ｂが形成されている。層間絶縁膜９２
中に形成されたコンタクトホール２９ｂ，２９ｃを介し
てｎウェル２３，７３には高電位電源電圧（ＶDDH ）が
印加される。図示を省略しているが、ｐ+ ドレイン領域
７５，１９は所定のコンタクトホールを介して所定の金
属配線によりｎ型ＭＯＳトランジスタのｎ+ 型ドレイン
領域に接続されている。又、ｐ+ 型ソース領域２１には
低電位電源電圧供給線が接続されている。本発明の第３
の実施の形態においては、第２のｐ型ＭＯＳトランジス
タ６１のしきい値電圧Ｖthの絶対値を低くするために、
ポリシリコンゲート電極１７の直下にイオン注入を行な
いしきい値を制御している。図８に示すように第２のｐ
型ＭＯＳトランジスタ６１のチャンネル領域５９にｎウ
ェル２３と反対の導電型であるｐ型不純物（ホウ素（11
Ｂ+ ）等）イオンを所定のドーズ量を選定して、所定の
エネルギーでイオン注入することにより、しきい値電圧
Ｖthの絶対値を目的の値にまで低下させることができ
る。また、その他の方法としては、図９に示すように低
電位基本セルを構成する第２のｐ型ＭＯＳトランジスタ
６２のゲート長を高電位基本セルを構成する第１のｐ型
ＭＯＳトランジスタ３に比して短くしてもよい。
電源集積回路の具体的構造を示す断面図である。この多
電源集積回路は、第１の実施の形態と同様に２つの電源
電圧（高電位電源電圧（ＶDDH ）と低電位電源電圧（Ｖ
DDL ））を用いる回路である。図８に示すようにｐ型シ
リコン（１００）基板１の上部に第１，第２のｎウェル
７３，２３が形成されている。フィールド酸化膜９１が
除去された、フィールド酸化膜の窓部により２つのトラ
ンジスタ領域が画定され、この２つのトランジスタ領域
に高電位基本セルを構成する第１のｐ型ＭＯＳトランジ
スタ３のｐ+ ドレイン領域７５、ｐ+ ソース領域７４、
および低電位基本セルを構成する第２のｐ型ＭＯＳトラ
ンジスタ６１のｐ+ ドレイン領域１９、ｐ+ ソース領域
２１がそれぞれ形成されている。さらにソース・ドレイ
ン領域の間のチャネル領域の上部に形成されたゲート酸
化膜の上にポリシリコンゲート電極７１，１７が形成さ
れている。フィールド酸化膜９１およびポリシリコンゲ
ート電極７１，１７の上部にはＳｉＯ2 膜、ＰＳＧ膜、
ＢＰＳＧ膜等の層間絶縁膜９２が堆積されている。図８
に示した層間絶縁膜９２の上面は凹凸があるが、この上
面は必要があれば化学的機械研磨（ＣＭＰ）法等により
平坦化してもよい。この層間絶縁膜９２の上部にはＡ
ｌ，Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ等からなる高電位電
源電圧供給線２７ｂが形成されている。層間絶縁膜９２
中に形成されたコンタクトホール２９ｂ，２９ｃを介し
てｎウェル２３，７３には高電位電源電圧（ＶDDH ）が
印加される。図示を省略しているが、ｐ+ ドレイン領域
７５，１９は所定のコンタクトホールを介して所定の金
属配線によりｎ型ＭＯＳトランジスタのｎ+ 型ドレイン
領域に接続されている。又、ｐ+ 型ソース領域２１には
低電位電源電圧供給線が接続されている。本発明の第３
の実施の形態においては、第２のｐ型ＭＯＳトランジス
タ６１のしきい値電圧Ｖthの絶対値を低くするために、
ポリシリコンゲート電極１７の直下にイオン注入を行な
いしきい値を制御している。図８に示すように第２のｐ
型ＭＯＳトランジスタ６１のチャンネル領域５９にｎウ
ェル２３と反対の導電型であるｐ型不純物（ホウ素（11
Ｂ+ ）等）イオンを所定のドーズ量を選定して、所定の
エネルギーでイオン注入することにより、しきい値電圧
Ｖthの絶対値を目的の値にまで低下させることができ
る。また、その他の方法としては、図９に示すように低
電位基本セルを構成する第２のｐ型ＭＯＳトランジスタ
６２のゲート長を高電位基本セルを構成する第１のｐ型
ＭＯＳトランジスタ３に比して短くしてもよい。
【００３４】図１０および１１は共通のｎウェル５３中
に低電位基本セルを構成する第２のｐ型ＭＯＳトランジ
スタ６３，６４、高電位基本セルを構成する第１のｐ型
ＭＯＳトランジスタ３を形成した場合である。図１０は
コンタクトホール２９ｄを介して、図１１ではコンタク
トホール２９ｂを介してｎウェル５３に高電位電源電圧
（ＶDDH ）が印加されている。図１０に示すように第２
のｐ型ＭＯＳトランジスタ６３のゲート酸化膜９９の厚
さを第１のｐ型ＭＯＳトランジスタ３のゲート酸化膜９
８の厚さに比して薄くしてもよい。又、図１１に示すよ
うに第２のｐ型ＭＯＳトランジスタ６４のゲート幅を第
１のｐ型ＭＯＳトランジスタ３のゲート幅より長くして
ドレイン電流の低下を補償してもよい。
に低電位基本セルを構成する第２のｐ型ＭＯＳトランジ
スタ６３，６４、高電位基本セルを構成する第１のｐ型
ＭＯＳトランジスタ３を形成した場合である。図１０は
コンタクトホール２９ｄを介して、図１１ではコンタク
トホール２９ｂを介してｎウェル５３に高電位電源電圧
（ＶDDH ）が印加されている。図１０に示すように第２
のｐ型ＭＯＳトランジスタ６３のゲート酸化膜９９の厚
さを第１のｐ型ＭＯＳトランジスタ３のゲート酸化膜９
８の厚さに比して薄くしてもよい。又、図１１に示すよ
うに第２のｐ型ＭＯＳトランジスタ６４のゲート幅を第
１のｐ型ＭＯＳトランジスタ３のゲート幅より長くして
ドレイン電流の低下を補償してもよい。
【００３５】図１２および１３は本発明の第３の実施の
形態の他の変形例に係る多電源集積回路の断面図で、ｎ
型基板１１上に第１および第２のｐ型ＭＯＳトランジス
タ３，および６５，６６を形成した場合である。図１２
においては第２のｐ型ＭＯＳトランジスタ６５のゲート
長を第１のｐ型ＭＯＳトランジスタ３のゲート長より短
くしてゲートしきい値電圧Ｖthを調整している。図１３
においては第２のｐ型ＭＯＳトランジスタ６６のゲート
酸化膜９９の厚さを第１のｐ型ＭＯＳトランジスタ３の
ゲート酸化膜９８の厚さよりも薄くしてゲートしきい値
電圧を調整している。このように低電位セル側となる第
２のｐ型ＭＯＳトランジスタのゲートしきい値電圧を高
電位セル側となる第１のｐ型ＭＯＳトランジスタのゲー
トしきい値電圧に対して調整することにより信号遅延を
防止し、回路の動作速度の向上をはかることができる。
形態の他の変形例に係る多電源集積回路の断面図で、ｎ
型基板１１上に第１および第２のｐ型ＭＯＳトランジス
タ３，および６５，６６を形成した場合である。図１２
においては第２のｐ型ＭＯＳトランジスタ６５のゲート
長を第１のｐ型ＭＯＳトランジスタ３のゲート長より短
くしてゲートしきい値電圧Ｖthを調整している。図１３
においては第２のｐ型ＭＯＳトランジスタ６６のゲート
酸化膜９９の厚さを第１のｐ型ＭＯＳトランジスタ３の
ゲート酸化膜９８の厚さよりも薄くしてゲートしきい値
電圧を調整している。このように低電位セル側となる第
２のｐ型ＭＯＳトランジスタのゲートしきい値電圧を高
電位セル側となる第１のｐ型ＭＯＳトランジスタのゲー
トしきい値電圧に対して調整することにより信号遅延を
防止し、回路の動作速度の向上をはかることができる。
【００３６】（第４の実施の形態）次に、本発明の第４
の実施の形態に係る多電源集積回路システムについて説
明する。本発明の第４の実施の形態は、第１〜第３の実
施の形態で説明した多電源集積回路において、低電位電
源電圧で動作するｐ型ＭＯＳトランジスタに印加される
２つの電源電圧（高電位電源電圧（ＶDDH ）と低電位電
源電圧（ＶDDL ））が常に一定の順序で印加されるよう
に構成している。すなわち、図１４に示す第２のｐ型Ｍ
ＯＳトランジスタ５において、２つの電源電圧の立ち上
がりに時間差が発生し、第２のｐ型ＭＯＳトランジスタ
５のｐ+ ソース領域２１にのみ低電位電源電圧
（ＶDDL ）が印加され、第２のｎウェル２３には高電位
電源電圧（ＶDD H ）が未だ印加されていない状態が生じ
た場合、ｐ+ ソース領域−ｎウェル間には順バイアスが
印加されることになる。この順バイアスは、ｐ+ ソース
領域−ｎウェル間に電流を流し、第２のｐ型ＭＯＳトラ
ンジスタ５の誤動作を招く原因となるものであり、従っ
て、システム設計者は、かかる状態が発生しないよう
に、２つの電源電圧（ＶDDH ，ＶDDL ）を印加する順序
を考慮してシステムを構築する必要が生じ、システム設
計が煩雑となる。
の実施の形態に係る多電源集積回路システムについて説
明する。本発明の第４の実施の形態は、第１〜第３の実
施の形態で説明した多電源集積回路において、低電位電
源電圧で動作するｐ型ＭＯＳトランジスタに印加される
２つの電源電圧（高電位電源電圧（ＶDDH ）と低電位電
源電圧（ＶDDL ））が常に一定の順序で印加されるよう
に構成している。すなわち、図１４に示す第２のｐ型Ｍ
ＯＳトランジスタ５において、２つの電源電圧の立ち上
がりに時間差が発生し、第２のｐ型ＭＯＳトランジスタ
５のｐ+ ソース領域２１にのみ低電位電源電圧
（ＶDDL ）が印加され、第２のｎウェル２３には高電位
電源電圧（ＶDD H ）が未だ印加されていない状態が生じ
た場合、ｐ+ ソース領域−ｎウェル間には順バイアスが
印加されることになる。この順バイアスは、ｐ+ ソース
領域−ｎウェル間に電流を流し、第２のｐ型ＭＯＳトラ
ンジスタ５の誤動作を招く原因となるものであり、従っ
て、システム設計者は、かかる状態が発生しないよう
に、２つの電源電圧（ＶDDH ，ＶDDL ）を印加する順序
を考慮してシステムを構築する必要が生じ、システム設
計が煩雑となる。
【００３７】しかし、本発明の第４の実施の形態では、
ｐ+ ソース領域−ｎウェル間に順バイアスが印加される
ことがないように、図１５（ａ）に示すように、外部か
ら供給される高電位電源電圧（ＶDDH ）と低電位電源電
圧（ＶDDL ）を電源電圧制御回路３３を介して半導体チ
ップ１上に設けられた高電位電源電圧パッド３５及び低
電位電源電圧パッド３７のそれぞれに接続している。つ
まり、電源電源制御回路３３により、半導体チップ１
に、常に、最初に第１の電源電圧となる高電位電源電圧
を印加し、その後に第２の電源電圧となる低電位電源電
圧を印加するように制御を行うことにより、上述したよ
うなｐ+ ソース領域−ｎウェル間に順バイアスが印加さ
れることを防いでいる。従って、システム設計者は２つ
の電源電圧の印加順序を考慮する必要はなく、容易にシ
ステムの設計を行うことができる。ここで、電源電圧制
御回路３３としては、例えば、上記の順序制御機能を持
ったＤＣ−ＤＣコンバーターを利用することができる。
ｐ+ ソース領域−ｎウェル間に順バイアスが印加される
ことがないように、図１５（ａ）に示すように、外部か
ら供給される高電位電源電圧（ＶDDH ）と低電位電源電
圧（ＶDDL ）を電源電圧制御回路３３を介して半導体チ
ップ１上に設けられた高電位電源電圧パッド３５及び低
電位電源電圧パッド３７のそれぞれに接続している。つ
まり、電源電源制御回路３３により、半導体チップ１
に、常に、最初に第１の電源電圧となる高電位電源電圧
を印加し、その後に第２の電源電圧となる低電位電源電
圧を印加するように制御を行うことにより、上述したよ
うなｐ+ ソース領域−ｎウェル間に順バイアスが印加さ
れることを防いでいる。従って、システム設計者は２つ
の電源電圧の印加順序を考慮する必要はなく、容易にシ
ステムの設計を行うことができる。ここで、電源電圧制
御回路３３としては、例えば、上記の順序制御機能を持
ったＤＣ−ＤＣコンバーターを利用することができる。
【００３８】図１５（ｂ）は本発明の第４の実施の形態
の半導体集積回路システムの変形例の模式図で、電源電
圧制御回路３３に外部から高電位電源電圧のみを供給し
ている。電源電圧制御回路３３としてＤＣ−ＤＣコンバ
ータを用い、このＤＣ−ＤＣコンバータの内部で低電位
電源電圧を発生させ、半導体チップ１上の高電位電源電
圧パッド３５に高電位電源電圧（ＶDDH ）を、低電位電
源電圧パッド３７に低電位電源電圧（ＶDDL ）を供給し
ている。そして電源電圧制御回路３３により、常に先に
高電位電源電圧（ＶDDH ）が印加され、その後に低電位
電源電圧が印加されるように制御されている。したがっ
てシステム設計に際し、設計者は改めて２つの電源電圧
（ＶDDH ，ＶDDL ）の印加順序を考慮する必要はなく、
システム設計が容易となる。
の半導体集積回路システムの変形例の模式図で、電源電
圧制御回路３３に外部から高電位電源電圧のみを供給し
ている。電源電圧制御回路３３としてＤＣ−ＤＣコンバ
ータを用い、このＤＣ−ＤＣコンバータの内部で低電位
電源電圧を発生させ、半導体チップ１上の高電位電源電
圧パッド３５に高電位電源電圧（ＶDDH ）を、低電位電
源電圧パッド３７に低電位電源電圧（ＶDDL ）を供給し
ている。そして電源電圧制御回路３３により、常に先に
高電位電源電圧（ＶDDH ）が印加され、その後に低電位
電源電圧が印加されるように制御されている。したがっ
てシステム設計に際し、設計者は改めて２つの電源電圧
（ＶDDH ，ＶDDL ）の印加順序を考慮する必要はなく、
システム設計が容易となる。
【００３９】図１６（ａ）および（ｂ）は本発明の第４
の実施の形態のさらに他の変形例に係り、電源電圧制御
回路３３を半導体チップと同一チップ上に搭載した場合
である。図１６（ａ）においては２つの電源電圧（Ｖ
DDH ，ＶDDL ）を受けるために２つのボンディングパッ
ド３５，３７が設けられているが、図１６（ｂ）におい
ては電源電圧制御回路３３にはボンディングパッド３５
を介して高電位電源電圧（ＶDDH ）のみが供給されてい
る。図１６（ｂ）においては、ＤＣ−ＤＣコンバータ等
を用い、電源電圧制御回路３３の内部で低電位電源電圧
（ＶDDL ）を発生させ、低電位電源電圧供給線２７ａと
高電位電源電圧供給線２７ｂを介して内部回路を構成し
ている基本セル１０３に２つの電源電圧（ＶDDH ，Ｖ
DDL ）を所定の順番で供給している。
の実施の形態のさらに他の変形例に係り、電源電圧制御
回路３３を半導体チップと同一チップ上に搭載した場合
である。図１６（ａ）においては２つの電源電圧（Ｖ
DDH ，ＶDDL ）を受けるために２つのボンディングパッ
ド３５，３７が設けられているが、図１６（ｂ）におい
ては電源電圧制御回路３３にはボンディングパッド３５
を介して高電位電源電圧（ＶDDH ）のみが供給されてい
る。図１６（ｂ）においては、ＤＣ−ＤＣコンバータ等
を用い、電源電圧制御回路３３の内部で低電位電源電圧
（ＶDDL ）を発生させ、低電位電源電圧供給線２７ａと
高電位電源電圧供給線２７ｂを介して内部回路を構成し
ている基本セル１０３に２つの電源電圧（ＶDDH ，Ｖ
DDL ）を所定の順番で供給している。
【００４０】（第５の実施の形態）上記第１〜第４の実
施の形態においては、２つの電源電圧の場合について述
べたが、本発明は電源電圧の数を２つに限るものではな
く、複数の電源電圧を利用する多電源集積回路において
も同様に当てはまるものである。したがって、図１７に
示すように、３つの電源電圧（ＶDDL ，ＶDDM ，
ＶDDH ）の場合には、第１の電源電圧となる最も電圧の
高い電源電圧（ＶDDH ）を共通のｎウェル５４に対して
高電位電源電圧供給線２７ｂを用いて供給すればよい。
たとえばＶDDL ＝１．５Ｖ，ＶDDM ＝２．０Ｖ，ＶDDH
＝３．３Ｖ，あるいはＶDDL ＝１．９Ｖ，ＶDDM ＝３．
３Ｖ，ＶDDH ＝５Ｖ等の組み合わせで良い。以下の説明
では中電位電源電圧（ＶDDM ）を第３の電源電圧、低電
位電源電圧（ＶDDL ）を第２の電源電圧として説明する
が、ＶDDM を第２の電源電圧、ＶDDL を第３の電源電圧
としても発明の本質を変えるものではない。
施の形態においては、２つの電源電圧の場合について述
べたが、本発明は電源電圧の数を２つに限るものではな
く、複数の電源電圧を利用する多電源集積回路において
も同様に当てはまるものである。したがって、図１７に
示すように、３つの電源電圧（ＶDDL ，ＶDDM ，
ＶDDH ）の場合には、第１の電源電圧となる最も電圧の
高い電源電圧（ＶDDH ）を共通のｎウェル５４に対して
高電位電源電圧供給線２７ｂを用いて供給すればよい。
たとえばＶDDL ＝１．５Ｖ，ＶDDM ＝２．０Ｖ，ＶDDH
＝３．３Ｖ，あるいはＶDDL ＝１．９Ｖ，ＶDDM ＝３．
３Ｖ，ＶDDH ＝５Ｖ等の組み合わせで良い。以下の説明
では中電位電源電圧（ＶDDM ）を第３の電源電圧、低電
位電源電圧（ＶDDL ）を第２の電源電圧として説明する
が、ＶDDM を第２の電源電圧、ＶDDL を第３の電源電圧
としても発明の本質を変えるものではない。
【００４１】すなわち本発明の第５の実施の形態は第
１，第２および第３の３つの電源電圧を３つのｐ型ＭＯ
Ｓトランジスタに供給する場合である。ｎウェルは図１
７に示すように共通のｎウェル５４でもよく、図１８に
示すように独立した第１，第２，第３の３つのｎウェル
７３，２３，４３とから構成してもよい。この場合も第
３のｐ型ＭＯＳトランジスタ４のｐ+ 型ソース領域４４
と第３のｎウェル４３間に形成されるダイオードＢM お
よび第２のｐ型ＭＯＳトランジスタ５のｐ+ 型ソース領
域２１と第２のｎウェル２３間に形成されるダイオード
ＢL は逆バイアスされるので、何ら第２，第３のｐ型Ｍ
ＯＳトランジスタ５，４の動作に不都合は生じない。図
１８においてはこの逆バイアス電圧に相当する基板バイ
アス効果によるゲートしきい値電圧Ｖthの絶対値の増大
を補償するためにチャネル領域５８，５９にボロン（11
Ｂ+ ）等のｐ型不純物をイオン注入ししてゲートしきい
値電圧Ｖthを調整している。基板バイアス効果に対して
は第２，第３のｐ型ＭＯＳトランジスタ５，４のゲート
長、ゲート酸化膜の厚さ等を調整してゲートしきい値電
圧Ｖthを調整してもよいことはもちろんである。またゲ
ート幅を変えることによりドレイン電流の減少分を補償
してもよい。
１，第２および第３の３つの電源電圧を３つのｐ型ＭＯ
Ｓトランジスタに供給する場合である。ｎウェルは図１
７に示すように共通のｎウェル５４でもよく、図１８に
示すように独立した第１，第２，第３の３つのｎウェル
７３，２３，４３とから構成してもよい。この場合も第
３のｐ型ＭＯＳトランジスタ４のｐ+ 型ソース領域４４
と第３のｎウェル４３間に形成されるダイオードＢM お
よび第２のｐ型ＭＯＳトランジスタ５のｐ+ 型ソース領
域２１と第２のｎウェル２３間に形成されるダイオード
ＢL は逆バイアスされるので、何ら第２，第３のｐ型Ｍ
ＯＳトランジスタ５，４の動作に不都合は生じない。図
１８においてはこの逆バイアス電圧に相当する基板バイ
アス効果によるゲートしきい値電圧Ｖthの絶対値の増大
を補償するためにチャネル領域５８，５９にボロン（11
Ｂ+ ）等のｐ型不純物をイオン注入ししてゲートしきい
値電圧Ｖthを調整している。基板バイアス効果に対して
は第２，第３のｐ型ＭＯＳトランジスタ５，４のゲート
長、ゲート酸化膜の厚さ等を調整してゲートしきい値電
圧Ｖthを調整してもよいことはもちろんである。またゲ
ート幅を変えることによりドレイン電流の減少分を補償
してもよい。
【００４２】図１９は共通のｎウェル５４中に３つのｐ
型ＭＯＳトランジスタ３，４，５が形成された多電源集
積回路の断面図である。３つのｐ型ＭＯＳトランジスタ
のそれぞれのｐ+ 型ソース領域７４，４４，２１にはそ
れぞれ３つの電源電圧ＶDDH，ＶDDM ，ＶDDL が印加さ
れる。共通のｎウェル５４中に設けられたｎ+ 型コンタ
クト領域５５を介して共通のｎウェル５４に高電位電源
電圧ＶDDH が印加されている。図２０はｎ型基板１１中
にｐ型ＭＯＳトランジスタ３，４，５を形成した場合で
ある。図１９，および図２０においてもＶDDH とＶDDM
との差、ＶDDHとＶDDL との差に起因した基板バイアス
効果をイオン注入によるチャネルドープやゲート酸化膜
の厚み、ゲート長、ゲート幅の制御により調整すればｐ
型ＭＯＳトランジスタの動作速度の低下を回避できる。
型ＭＯＳトランジスタ３，４，５が形成された多電源集
積回路の断面図である。３つのｐ型ＭＯＳトランジスタ
のそれぞれのｐ+ 型ソース領域７４，４４，２１にはそ
れぞれ３つの電源電圧ＶDDH，ＶDDM ，ＶDDL が印加さ
れる。共通のｎウェル５４中に設けられたｎ+ 型コンタ
クト領域５５を介して共通のｎウェル５４に高電位電源
電圧ＶDDH が印加されている。図２０はｎ型基板１１中
にｐ型ＭＯＳトランジスタ３，４，５を形成した場合で
ある。図１９，および図２０においてもＶDDH とＶDDM
との差、ＶDDHとＶDDL との差に起因した基板バイアス
効果をイオン注入によるチャネルドープやゲート酸化膜
の厚み、ゲート長、ゲート幅の制御により調整すればｐ
型ＭＯＳトランジスタの動作速度の低下を回避できる。
【００４３】図２１（ａ）および（ｂ）は高電位系，中
電位系、低電位系のｐ型ＭＯＳトランジスタに供給され
る電源電圧ＶDDH ，ＶDDM ，ＶDDL の供給順序を制御す
る電源電圧制御回路３３を具備した回路システムを示す
図である。半導体チップ１上に設けられた高電位電源電
圧パッド３５，中電位電源電圧パッド３６、低電位電源
電圧パッド３７に対して常に最初に高電位電源電圧Ｖ
DDH が印加され図１８，１９および２０に示したダイオ
ードＢM ，ＢL が順バイアスされないようにしている。
図２１（ａ）は電源電圧制御回路３３に３つの電源電圧
ＶDDH ，ＶDDM ，ＶDDL を入力する場合であるが、ＤＣ
−ＤＣコンバータ等を用いて順序制御する場合は図２１
（ｂ）に示すように入力としてはＶDDH のみとし、ＤＣ
−ＤＣコンバータでＶDDM ，ＶDDL を生成してもよい。
また図２２に示すように同一半導体チップ１上に電源電
圧制御回路３３を搭載してもよい。
電位系、低電位系のｐ型ＭＯＳトランジスタに供給され
る電源電圧ＶDDH ，ＶDDM ，ＶDDL の供給順序を制御す
る電源電圧制御回路３３を具備した回路システムを示す
図である。半導体チップ１上に設けられた高電位電源電
圧パッド３５，中電位電源電圧パッド３６、低電位電源
電圧パッド３７に対して常に最初に高電位電源電圧Ｖ
DDH が印加され図１８，１９および２０に示したダイオ
ードＢM ，ＢL が順バイアスされないようにしている。
図２１（ａ）は電源電圧制御回路３３に３つの電源電圧
ＶDDH ，ＶDDM ，ＶDDL を入力する場合であるが、ＤＣ
−ＤＣコンバータ等を用いて順序制御する場合は図２１
（ｂ）に示すように入力としてはＶDDH のみとし、ＤＣ
−ＤＣコンバータでＶDDM ，ＶDDL を生成してもよい。
また図２２に示すように同一半導体チップ１上に電源電
圧制御回路３３を搭載してもよい。
【００４４】（第６の実施の形態）以上の説明において
はＣＭＯＳを構成するｐ型ＭＯＳトランジスタについて
説明して来たが、本発明はＣＭＯＳ中のｎ型ＭＯＳトラ
ンジスタについても同様に適用できる。
はＣＭＯＳを構成するｐ型ＭＯＳトランジスタについて
説明して来たが、本発明はＣＭＯＳ中のｎ型ＭＯＳトラ
ンジスタについても同様に適用できる。
【００４５】図２３は、ゲートアレイ方式により設計し
た本発明の第６の実施の形態に係るＣＭＯＳ多電源集積
回路の一部を示す等価回路で、図２４は図２３の等価回
路に示すＣＭＯＳを含む集積回路の平面図で、図２５は
図２４のII−II方向から見た模式的な断面図である。簡
単化のため，ここでは多電源集積回路として２つの電源
電圧（高電位電源電圧（ＶSSH ）と低電位電源電圧（Ｖ
SSL ））を用いる回路の場合について説明する。図２３
に示すように、本発明の第６の実施の形態に係るＣＭＯ
Ｓ多電源集積回路は、ｐ型ＭＯＳトランジスタ４３と、
ｎ型ＭＯＳトランジスタ４７からなるＣＭＯＳと、ｐ型
ＭＯＳトランジスタ４５とｎ型ＭＯＳトランジスタ４９
からなるＣＭＯＳとで構成されている。第６の実施の形
態においては各ＣＭＯＳに印加される電圧はＶDDを基準
として測られるのでＶSSL が印加されるｎ型ＭＯＳトラ
ンジスタ４９が配置されるセルが高電位基本セルとな
り、ＶSSH が印加されるｎ型ＭＯＳトランジスタ４７が
配置されるセルが低電位基本セルとなる。そして図２４
に示すように高電位基本セルと低電位基本セルとが、そ
の境界線１１１を挾んで隣接してｐ型基板１内に配置さ
れている。第１の電源電圧となる低電位電源電圧（Ｖ
SSL ）を供給する低電位電源電圧供給線２７ｖとこれと
一定の距離を保った第２の電源電圧となる高電位電源電
圧（ＶSSH ）を供給する高電位電源電圧供給線２７ｕと
が高電位基本セル及び低電位基本セルの上部を貫通して
配置されている。図２５に示すようにｐ型基板１はｐ型
基板１に電源電圧を供給するためのｐ+ 型コンタクト領
域２３５を備えている。そして、第１のｎ型ＭＯＳトラ
ンジスタ４９は、ポリシリコンゲート電極２４２、ｎ+
型ドレイン領域２１９およびｎ+ 型ソース領域２０９と
を有している。また同様に、第２のｎ型ＭＯＳトランジ
スタ４７は、ポリシリコンゲート電極２４１、ｎ+ 型ド
レイン領域２７５、およびｎ+ 型ソース領域２６５とを
有している。
た本発明の第６の実施の形態に係るＣＭＯＳ多電源集積
回路の一部を示す等価回路で、図２４は図２３の等価回
路に示すＣＭＯＳを含む集積回路の平面図で、図２５は
図２４のII−II方向から見た模式的な断面図である。簡
単化のため，ここでは多電源集積回路として２つの電源
電圧（高電位電源電圧（ＶSSH ）と低電位電源電圧（Ｖ
SSL ））を用いる回路の場合について説明する。図２３
に示すように、本発明の第６の実施の形態に係るＣＭＯ
Ｓ多電源集積回路は、ｐ型ＭＯＳトランジスタ４３と、
ｎ型ＭＯＳトランジスタ４７からなるＣＭＯＳと、ｐ型
ＭＯＳトランジスタ４５とｎ型ＭＯＳトランジスタ４９
からなるＣＭＯＳとで構成されている。第６の実施の形
態においては各ＣＭＯＳに印加される電圧はＶDDを基準
として測られるのでＶSSL が印加されるｎ型ＭＯＳトラ
ンジスタ４９が配置されるセルが高電位基本セルとな
り、ＶSSH が印加されるｎ型ＭＯＳトランジスタ４７が
配置されるセルが低電位基本セルとなる。そして図２４
に示すように高電位基本セルと低電位基本セルとが、そ
の境界線１１１を挾んで隣接してｐ型基板１内に配置さ
れている。第１の電源電圧となる低電位電源電圧（Ｖ
SSL ）を供給する低電位電源電圧供給線２７ｖとこれと
一定の距離を保った第２の電源電圧となる高電位電源電
圧（ＶSSH ）を供給する高電位電源電圧供給線２７ｕと
が高電位基本セル及び低電位基本セルの上部を貫通して
配置されている。図２５に示すようにｐ型基板１はｐ型
基板１に電源電圧を供給するためのｐ+ 型コンタクト領
域２３５を備えている。そして、第１のｎ型ＭＯＳトラ
ンジスタ４９は、ポリシリコンゲート電極２４２、ｎ+
型ドレイン領域２１９およびｎ+ 型ソース領域２０９と
を有している。また同様に、第２のｎ型ＭＯＳトランジ
スタ４７は、ポリシリコンゲート電極２４１、ｎ+ 型ド
レイン領域２７５、およびｎ+ 型ソース領域２６５とを
有している。
【００４６】そして、例えば、図２４および２５に示す
ように、層間絶縁膜の中に設けられるコンタクトホール
２９ｗを介してｐ型基板１上に形成されたｐ+ 型コンタ
クト領域２３５とＶSSL 電源電圧供給線２７ｖとを接続
することにより低電位電源電圧がｐ型基板１に供給され
る。ｎ+ 型ドレイン領域２７５は信号配線８１ｂを介し
てｐ型ＭＯＳトランジスタ４３のｐ+ 型ドレイン領域７
９に接続され、ｎ+ 型ドレイン領域２１９は信号配線８
１ａを介してｐ型ＭＯＳトランジスタ４５のｐ+ 型ドレ
イン領域７７に接続されている。
ように、層間絶縁膜の中に設けられるコンタクトホール
２９ｗを介してｐ型基板１上に形成されたｐ+ 型コンタ
クト領域２３５とＶSSL 電源電圧供給線２７ｖとを接続
することにより低電位電源電圧がｐ型基板１に供給され
る。ｎ+ 型ドレイン領域２７５は信号配線８１ｂを介し
てｐ型ＭＯＳトランジスタ４３のｐ+ 型ドレイン領域７
９に接続され、ｎ+ 型ドレイン領域２１９は信号配線８
１ａを介してｐ型ＭＯＳトランジスタ４５のｐ+ 型ドレ
イン領域７７に接続されている。
【００４７】本発明の第６の実施の形態においては、高
電位基本セルを構成する第１のｎ型ＭＯＳトランジスタ
４９と低電位基本セルを構成する第２のｎ型ＭＯＳトラ
ンジスタ４９が共にｐ型基板１中に形成され、このｐ型
基板１に低電位電源電圧（ＶSSL ）を供給しているで２
つのｐウェル間の電荷注入の問題は本来的に存在しな
い。このため、高電位基本セルと低電位基本セルをリソ
グラフィー上許される限界まで近接して配置し、チップ
面積の低減を図ることができる。
電位基本セルを構成する第１のｎ型ＭＯＳトランジスタ
４９と低電位基本セルを構成する第２のｎ型ＭＯＳトラ
ンジスタ４９が共にｐ型基板１中に形成され、このｐ型
基板１に低電位電源電圧（ＶSSL ）を供給しているで２
つのｐウェル間の電荷注入の問題は本来的に存在しな
い。このため、高電位基本セルと低電位基本セルをリソ
グラフィー上許される限界まで近接して配置し、チップ
面積の低減を図ることができる。
【００４８】本発明の第６の実施の形態においては、高
電位基本セルを構成する第１のｎ型ＭＯＳトランジスタ
４９のソース電圧に等しい低電位電源電圧（ＶSSL ）が
ｐ型基板１に印加されているので、高電位基本セルに関
しては各部のポテンシャル分布は通常のｎ型ＭＯＳトラ
ンジスタと同じである。一方、低電位基本セルを構成す
る第２のｎ型ＭＯＳトランジスタ４７においては、その
ソース電圧である高電位電源電圧（ＶSSH ）ではなく、
低電位電源電圧（ＶSSL ）がｐ型基板１に印加されるこ
ととなるので、ｎ+ 型ソース領域２６５とｐ型基板１と
の間には電位差が生じることになる。しかしながら、こ
の電位差は、ｎ+ 型ソース領域２６５とｐ型基板１との
間に形成されるダイオードＢn にとっては逆バイアスと
なるので、この電位差によってｎ+ 型ソース領域２６５
−ｐ型基板１間に電流が流れることはなく、従って、ｎ
型ＭＯＳトランジスタ４７の動作には何ら影響を及ぼす
ことはないのである。
電位基本セルを構成する第１のｎ型ＭＯＳトランジスタ
４９のソース電圧に等しい低電位電源電圧（ＶSSL ）が
ｐ型基板１に印加されているので、高電位基本セルに関
しては各部のポテンシャル分布は通常のｎ型ＭＯＳトラ
ンジスタと同じである。一方、低電位基本セルを構成す
る第２のｎ型ＭＯＳトランジスタ４７においては、その
ソース電圧である高電位電源電圧（ＶSSH ）ではなく、
低電位電源電圧（ＶSSL ）がｐ型基板１に印加されるこ
ととなるので、ｎ+ 型ソース領域２６５とｐ型基板１と
の間には電位差が生じることになる。しかしながら、こ
の電位差は、ｎ+ 型ソース領域２６５とｐ型基板１との
間に形成されるダイオードＢn にとっては逆バイアスと
なるので、この電位差によってｎ+ 型ソース領域２６５
−ｐ型基板１間に電流が流れることはなく、従って、ｎ
型ＭＯＳトランジスタ４７の動作には何ら影響を及ぼす
ことはないのである。
【００４９】図２６は本発明の第６の実施の形態の変形
例に係るＣＭＯＳ多電源集積回路のｎ型ＭＯＳトランジ
スタ側のみを示す模式的な断面図である。図２６におい
ては第１のｎ型ＭＯＳトランジスタ４９は第１のｐウェ
ル３３１中に形成され、第２のｎ型ＭＯＳトランジスタ
４７は第２のｐウェル３３２中に形成されている。この
ように高電位基本セルの第１のｎ型ＭＯＳトランジスタ
４９が形成されている第１のｐウェル３３１と低電位基
本セルの第２のｎ型ＭＯＳトランジスタ４７が形成され
ている第２のｐウェル３３２とは別個に設けられている
が、この２つのｐウェルは低電位電源電圧供給線を介し
て互いに同電位となるように接続されている。すなわち
第２のｐウェル３３２中の第２のｐ+ 型コンタクト領域
２７８上に開孔されたコンタクトホール，および第１の
ｎウェル３３１中の第１のｐ+ 型コンタクト領域２２５
上に開孔されたコンタクトホールを介して互いに接続さ
れている。つまり、第１，第２のｐウェル２３１，２３
２間の電位差が無いのでこの２つのｐウェル間の電荷注
入が抑制されている。このため、高電位基本セルと低電
位基本セルを一定間隔で離して、この間の電気的抵抗を
高くする必要は無いので、両者を近接して配置し、チッ
プ面積の低減を図ることができるのである。
例に係るＣＭＯＳ多電源集積回路のｎ型ＭＯＳトランジ
スタ側のみを示す模式的な断面図である。図２６におい
ては第１のｎ型ＭＯＳトランジスタ４９は第１のｐウェ
ル３３１中に形成され、第２のｎ型ＭＯＳトランジスタ
４７は第２のｐウェル３３２中に形成されている。この
ように高電位基本セルの第１のｎ型ＭＯＳトランジスタ
４９が形成されている第１のｐウェル３３１と低電位基
本セルの第２のｎ型ＭＯＳトランジスタ４７が形成され
ている第２のｐウェル３３２とは別個に設けられている
が、この２つのｐウェルは低電位電源電圧供給線を介し
て互いに同電位となるように接続されている。すなわち
第２のｐウェル３３２中の第２のｐ+ 型コンタクト領域
２７８上に開孔されたコンタクトホール，および第１の
ｎウェル３３１中の第１のｐ+ 型コンタクト領域２２５
上に開孔されたコンタクトホールを介して互いに接続さ
れている。つまり、第１，第２のｐウェル２３１，２３
２間の電位差が無いのでこの２つのｐウェル間の電荷注
入が抑制されている。このため、高電位基本セルと低電
位基本セルを一定間隔で離して、この間の電気的抵抗を
高くする必要は無いので、両者を近接して配置し、チッ
プ面積の低減を図ることができるのである。
【００５０】図２６において、高電位基本セルを構成す
る第１のｎ型ＭＯＳトランジスタ４９に対しては、その
電源電圧である低電位電源電圧（ＶSSL ）がｎ+ 型ソー
ス領域２０９に印加されるので、この点では通常のｎ型
ＭＯＳトランジスタのバイアス関係と同様である。一
方、低電位基本セルを構成する第２のｎ型ＭＯＳトラン
ジスタ２７５においては、第２のｎウェル３３２には本
来の電源電圧である高電位電源電圧（ＶSSH ）が印加さ
れずに、低電位電源電圧（ＶSSL ）が印加されることと
なるので、ｎ+ 型ソース領域２６５と第２のｐウェル３
３２との間には電位差が生じることになる。しかしなが
ら、この電位差は、ｎ+ 型ソース領域２６５と第２のｐ
ウェル３３２との間に形成されるダイオードＢn にとっ
ては逆バイアスとなるので、この電位差によってｎ+ 型
ソース領域２６５−第２のｐウェル３３２間に電流が流
れることはなく、従って、第２のｎ型ＭＯＳトランジス
タ４７の動作には何ら影響を及ぼすことはない。第１の
ｐウェル３３１および第２のｐウェル３３２間には電位
差がないので両者を接触させ共通のｐウェルを構成して
もよいことはもちろんである。
る第１のｎ型ＭＯＳトランジスタ４９に対しては、その
電源電圧である低電位電源電圧（ＶSSL ）がｎ+ 型ソー
ス領域２０９に印加されるので、この点では通常のｎ型
ＭＯＳトランジスタのバイアス関係と同様である。一
方、低電位基本セルを構成する第２のｎ型ＭＯＳトラン
ジスタ２７５においては、第２のｎウェル３３２には本
来の電源電圧である高電位電源電圧（ＶSSH ）が印加さ
れずに、低電位電源電圧（ＶSSL ）が印加されることと
なるので、ｎ+ 型ソース領域２６５と第２のｐウェル３
３２との間には電位差が生じることになる。しかしなが
ら、この電位差は、ｎ+ 型ソース領域２６５と第２のｐ
ウェル３３２との間に形成されるダイオードＢn にとっ
ては逆バイアスとなるので、この電位差によってｎ+ 型
ソース領域２６５−第２のｐウェル３３２間に電流が流
れることはなく、従って、第２のｎ型ＭＯＳトランジス
タ４７の動作には何ら影響を及ぼすことはない。第１の
ｐウェル３３１および第２のｐウェル３３２間には電位
差がないので両者を接触させ共通のｐウェルを構成して
もよいことはもちろんである。
【００５１】以上の説明においてはＣＭＯＳ多電源集積
回路について説明して来たが、本発明はｎ型ＭＯＳトラ
ンジスタ（以下「ｎＭＯＳ」という）のみからなる多電
源集積回路についても同様に適用できる。図２７（ａ）
は本発明の第６の実施の形態の他の変形例としてエンハ
ンスメント型（以下「Ｅ型」という）ｎＭＯＳ２０３と
Ｅ型ｎＭＯＳ２０７からなる高電位基本セルとＥ型ｎＭ
ＯＳ２０５とＥ型ｎＭＯＳ２０９からなる低電位基本セ
ルとが隣接して配置されたＥ／Ｅ構成の等価回路を示
す。Ｅ型ｎＭＯＳ２０３，２０５のゲート電極は自己の
ソース電極に直結されている。図２７（ｂ）はさらに他
の変形例としてディプリーション型（以下「Ｄ型」とい
う）ｎＭＯＳ２０４とＥ型ｎＭＯＳ２０７とからなる高
電位セルと、Ｄ型ｎＭＯＳ２０６とＥ型ｎＭＯＳ２０９
とからなる低電位セルとが隣接して配置されたＥ／Ｄ構
成の等価回路を示す。
回路について説明して来たが、本発明はｎ型ＭＯＳトラ
ンジスタ（以下「ｎＭＯＳ」という）のみからなる多電
源集積回路についても同様に適用できる。図２７（ａ）
は本発明の第６の実施の形態の他の変形例としてエンハ
ンスメント型（以下「Ｅ型」という）ｎＭＯＳ２０３と
Ｅ型ｎＭＯＳ２０７からなる高電位基本セルとＥ型ｎＭ
ＯＳ２０５とＥ型ｎＭＯＳ２０９からなる低電位基本セ
ルとが隣接して配置されたＥ／Ｅ構成の等価回路を示
す。Ｅ型ｎＭＯＳ２０３，２０５のゲート電極は自己の
ソース電極に直結されている。図２７（ｂ）はさらに他
の変形例としてディプリーション型（以下「Ｄ型」とい
う）ｎＭＯＳ２０４とＥ型ｎＭＯＳ２０７とからなる高
電位セルと、Ｄ型ｎＭＯＳ２０６とＥ型ｎＭＯＳ２０９
とからなる低電位セルとが隣接して配置されたＥ／Ｄ構
成の等価回路を示す。
【００５２】図２８は図２７（ａ）に示すＥ／Ｅ構成に
おいて、負荷側のトランジスタとなるＥ型ｎＭＯＳ２０
３およびＥ型ｎＭＯＳ２０５についてのみ着目した断面
図である。図２８の断面図に示されるようにＥ型ｎＭＯ
Ｓ（第２のｎ型ＭＯＳトランジスタ）２０３は、ゲート
となるポリシリコンゲート電極２４１と、ドレイン領域
となるｎ+ 型拡散層２３１と、ソース領域となるｎ+ 型
拡散層２３２とを有している。同様に、Ｅ型ｎＭＯＳ２
０５（第１のｎ型ＭＯＳトランジスタ）は、ゲートとな
るポリシリコンゲート電極２４２と、ドレイン領域とな
るｎ+ 型拡散層２３３と、ソース領域となるｎ+ 型拡散
層２３４とを有している。
おいて、負荷側のトランジスタとなるＥ型ｎＭＯＳ２０
３およびＥ型ｎＭＯＳ２０５についてのみ着目した断面
図である。図２８の断面図に示されるようにＥ型ｎＭＯ
Ｓ（第２のｎ型ＭＯＳトランジスタ）２０３は、ゲート
となるポリシリコンゲート電極２４１と、ドレイン領域
となるｎ+ 型拡散層２３１と、ソース領域となるｎ+ 型
拡散層２３２とを有している。同様に、Ｅ型ｎＭＯＳ２
０５（第１のｎ型ＭＯＳトランジスタ）は、ゲートとな
るポリシリコンゲート電極２４２と、ドレイン領域とな
るｎ+ 型拡散層２３３と、ソース領域となるｎ+ 型拡散
層２３４とを有している。
【００５３】第２のＥ型ｎＭＯＳ２０３および第１のＥ
型ｎＭＯＳ２０５は所定の半導体基板２１１に形成され
た共通のｐウェル２１２等のｐ型半導体領域中に共に形
成されている。半導体基板２１１はｎ型基板でもｐ型基
板でもかまわない。そしてｐウェル２１２中に形成され
たｐ+ 型コンタクト領域２３５に低電位電源電圧（Ｖ
DDL ）が印加されている。図２８において、低電位基本
セルを構成する第１のＥ型ｎＭＯＳ２０５においては、
その電源電圧である低電位電源電圧（ＶDDL ）がｎ+ 型
ソース領域２３４に印加されるので、通常のｎＭＯＳの
バイアス関係と同様である。一方、高電位基本セルを構
成する第２のＥ型ｎＭＯＳ２０３においては、ｐウェル
２１２には本来の電源電圧である高電位電源電圧（Ｖ
DDH ）が印加されずに、低電位電源電圧（ＶDDL ）が印
加されることとなるので、ｎ+ 型ソース領域２３２とｐ
ウェル２１２との間には電位差が生じることになる。し
かしながら、この電位差は、ｎ+ 型ソース領域２３２と
ｐウェル２１２との間に形成されるダイオード（ｐｎ接
合）Ｂn にとっては逆バイアスとなるので、この電位差
によってｎ+ 型ソース領域２３２−ｐウェル２１２間に
電流が流れることはなく、従ってＥ型ｎＭＯＳ２０３に
対し何ら影響を及ぼすことはない。図２８では半導体基
板２１１中に設けられたｐウェル２１２に対して第１，
第２のＥ型ｎＭＯＳ２０５，２０３を配置したが、ｐウ
ェル２１２のかわりに他のｐ型半導体領域、たとえばｐ
型基板を用いてもよいことは第２の実施の形態と同様で
ある。又第１，第２のＥ型ｎＭＯＳ２０５，２０３をそ
れぞれ別個の第１，第２のｐウェル（ｐ型半導体領域）
中に形成してもよいことは第１の実施の形態と同様であ
る。より一般的には第１，第２のｎＭＯＳ２０５，２０
３を第１，第２のｐ型半導体領域に形成してもよく、こ
の第１，第２のｐ型半導体領域を接触させ一体として共
通のｐ型半導体領域としてもよい。本発明の第６の実施
の形態においては、第２のｎＭＯＳ４７，２０３にはＶ
DDH −ＶDDL 相当分の基板バイアス効果が生じるが、こ
れは第３の実施の形態と同様にチャネルドープイオン注
入やゲート長の調整等によりしきい値電圧を調整すれば
よい。
型ｎＭＯＳ２０５は所定の半導体基板２１１に形成され
た共通のｐウェル２１２等のｐ型半導体領域中に共に形
成されている。半導体基板２１１はｎ型基板でもｐ型基
板でもかまわない。そしてｐウェル２１２中に形成され
たｐ+ 型コンタクト領域２３５に低電位電源電圧（Ｖ
DDL ）が印加されている。図２８において、低電位基本
セルを構成する第１のＥ型ｎＭＯＳ２０５においては、
その電源電圧である低電位電源電圧（ＶDDL ）がｎ+ 型
ソース領域２３４に印加されるので、通常のｎＭＯＳの
バイアス関係と同様である。一方、高電位基本セルを構
成する第２のＥ型ｎＭＯＳ２０３においては、ｐウェル
２１２には本来の電源電圧である高電位電源電圧（Ｖ
DDH ）が印加されずに、低電位電源電圧（ＶDDL ）が印
加されることとなるので、ｎ+ 型ソース領域２３２とｐ
ウェル２１２との間には電位差が生じることになる。し
かしながら、この電位差は、ｎ+ 型ソース領域２３２と
ｐウェル２１２との間に形成されるダイオード（ｐｎ接
合）Ｂn にとっては逆バイアスとなるので、この電位差
によってｎ+ 型ソース領域２３２−ｐウェル２１２間に
電流が流れることはなく、従ってＥ型ｎＭＯＳ２０３に
対し何ら影響を及ぼすことはない。図２８では半導体基
板２１１中に設けられたｐウェル２１２に対して第１，
第２のＥ型ｎＭＯＳ２０５，２０３を配置したが、ｐウ
ェル２１２のかわりに他のｐ型半導体領域、たとえばｐ
型基板を用いてもよいことは第２の実施の形態と同様で
ある。又第１，第２のＥ型ｎＭＯＳ２０５，２０３をそ
れぞれ別個の第１，第２のｐウェル（ｐ型半導体領域）
中に形成してもよいことは第１の実施の形態と同様であ
る。より一般的には第１，第２のｎＭＯＳ２０５，２０
３を第１，第２のｐ型半導体領域に形成してもよく、こ
の第１，第２のｐ型半導体領域を接触させ一体として共
通のｐ型半導体領域としてもよい。本発明の第６の実施
の形態においては、第２のｎＭＯＳ４７，２０３にはＶ
DDH −ＶDDL 相当分の基板バイアス効果が生じるが、こ
れは第３の実施の形態と同様にチャネルドープイオン注
入やゲート長の調整等によりしきい値電圧を調整すれば
よい。
【００５４】さらに第５の実施の形態と同様に３つの電
源電圧（ＶDDL ，ＶDDM ，ＶDDH ）で動作する３つのｎ
ＭＯＳを隣接して配置してもよい。また第４の実施の形
態で説明したように電源電圧（ＶDDH ，ＶDDL ），（Ｖ
DDH ，ＶDDM ，ＶDDL ）の印加順序を規定する電源電圧
制御回路を同一チップ上、又はチップ外に設けた回路シ
ステムとすれば、システム設計が容易となる。
源電圧（ＶDDL ，ＶDDM ，ＶDDH ）で動作する３つのｎ
ＭＯＳを隣接して配置してもよい。また第４の実施の形
態で説明したように電源電圧（ＶDDH ，ＶDDL ），（Ｖ
DDH ，ＶDDM ，ＶDDL ）の印加順序を規定する電源電圧
制御回路を同一チップ上、又はチップ外に設けた回路シ
ステムとすれば、システム設計が容易となる。
【００５５】上記のように、本発明は第１乃至第６の実
施の形態によって記載したが、この開示の一部をなす論
述及び図面はこの発明を限定するものであると理解すべ
きではない。この開示から当業者には様々な代替実施の
形態、実施例及び運用技術が明らかとなろう。図２９は
そのような代替実施の形態の一例としての４入力ＮＡＮ
Ｄゲートを示す。この代替実施の形態の一例としての４
入力ＮＡＮＤゲートはゲートアレイの配線チャネル格子
を構成する線Ｘ８，Ｘ３，Ｘ５，Ｘ４に沿った金属配線
（信号配線）の端部をそれぞれ入力端子Ａ，Ｂ，Ｃ，Ｄ
としている。入力端子Ａは高電位基本セル１０３ａを構
成するｎＭＯＳ１ａおよびｐＭＯＳ２ａのゲートポリシ
リコン領域７１に接続されている。入力端子Ｂは高電位
基本セル１０３ａを構成するｎＭＯＳ１ｂおよびｐＭＯ
Ｓ２ｂのゲートポリシリコン領域７１に接続されてい
る。入力端子Ｃは高電位基本セル１０３ｂを構成するｎ
ＭＯＳ１ａおよびｐＭＯＳ２ａのゲートポリシリコン領
域７１に、入力端子Ｄは高電位基本セル１０３ｂを構成
するｎＭＯＳ１ｂおよびｐＭＯＳ２ｂのゲートポリシリ
コン７１に接続されている。図示を省略しているが高電
位基本セル１０３ａの最近接の上方には境界線１１１を
挟んで低電位基本セルが配置されている。線Ｘ９に沿っ
て高電位（ＶDDH ）電源供給線２７ｂが形成され、ｐＭ
ＯＳ２ａ，２ｂのｐ+ ソース領域７４およびｎウェルの
ｎ+ 型コンタクト領域５５に接続され、４つのｐＭＯＳ
を並列接続している。ここでｎウェルは高電位基本セル
のｐＭＯＳ２ａ，２ｂと共に、図示を省略した低電位基
本セルのｐＭＯＳを形成するための共通のｎウェルであ
る。そして線Ｘ１０に沿って低電位（ＶDDL ）電源供給
線２７ａが配置され、低電位基本セルのｐＭＯＳのｐ+
ソース領域に低電位電源電圧（ＶDDL ）を供給してい
る。
施の形態によって記載したが、この開示の一部をなす論
述及び図面はこの発明を限定するものであると理解すべ
きではない。この開示から当業者には様々な代替実施の
形態、実施例及び運用技術が明らかとなろう。図２９は
そのような代替実施の形態の一例としての４入力ＮＡＮ
Ｄゲートを示す。この代替実施の形態の一例としての４
入力ＮＡＮＤゲートはゲートアレイの配線チャネル格子
を構成する線Ｘ８，Ｘ３，Ｘ５，Ｘ４に沿った金属配線
（信号配線）の端部をそれぞれ入力端子Ａ，Ｂ，Ｃ，Ｄ
としている。入力端子Ａは高電位基本セル１０３ａを構
成するｎＭＯＳ１ａおよびｐＭＯＳ２ａのゲートポリシ
リコン領域７１に接続されている。入力端子Ｂは高電位
基本セル１０３ａを構成するｎＭＯＳ１ｂおよびｐＭＯ
Ｓ２ｂのゲートポリシリコン領域７１に接続されてい
る。入力端子Ｃは高電位基本セル１０３ｂを構成するｎ
ＭＯＳ１ａおよびｐＭＯＳ２ａのゲートポリシリコン領
域７１に、入力端子Ｄは高電位基本セル１０３ｂを構成
するｎＭＯＳ１ｂおよびｐＭＯＳ２ｂのゲートポリシリ
コン７１に接続されている。図示を省略しているが高電
位基本セル１０３ａの最近接の上方には境界線１１１を
挟んで低電位基本セルが配置されている。線Ｘ９に沿っ
て高電位（ＶDDH ）電源供給線２７ｂが形成され、ｐＭ
ＯＳ２ａ，２ｂのｐ+ ソース領域７４およびｎウェルの
ｎ+ 型コンタクト領域５５に接続され、４つのｐＭＯＳ
を並列接続している。ここでｎウェルは高電位基本セル
のｐＭＯＳ２ａ，２ｂと共に、図示を省略した低電位基
本セルのｐＭＯＳを形成するための共通のｎウェルであ
る。そして線Ｘ１０に沿って低電位（ＶDDL ）電源供給
線２７ａが配置され、低電位基本セルのｐＭＯＳのｐ+
ソース領域に低電位電源電圧（ＶDDL ）を供給してい
る。
【００５６】さらに、線Ｘ２に沿ってＶＳＳ電源供給線
２７ｓが形成され、ｎＭＯＳ１ｂのｎ+ ソース領域７６
およびｐウェルのｐ+ 型コンタクト領域７９に接続され
ている。ｐウェルは上述の共通のｎウェルの左側に隣接
して配置され、ｎＭＯＳ１ａ，１ｂを形成している。線
Ｘ７に沿った信号配線の端部が出力端子Ｚとなり、この
出力端子Ｚが４つのｐＭＯＳ２ａ，２ｂの各ｐ+ ドレイ
ン領域７５および１つのｎＭＯＳ１ａのｎ+ ソース領域
７６に接続されている。４つのｎＭＯＳ１ａ，１ｂは線
Ｘ３に沿った配線８６を用いて互いに直列接続されてい
る。図２９に示す４入力ＮＡＮＤゲートだけに着目した
等価回路表示は基本的には図３３と同じである。入力端
子Ａ，Ｂ，Ｃ，Ｄはゲートアレイを形成している前段の
機能ブロックに、出力端子Ｚは後段の機能ブロックに所
定の配線により接続されている。これら前段又は後段の
機能ブロックとしては低電位基本セルの機能ブロックで
もよい。また高電位電源供給線２７ｂ、低電位電源供給
線２７ａ、およびＶＳＳ電源供給線２７ｓは図示を省略
した他の機能ブロックの上部に延長されゲートアレイの
共通の電源配線となっている。このようにゲートアレイ
を構成している種々の機能ブロックの機能、役割、特性
を詳細に検討し、たとえばクリティカルパス上にあるか
否か等、その特性に合わせて高電位基本セル又は低電位
基本セルのいずれかに分類し、配置できる。しかもこれ
らの高電位基本セルと低電位基本セルを最近接の位置に
配置し、その間隔を極限まで短くできる。したがってＬ
ＳＩチップ全体として、低消費電力・高速動作を可能に
しながら、ゲートアレイを構成するセル列を横方向に縮
小し、チップ面積を縮小できる。
２７ｓが形成され、ｎＭＯＳ１ｂのｎ+ ソース領域７６
およびｐウェルのｐ+ 型コンタクト領域７９に接続され
ている。ｐウェルは上述の共通のｎウェルの左側に隣接
して配置され、ｎＭＯＳ１ａ，１ｂを形成している。線
Ｘ７に沿った信号配線の端部が出力端子Ｚとなり、この
出力端子Ｚが４つのｐＭＯＳ２ａ，２ｂの各ｐ+ ドレイ
ン領域７５および１つのｎＭＯＳ１ａのｎ+ ソース領域
７６に接続されている。４つのｎＭＯＳ１ａ，１ｂは線
Ｘ３に沿った配線８６を用いて互いに直列接続されてい
る。図２９に示す４入力ＮＡＮＤゲートだけに着目した
等価回路表示は基本的には図３３と同じである。入力端
子Ａ，Ｂ，Ｃ，Ｄはゲートアレイを形成している前段の
機能ブロックに、出力端子Ｚは後段の機能ブロックに所
定の配線により接続されている。これら前段又は後段の
機能ブロックとしては低電位基本セルの機能ブロックで
もよい。また高電位電源供給線２７ｂ、低電位電源供給
線２７ａ、およびＶＳＳ電源供給線２７ｓは図示を省略
した他の機能ブロックの上部に延長されゲートアレイの
共通の電源配線となっている。このようにゲートアレイ
を構成している種々の機能ブロックの機能、役割、特性
を詳細に検討し、たとえばクリティカルパス上にあるか
否か等、その特性に合わせて高電位基本セル又は低電位
基本セルのいずれかに分類し、配置できる。しかもこれ
らの高電位基本セルと低電位基本セルを最近接の位置に
配置し、その間隔を極限まで短くできる。したがってＬ
ＳＩチップ全体として、低消費電力・高速動作を可能に
しながら、ゲートアレイを構成するセル列を横方向に縮
小し、チップ面積を縮小できる。
【００５７】第５の実施の形態では３種の電源電圧を用
いる多電源集積回路について述べたが、さらに４種以上
の電源電圧を用いる多電源集積回路に適用してもよい。
また上記第１〜第５の実施の形態においてはｎウェル−
ｐ基板構造およびｎ基板構造について述べたが、ｐウェ
ル−ｎ基板構造や、ツインウェル構造についても同様に
あてはまることは、上記説明から容易に理解できるであ
ろう。第６の実施の形態ではＣＭＯＳ中のｎＭＯＳおよ
びＥ／Ｅ構成，Ｅ／Ｄ構成のｎＭＯＳについて説明した
が、これ以外の構成によるｎＭＯＳからなる論理ゲート
や、ｐ型ＭＯＳトランジスタを含むｎＭＯＳ論理ゲート
に適用できることはもちろんである。このように、本発
明はここでは記載していない様々な実施の形態および実
施例を包含するということを理解すべきである。したが
って、本発明はこの開示から妥当な、特許請求の範囲記
載の発明特定事項によってのみ限定されるものである。
いる多電源集積回路について述べたが、さらに４種以上
の電源電圧を用いる多電源集積回路に適用してもよい。
また上記第１〜第５の実施の形態においてはｎウェル−
ｐ基板構造およびｎ基板構造について述べたが、ｐウェ
ル−ｎ基板構造や、ツインウェル構造についても同様に
あてはまることは、上記説明から容易に理解できるであ
ろう。第６の実施の形態ではＣＭＯＳ中のｎＭＯＳおよ
びＥ／Ｅ構成，Ｅ／Ｄ構成のｎＭＯＳについて説明した
が、これ以外の構成によるｎＭＯＳからなる論理ゲート
や、ｐ型ＭＯＳトランジスタを含むｎＭＯＳ論理ゲート
に適用できることはもちろんである。このように、本発
明はここでは記載していない様々な実施の形態および実
施例を包含するということを理解すべきである。したが
って、本発明はこの開示から妥当な、特許請求の範囲記
載の発明特定事項によってのみ限定されるものである。
【００５８】
【発明の効果】以上説明したように、本発明によれば、
高速特性が要求される第１のｐ型ＭＯＳトランジスタに
高電位電源電圧を供給し、クリティカルパス上にない等
により比較的高速特性が要求されない第２のｐ型ＭＯＳ
トランジスタに低電位電源電圧を供給し、高速・低消費
電力性能を担保すると同時に、低電位電源電圧で動作す
る第２のｐ型ＭＯＳトランジスタのｎウェルと高電位電
源電圧で動作する第１のｐ型ＭＯＳトランジスタのｎウ
ェルとを最近接の位置に配置し、これらのｎウェルの間
には電位差が生じないようにできる。つまり、２つのｎ
ウェル間を一定の距離だけ離間しなくてもこのｎウェル
間の電荷注入を抑制し、回路の信頼性を向上させ、かつ
チップ面積の縮小化又は集積密度の向上が可能となる。
高速特性が要求される第１のｐ型ＭＯＳトランジスタに
高電位電源電圧を供給し、クリティカルパス上にない等
により比較的高速特性が要求されない第２のｐ型ＭＯＳ
トランジスタに低電位電源電圧を供給し、高速・低消費
電力性能を担保すると同時に、低電位電源電圧で動作す
る第２のｐ型ＭＯＳトランジスタのｎウェルと高電位電
源電圧で動作する第１のｐ型ＭＯＳトランジスタのｎウ
ェルとを最近接の位置に配置し、これらのｎウェルの間
には電位差が生じないようにできる。つまり、２つのｎ
ウェル間を一定の距離だけ離間しなくてもこのｎウェル
間の電荷注入を抑制し、回路の信頼性を向上させ、かつ
チップ面積の縮小化又は集積密度の向上が可能となる。
【００５９】さらに、同一のセル列の第１のｐ型ＭＯＳ
トランジスタと第２のｐ型ＭＯＳトランジスタを同一の
ｎウェル内に形成し、この同一のｎウェルの電位を高電
位電源電圧とすることにより、ゲートアレイを構成する
セル列をより一層横方向に縮小することができ、チップ
面積の縮小をさらに図ることができる。また、第１のｐ
型ＭＯＳトランジスタと第２のｐ型ＭＯＳトランジスタ
を直接ｎ型基板上に形成することも可能である。またｎ
型ＭＯＳトランジスタによっても同様な構成ができる。
したがって、高速、低消費電力、高集積密度のＬＳＩの
セミカスタム設計において、その設計の自由度が増大す
る。
トランジスタと第２のｐ型ＭＯＳトランジスタを同一の
ｎウェル内に形成し、この同一のｎウェルの電位を高電
位電源電圧とすることにより、ゲートアレイを構成する
セル列をより一層横方向に縮小することができ、チップ
面積の縮小をさらに図ることができる。また、第１のｐ
型ＭＯＳトランジスタと第２のｐ型ＭＯＳトランジスタ
を直接ｎ型基板上に形成することも可能である。またｎ
型ＭＯＳトランジスタによっても同様な構成ができる。
したがって、高速、低消費電力、高集積密度のＬＳＩの
セミカスタム設計において、その設計の自由度が増大す
る。
【００６０】また、低電位基本セルを構成する第２のｐ
型ＭＯＳトランジスタのしきい値電圧を、第２のｐ型Ｍ
ＯＳトランジスタの動作時に生じるしきい値電圧の低下
分を見込んで決定すれば、第２のｐ型ＭＯＳトランジス
タの動作時に生じる基板バイアス効果によるしきい値電
圧の絶対値の上昇を相殺することができるので、第２の
ｐ型ＭＯＳトランジスタの信号遅延を防ぐことができ、
従って、回路の動作速度を向上させることができる。
型ＭＯＳトランジスタのしきい値電圧を、第２のｐ型Ｍ
ＯＳトランジスタの動作時に生じるしきい値電圧の低下
分を見込んで決定すれば、第２のｐ型ＭＯＳトランジス
タの動作時に生じる基板バイアス効果によるしきい値電
圧の絶対値の上昇を相殺することができるので、第２の
ｐ型ＭＯＳトランジスタの信号遅延を防ぐことができ、
従って、回路の動作速度を向上させることができる。
【００６１】さらに、本発明によれば電源電圧制御回路
を設け第２のｐ型ＭＯＳトランジスタの形成されている
ｎウェルに高電位電源電圧を印加した後にそのｐ+ ソー
ス領域に低電位電源電圧を印加する等のように複数の電
源電圧の印加順序をハードウェア構成としてあらかじめ
準備できるので、この多電源集積回路を利用してシステ
ムを構成する際に、複数の電源電圧の印加順序を規定す
る必要がなく、従って、システム設計を容易とすること
ができる。
を設け第２のｐ型ＭＯＳトランジスタの形成されている
ｎウェルに高電位電源電圧を印加した後にそのｐ+ ソー
ス領域に低電位電源電圧を印加する等のように複数の電
源電圧の印加順序をハードウェア構成としてあらかじめ
準備できるので、この多電源集積回路を利用してシステ
ムを構成する際に、複数の電源電圧の印加順序を規定す
る必要がなく、従って、システム設計を容易とすること
ができる。
【００６２】また本発明によれば、ＣＭＯＳを構成する
ｎＭＯＳ側やｎＭＯＳ論理回路中のｎＭＯＳを多電源化
することも可能である。つまり、低電圧を自己のソース
に印加した第１のｎＭＯＳおよび高電圧を自己のソース
に印加して動作する第２のｎＭＯＳを隣接して配置する
ことも可能となるので、高速、低消費電力で高集積密度
のＣＭＯＳ論理回路やｎＭＯＳ論理回路およびこれを用
いたシステムが提供できる。
ｎＭＯＳ側やｎＭＯＳ論理回路中のｎＭＯＳを多電源化
することも可能である。つまり、低電圧を自己のソース
に印加した第１のｎＭＯＳおよび高電圧を自己のソース
に印加して動作する第２のｎＭＯＳを隣接して配置する
ことも可能となるので、高速、低消費電力で高集積密度
のＣＭＯＳ論理回路やｎＭＯＳ論理回路およびこれを用
いたシステムが提供できる。
【図１】本発明の第１の実施の形態に係るＣＭＯＳ多電
源集積回路の一部を示す等価回路図である。
源集積回路の一部を示す等価回路図である。
【図２】図１に示したＣＭＯＳ多電源集積回路のｐ型ト
ランジスタ側のみを示した平面図である。
ランジスタ側のみを示した平面図である。
【図３】図２のＩ−Ｉ方向から見た断面図である。
【図４】本発明の第２の実施の形態に係る多電源集積回
路の断面図である。
路の断面図である。
【図５】本発明第２の実施の形態に係る多電源集積回路
の平面図である。
の平面図である。
【図６】本発明の第２の実施の形態の変形例に係る多電
源集積回路の断面図である。
源集積回路の断面図である。
【図７】配線チャネルに電源供給線を配置した場合の平
面図である。
面図である。
【図８】本発明の第３の実施の形態に係る多電源集積回
路の断面図である。
路の断面図である。
【図９】本発明の第３の実施の形態に係る多電源集積回
路の変形例の断面図である。
路の変形例の断面図である。
【図１０】本発明の第３の実施の形態に係る多電源集積
回路の他の変形例の断面図である。
回路の他の変形例の断面図である。
【図１１】本発明の第３の実施の形態に係る多電源集積
回路のさらに他の変形例の平面図である。
回路のさらに他の変形例の平面図である。
【図１２】本発明の第３の実施の形態に係る多電源集積
回路のさらに他の変形例の断面図である。
回路のさらに他の変形例の断面図である。
【図１３】本発明の第３の実施の形態に係る多電源集積
回路のさらに他の変形例の断面図である。
回路のさらに他の変形例の断面図である。
【図１４】本発明の第４の実施の形態に係る多電源集積
回路システムに用いる半導体チップの一部の断面図であ
る。
回路システムに用いる半導体チップの一部の断面図であ
る。
【図１５】本発明の第４の実施の形態に係る多電源集積
回路システムを示す模式的な平面図である。
回路システムを示す模式的な平面図である。
【図１６】本発明の第４の実施の形態に係る多電源集積
回路システムの電源電圧制御回路を同一チップ上に搭載
した半導体チップの一部を示す平面図である。
回路システムの電源電圧制御回路を同一チップ上に搭載
した半導体チップの一部を示す平面図である。
【図１７】本発明の第５の実施の形態に係る３電源集積
回路の一部を示す平面図である。
回路の一部を示す平面図である。
【図１８】本発明の第５の実施の形態の変形例に係る断
面図である。
面図である。
【図１９】本発明の第５の実施の形態の他の変形例に係
る断面図である。
る断面図である。
【図２０】本発明の第５の実施の形態のさらに他の変形
例に係る断面図である。
例に係る断面図である。
【図２１】本発明の第５の実施の形態のさらに他の変形
例に係る平面図である。
例に係る平面図である。
【図２２】本発明の第５の実施の形態のさらに他の変形
例に係る平面図である。
例に係る平面図である。
【図２３】本発明の第６の実施の形態に係るＣＭＯＳ多
電源集積回路のｎ型ＭＯＳトランジスタ側を２電源とし
た場合の等価回路図である。
電源集積回路のｎ型ＭＯＳトランジスタ側を２電源とし
た場合の等価回路図である。
【図２４】本発明の第６の実施の形態に係るＣＭＯＳ多
電源集積回路の平面図である。
電源集積回路の平面図である。
【図２５】図２４のｎ型ＭＯＳトランジスタのII-II 方
向から見た断面図である。
向から見た断面図である。
【図２６】本発明の第６の実施の形態の変形例に係るｎ
型ＭＯＳトランジスタの断面図である。
型ＭＯＳトランジスタの断面図である。
【図２７】図２７（ａ）は本発明の第６の実施の形態の
さらに他の変形例に係るＥ／Ｅ構成のｎＭＯＳ多電源集
積回路の一部を示す等価回路図で、図２７（ｂ）はＥ／
Ｄ構成のｎＭＯＳ多電源集積回路の一部を示す等価回路
図である。
さらに他の変形例に係るＥ／Ｅ構成のｎＭＯＳ多電源集
積回路の一部を示す等価回路図で、図２７（ｂ）はＥ／
Ｄ構成のｎＭＯＳ多電源集積回路の一部を示す等価回路
図である。
【図２８】図２７（ａ）の負荷側のｎ型ＭＯＳトランジ
スタのみを示す断面図である。
スタのみを示す断面図である。
【図２９】本発明の代替実施の形態の一例としての４入
力ＮＡＮＤゲートを示す平面図である。
力ＮＡＮＤゲートを示す平面図である。
【図３０】従来のゲートアレイ方式の半導体集積回路を
示す模式的な平面図である。
示す模式的な平面図である。
【図３１】図３０のゲートアレイを構成する基本セルの
一部を示す平面図である。
一部を示す平面図である。
【図３２】図３１の基本セル上に金属配線を配置して論
理機能ブロックを構成した場合の平面図である。
理機能ブロックを構成した場合の平面図である。
【図３３】図３２の論理機能ブロックとしての４入力Ｎ
ＡＮＤゲートを示す等価回路図である。
ＡＮＤゲートを示す等価回路図である。
【図３４】本発明に至る過程において本発明者らが検討
したゲートアレイ方式の多電源集積回路の断面図であ
る。
したゲートアレイ方式の多電源集積回路の断面図であ
る。
【図３５】本発明の前段階として本発明者らが検討した
ゲートアレイ方式の多電源集積回路の平面図である。
ゲートアレイ方式の多電源集積回路の平面図である。
１ ｐ型基板 ３，４，５ ｐ型ＭＯＳトランジスタ ７，９，２０３〜２０７，２０９ ｎ型ＭＯＳトランジ
スタ １７，４７，７１，２４１，２４２ ゲート電極 １１ ｎ型基板 １９，４５，７５，７７，７９ ｐ+ ドレイン領域 ２１，２５，４４，７４，７６ ｐ+ 型ソース領域 ２３，４３，５３，５４，７３，１３３ ｎウェル ２５，５５，７８ ｎ+ 型コンタクト領域 ２７ａ，２７ｕ 低電位電源供給線 ２７ｂ，２７ｕ 高電位電源供給線 ２７ｄ，８５ａ ＶＤＤ電源供給線 ２７ｅ，２７ｆ 信号配線 ２７ｇ 接地電位電源供給線 ２７ｓ，８５ｂ ＶＳＳ電源供給線 ２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ コ
ンタクトホール ２９ｎ，２９ｍ，２９ｕ，２９ｖ，２９ｗ コンタクト
ホール ３３ 電源電圧制御回路 ３５ 高電位電源パッド ３６ 中電位電源パッド ３７ 低電位電源パッド ５８，５９ チャンネル領域 ６１，６２，６３，６４ しきい値を調整したｐ型ＭＯ
Ｓトランジスタ ７９，２２５，２３５，２７８ ｐ+ 型コンタクト領域 ８１ａ，８１ｂ，８６ 信号配線 ９１ フィールド酸化膜 ９２ 層間絶縁膜 ９８，９９ ゲート酸化膜 １０１ 半導体チップ １０３ 基本セル １０５ セル列（ロウ） １０７ 配線チャネル １０９ 入出力回路 １１１ 境界線 ２１１ 半導体基板 ２１２，３３１，３３２ ｐウェル ２１８，２１９，２３１，２３３，２７５，２７６ ｎ
+ ドレイン領域 ２３２，２３４ ｎ+ ソース領域
スタ １７，４７，７１，２４１，２４２ ゲート電極 １１ ｎ型基板 １９，４５，７５，７７，７９ ｐ+ ドレイン領域 ２１，２５，４４，７４，７６ ｐ+ 型ソース領域 ２３，４３，５３，５４，７３，１３３ ｎウェル ２５，５５，７８ ｎ+ 型コンタクト領域 ２７ａ，２７ｕ 低電位電源供給線 ２７ｂ，２７ｕ 高電位電源供給線 ２７ｄ，８５ａ ＶＤＤ電源供給線 ２７ｅ，２７ｆ 信号配線 ２７ｇ 接地電位電源供給線 ２７ｓ，８５ｂ ＶＳＳ電源供給線 ２９ａ，２９ｂ，２９ｃ，２９ｄ，２９ｅ，２９ｆ コ
ンタクトホール ２９ｎ，２９ｍ，２９ｕ，２９ｖ，２９ｗ コンタクト
ホール ３３ 電源電圧制御回路 ３５ 高電位電源パッド ３６ 中電位電源パッド ３７ 低電位電源パッド ５８，５９ チャンネル領域 ６１，６２，６３，６４ しきい値を調整したｐ型ＭＯ
Ｓトランジスタ ７９，２２５，２３５，２７８ ｐ+ 型コンタクト領域 ８１ａ，８１ｂ，８６ 信号配線 ９１ フィールド酸化膜 ９２ 層間絶縁膜 ９８，９９ ゲート酸化膜 １０１ 半導体チップ １０３ 基本セル １０５ セル列（ロウ） １０７ 配線チャネル １０９ 入出力回路 １１１ 境界線 ２１１ 半導体基板 ２１２，３３１，３３２ ｐウェル ２１８，２１９，２３１，２３３，２７５，２７６ ｎ
+ ドレイン領域 ２３２，２３４ ｎ+ ソース領域
Claims (7)
- 【請求項１】 第１の電源電圧を印加された第１のｎウ
ェルと、該第１のｎウェルの最近接となる位置に配置さ
れ、該第１の電源電圧を印加された第２のｎウェルと、
該第１のｎウェル中に形成され、該第１の電源電圧を印
加されたｐ+型ソース領域を有する第１のｐ型ＭＯＳト
ランジスタと、該第２のｎウェル中に形成され、該第１
の電源電圧より低い第２の電源電圧を印加されたｐ+ 型
ソース領域を有する第２のｐ型ＭＯＳトランジスタとを
少なくとも含む多電源集積回路。 - 【請求項２】 第１の電源電圧を印加されたｎ型基板
と、該ｎ型基板中に形成され、該第１の電源電圧を印加
されたｐ+ 型ソース領域を有する第１のｐ型ＭＯＳトラ
ンジスタと、該ｎ型基板中に、該第１のｐ型ＭＯＳトラ
ンジスタと隣接して形成され、該第１の電源電圧より低
い第２の電源電圧を印加されたｐ+ 型ソース領域を有す
る第２のｐ型ＭＯＳトランジスタとを少なくとも含む多
電源集積回路。 - 【請求項３】 第１の電源電圧を印加された第１のｐ型
半導体領域と、該第１のｐ型半導体領域の最近接となる
位置に配置され、該第１の電源電圧を印加された第２の
ｐ型半導体領域と、該第１のｐ型半導体領域中に形成さ
れ、該第１の電源電圧を印加されたｎ+ 型ソース領域を
有する第１のｎ型ＭＯＳトランジスタと、該第２のｐ型
半導体領域中に形成され、該第１の電源電圧より高い第
２の電源電圧を印加されたｎ+ 型ソース領域を有する第
２のｎ型ＭＯＳトランジスタとを少なくとも含む多電源
集積回路。 - 【請求項４】 第１の電源電圧を印加された第１のｎウ
ェルと、該第１のｎウェルの最近接となる位置に配置さ
れ、該第１の電源電圧を印加された第２のｎウェルと、
該第１のｎウェル中に形成され、該第１の電源電圧を印
加されたｐ+型ソース領域を有する第１のｐ型ＭＯＳト
ランジスタと、該第２のｎウェル中に形成され、該第１
の電源電圧より低い第２の電源電圧を印加されたｐ+ 型
ソース領域を有する第２のｐ型ＭＯＳトランジスタとを
少なくとも含む集積回路と、 該集積回路に接続され、該第２の電源電圧を該第１の電
源電圧印加後に印加するための電源電圧制御回路、とを
少なくとも多電源集積回路システム。 - 【請求項５】 第１の電源電圧を印加された第１のｎウ
ェルと、該第１のｎウェルの最近接となる位置に配置さ
れ、該第１の電源電圧を印加された第２のｎウェルと、
該第１又は第２のｎウェルの最近接となる位置に配置さ
れ、該第１の電源電圧を印加された第３のｎウェルと、
該第１のｎウェル中に形成され、該第１の電源電圧を印
加されたｐ+ 型ソース領域を有する第１のｐ型ＭＯＳト
ランジスタと、該第２のｎウェル中に形成され、該第１
の電源電圧より低い第２の電源電圧を印加されたｐ+ 型
ＭＯＳトランジスタ領域を有する第２のｐ型ＭＯＳトラ
ンジスタと、該第３のｎウェル中の形成され、該第１の
電源電圧より低い、第３の電源電圧を印加されたｐ+ 型
ソース領域を有する第３のｐ型ＭＯＳトランジスタとを
少なくとも含む集積回路と、 該集積回路に接続され、該第２および第３の電源電圧を
該第１の電源電圧印加後に印加するための電源電圧制御
回路、とを少なくとも含む多電源集積回路システム。 - 【請求項６】 第１の電源電圧を印加されたｎ型基板
と、該ｎ型基板中に形成され、該第１の電源電圧を印加
されたｐ+ 型ソース領域を有する第１のｐ型ＭＯＳトラ
ンジスタと、該ｎ型基板中に該第１のｐ型ＭＯＳトラン
ジスタと隣接して形成され、該第１の電源電圧より低い
第２の電源電圧を印加されたｐ+ 型ソース領域を有する
第２のｐ型ＭＯＳトランジスタとを少なくとも含む集積
回路と、 該集積回路に接続され、該第２の電源電圧を該第１の電
源電圧印加後に印加するための電源電圧制御回路、とを
少なくとも含む多電源集積回路システム。 - 【請求項７】 第１の電源電圧を印加されたｎ型基板
と、該ｎ型基板中に形成され、該第１の電源電圧を印加
されたｐ+ 型ソース領域を有する第１のｐ型ＭＯＳトラ
ンジスタと、該ｎ型基板中に該第１のｐ型ＭＯＳトラン
ジスタと隣接して形成され、該第１の電源電圧より低い
第２の電源電圧を印加されたｐ+ 型ソース領域を有する
第２のｐ型ＭＯＳトランジスタと、該ｎ型基板中に該第
１又は第２のｐ型ＭＯＳトランジスタと隣接して形成さ
れ、該第１の電源電圧より低い第３の電源電圧を印加さ
れたｐ+ 型ソース領域を有する第３のｐ型ＭＯＳトラン
ジスタとを少なくとも含む集積回路と、 該集積回路に接続され、該第２および第３の電源電圧を
該第１の電源電圧印加後に印加するための電源電圧制御
回路、とを少なくとも含む多電源集積回路システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9162634A JPH1074843A (ja) | 1996-06-28 | 1997-06-19 | 多電源集積回路および多電源集積回路システム |
| US08/882,082 US5920089A (en) | 1996-06-28 | 1997-06-25 | Multi-power supply integrated circuit and system employing the same |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17000996 | 1996-06-28 | ||
| JP8-170009 | 1996-06-28 | ||
| JP9162634A JPH1074843A (ja) | 1996-06-28 | 1997-06-19 | 多電源集積回路および多電源集積回路システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1074843A true JPH1074843A (ja) | 1998-03-17 |
Family
ID=26488356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9162634A Pending JPH1074843A (ja) | 1996-06-28 | 1997-06-19 | 多電源集積回路および多電源集積回路システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5920089A (ja) |
| JP (1) | JPH1074843A (ja) |
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