JPH1074906A - Ｄｒａｍ - Google Patents
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- JPH1074906A JPH1074906A JP9161105A JP16110597A JPH1074906A JP H1074906 A JPH1074906 A JP H1074906A JP 9161105 A JP9161105 A JP 9161105A JP 16110597 A JP16110597 A JP 16110597A JP H1074906 A JPH1074906 A JP H1074906A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 本発明は、高い誘電率と高い信頼性を有する
ＤＲＡＭ素子を提供すること。他の目的は、速度の向上
されたＤＲＡＭ素子を提供すること。 【解決手段】 第１不純物領域と第２不純物領域と第３
不純物領域とを有するアクティブ領域の第１不純物領域
と第３不純物領域とをずらして配置し、その間の第２不
純物領域を傾斜させて形成する。第１不純物領域と第２
不純物領域との間に第１ワードラインを、第２不純物領
域と第３不純物領域との間にそれぞれ並行に第２ワード
ラインを形成する。第１不純物領域の上側と第３不純物
領域の上側にそれぞれ平面形が六角形とされた第１、第
２キャパシタを形成する。
ＤＲＡＭ素子を提供すること。他の目的は、速度の向上
されたＤＲＡＭ素子を提供すること。 【解決手段】 第１不純物領域と第２不純物領域と第３
不純物領域とを有するアクティブ領域の第１不純物領域
と第３不純物領域とをずらして配置し、その間の第２不
純物領域を傾斜させて形成する。第１不純物領域と第２
不純物領域との間に第１ワードラインを、第２不純物領
域と第３不純物領域との間にそれぞれ並行に第２ワード
ラインを形成する。第１不純物領域の上側と第３不純物
領域の上側にそれぞれ平面形が六角形とされた第１、第
２キャパシタを形成する。
Description
【０００１】
【発明が属する技術分野】本発明は、ＤＲＡＭに関する
もので、特にＤＲＡＭのセルアレイに関するものであ
る。
もので、特にＤＲＡＭのセルアレイに関するものであ
る。
【０００２】
【従来の技術】一般に、半導体ＤＲＡＭ素子の集積化に
伴って高集積化に有利な多くの種類のセルアレイのレイ
アウト及びその構造が提案された。即ち、１６ＭのＤＲ
ＡＭ級まではＣＵＢ(Capacitor Under Bit Line）構
造が適用されたが、６４ＭのＤＲＡＭ級以後からはＣＯ
Ｂ（Capacitor Over Bit Line）構造に転換されてい
る。図１は、従来ＣＵＢ構造のセルアレイを示すレイア
ウト図及び構造断面図である。図１に示すように、基板
１上に並んで形成される複数のゲートライン２と、ゲー
トライン２間に跨って形成されると共に基板１に一部が
接触して形成されるノード電極３と、ノード電極３の上
に形成されるプレート電極４と、ノード電極３とプレー
ト電極４との間に形成されるキャパシタ誘電体（図示せ
ず）と、一部が基板１に接触するようにして、キャパシ
タ領域上にゲートライン２に垂直になるように一方向に
形成されるビットライン５とを有している。すなわち、
ノード電極３とプレート電極４からなるキャパシタ領域
の上にビットライン５が形成されている構造である。こ
のようなＣＵＢ構造の場合には、高集積ＤＲＡＭに必要
な高容量のキャパシタを得るためには、キャパシタの高
さを高く形成しなければならない。しかし、キャパシタ
の高さを高めるとビットライン５のコンタクト孔の開口
率が大きくなるため、コンタクト孔へ伝導材を埋込むと
きとビットライン５をパターニングするとき、技術的に
多くの困難さがある。したがって、６４ＭのＤＲＡＭ級
の素子では、新しいセルアレイ及びレイアウトが要求さ
れた。
伴って高集積化に有利な多くの種類のセルアレイのレイ
アウト及びその構造が提案された。即ち、１６ＭのＤＲ
ＡＭ級まではＣＵＢ(Capacitor Under Bit Line）構
造が適用されたが、６４ＭのＤＲＡＭ級以後からはＣＯ
Ｂ（Capacitor Over Bit Line）構造に転換されてい
る。図１は、従来ＣＵＢ構造のセルアレイを示すレイア
ウト図及び構造断面図である。図１に示すように、基板
１上に並んで形成される複数のゲートライン２と、ゲー
トライン２間に跨って形成されると共に基板１に一部が
接触して形成されるノード電極３と、ノード電極３の上
に形成されるプレート電極４と、ノード電極３とプレー
ト電極４との間に形成されるキャパシタ誘電体（図示せ
ず）と、一部が基板１に接触するようにして、キャパシ
タ領域上にゲートライン２に垂直になるように一方向に
形成されるビットライン５とを有している。すなわち、
ノード電極３とプレート電極４からなるキャパシタ領域
の上にビットライン５が形成されている構造である。こ
のようなＣＵＢ構造の場合には、高集積ＤＲＡＭに必要
な高容量のキャパシタを得るためには、キャパシタの高
さを高く形成しなければならない。しかし、キャパシタ
の高さを高めるとビットライン５のコンタクト孔の開口
率が大きくなるため、コンタクト孔へ伝導材を埋込むと
きとビットライン５をパターニングするとき、技術的に
多くの困難さがある。したがって、６４ＭのＤＲＡＭ級
の素子では、新しいセルアレイ及びレイアウトが要求さ
れた。
【０００３】図２は、従来のＣＯＢ構造のセルアレイを
示すレイアウト図及び構造断面図である。図２に示すよ
うに、基板１０上に並んで形成される複数のゲートライ
ン１１と、基板１０に一部を接触させてゲートライン１
１に垂直になる方向に形成されるビットライン１２と、
ゲートライン１１間に跨って形成され、かつ一部を基板
１０に接触させて形成される長方形のノード電極１３
と、ノード電極１３上に形成されるプレート電極１４と
を有する。図示しないが、当然ノード電極とプレート電
極との間には誘電体が配置されている。このようなＣＯ
Ｂ構造は、キャパシタが形成される前にビットライン１
２を形成することにより、ビットライン１２が形成され
る領域までキャパシタ領域に利用できる。又、ビットラ
イン１２がキャパシタより速く形成されるので、高容量
のためにキャパシタの高さを高くしても、ビットライン
１２のコンタクト孔の開口率が増加しないという特徴が
ある。即ち、ＣＯＢ構造を有するセルアレイ方式は、ビ
ットラインの上側の面積をキャパシタ領域に用いること
ができ、かつキャパシタの高さを高くすることができる
ので、キャパシタの有効面積を増加させることができ
る。したがって、６４ＭのＤＲＡＭ及び２５６ＭのＤＲ
ＡＭ等に使用されてきた。
示すレイアウト図及び構造断面図である。図２に示すよ
うに、基板１０上に並んで形成される複数のゲートライ
ン１１と、基板１０に一部を接触させてゲートライン１
１に垂直になる方向に形成されるビットライン１２と、
ゲートライン１１間に跨って形成され、かつ一部を基板
１０に接触させて形成される長方形のノード電極１３
と、ノード電極１３上に形成されるプレート電極１４と
を有する。図示しないが、当然ノード電極とプレート電
極との間には誘電体が配置されている。このようなＣＯ
Ｂ構造は、キャパシタが形成される前にビットライン１
２を形成することにより、ビットライン１２が形成され
る領域までキャパシタ領域に利用できる。又、ビットラ
イン１２がキャパシタより速く形成されるので、高容量
のためにキャパシタの高さを高くしても、ビットライン
１２のコンタクト孔の開口率が増加しないという特徴が
ある。即ち、ＣＯＢ構造を有するセルアレイ方式は、ビ
ットラインの上側の面積をキャパシタ領域に用いること
ができ、かつキャパシタの高さを高くすることができる
ので、キャパシタの有効面積を増加させることができ
る。したがって、６４ＭのＤＲＡＭ及び２５６ＭのＤＲ
ＡＭ等に使用されてきた。
【０００４】
【発明が解決しようとする課題】しかし、ＣＯＢ構造を
有するセルアレイ方式においては、下記のような問題点
があった。第１に、次世代デバイスの１ＧのＤＲＡＭ級
以上では、セルの有効面積が極度に減少するため、キャ
パシタの有効面積を広くする技術では量産性を有するＤ
ＲＡＭ素子を製造できなくなった。第２に、長方形状の
電極で配列されるため、パターンを形成するとき、パタ
ーンの縮小(shrinkage）現象により、キャパシタの電極
領域が実際の設計値より大きく減少する。第３に、ビッ
トラインとビットラインとの間の間隙が狭くなるため、
ビットラインの寄生容量が大きくなる。そのため、メモ
リセルの設計時に要求される一定水準のセルのキャパシ
タの容量（ＣS ）およびビットラインの寄生容量
（ＣB）の値を維持するために、高いセルキャパシタの
容量が要求されるので、高集積素子には不適である。本
発明は、このような問題点を解決するためのもので、高
い誘電率と高い信頼性を有するＤＲＡＭ素子を提供する
ことにその目的がある。本発明の他の目的は、スピード
の向上されたＤＲＡＭ素子を提供することにある。
有するセルアレイ方式においては、下記のような問題点
があった。第１に、次世代デバイスの１ＧのＤＲＡＭ級
以上では、セルの有効面積が極度に減少するため、キャ
パシタの有効面積を広くする技術では量産性を有するＤ
ＲＡＭ素子を製造できなくなった。第２に、長方形状の
電極で配列されるため、パターンを形成するとき、パタ
ーンの縮小(shrinkage）現象により、キャパシタの電極
領域が実際の設計値より大きく減少する。第３に、ビッ
トラインとビットラインとの間の間隙が狭くなるため、
ビットラインの寄生容量が大きくなる。そのため、メモ
リセルの設計時に要求される一定水準のセルのキャパシ
タの容量（ＣS ）およびビットラインの寄生容量
（ＣB）の値を維持するために、高いセルキャパシタの
容量が要求されるので、高集積素子には不適である。本
発明は、このような問題点を解決するためのもので、高
い誘電率と高い信頼性を有するＤＲＡＭ素子を提供する
ことにその目的がある。本発明の他の目的は、スピード
の向上されたＤＲＡＭ素子を提供することにある。
【０００５】
【課題を解決するための手段】このような目的を達する
ために、本発明のＤＲＡＭは、半導体基板内に形成さ
れ、第１不純物領域を有する第１領域と、第３不純物領
域を有する第２領域と、及び第１領域と第２領域との間
に位置して第２不純物領域を有するベント領域とを含む
アクティブ領域；第１不純物領域と第２不純物領域との
間に跨って形成される第１ワードライン；第２不純物領
域と第３不純物領域との間に跨って形成される第２ワー
ドライン；半導体基板とワードライン上に形成され、第
１不純物領域上で第１コンタクト孔を、第２不純物領域
上で第２コンタクト孔を、第３不純物領域上で第３コン
タクト孔を有する絶縁層；第２コンタクト孔を介して第
２不純物領域と電気的に連結され、前記ベント領域上で
前記ワードラインと交差されるように延長されるビット
ライン；第１コンタクト孔を介して第１不純物領域と電
気的に連結され、前記第１領域の上側に六角形の平面を
有して形成される第１キャパシタ；第３コンタクト孔を
介して第３不純物領域と電気的に連結され、前記第２領
域の上側に六角形の平面を有して形成され、六角形の一
面が第１キャパシタの六角形の一面と第２コンタクト孔
を間に置いて互いに平行に配列される第２キャパシタを
含んでいる。
ために、本発明のＤＲＡＭは、半導体基板内に形成さ
れ、第１不純物領域を有する第１領域と、第３不純物領
域を有する第２領域と、及び第１領域と第２領域との間
に位置して第２不純物領域を有するベント領域とを含む
アクティブ領域；第１不純物領域と第２不純物領域との
間に跨って形成される第１ワードライン；第２不純物領
域と第３不純物領域との間に跨って形成される第２ワー
ドライン；半導体基板とワードライン上に形成され、第
１不純物領域上で第１コンタクト孔を、第２不純物領域
上で第２コンタクト孔を、第３不純物領域上で第３コン
タクト孔を有する絶縁層；第２コンタクト孔を介して第
２不純物領域と電気的に連結され、前記ベント領域上で
前記ワードラインと交差されるように延長されるビット
ライン；第１コンタクト孔を介して第１不純物領域と電
気的に連結され、前記第１領域の上側に六角形の平面を
有して形成される第１キャパシタ；第３コンタクト孔を
介して第３不純物領域と電気的に連結され、前記第２領
域の上側に六角形の平面を有して形成され、六角形の一
面が第１キャパシタの六角形の一面と第２コンタクト孔
を間に置いて互いに平行に配列される第２キャパシタを
含んでいる。
【０００６】本発明のＤＲＡＭセルアレイ方法は、第１
不純物領域、第２不純物領域、第３不純物領域を有する
基板、第１コンタクト孔、第２コンタクト孔、第３コン
タクト孔を有する絶縁層、第１ワードライン、第２ワー
ドライン、第２コンタクト孔を介して第２不純物領域と
電気的に接続されたビットライン、第１コンタクト孔を
介して第１不純物領域に電気的に接続された第１キャパ
シタ、第３コンタクト孔を介して第３不純物領域に電気
的に接続された第２キャパシタを有するＤＲＡＭにおい
て、第１コンタクト孔、第２コンタクト孔、及び第３コ
ンタクト孔の中心点を連結する仮想線が一直線になるよ
うにコンタクト孔を配列するステップ；第１コンタクト
孔と第２コンタクト孔との間に第１ワードラインを配列
するステップ；第２コンタクト孔と第３コンタクト孔と
の間に第２ワードラインを第２コンタクト孔の中心点を
基準として第１ワードレインと第２ワードラインを左右
対称になるように再配列するステップ；第２コンタクト
孔の中心点を前記ビットラインの中心ライン上に位置さ
せるステップ；一直線ラインが前記ビットラインに対し
て、反時計回りに０゜＜θ21＜９０゜の角（θ21）を有
し、時計回りに９０゜＜θ22＜１８０゜の角（θ22）を
有するように前記ビットラインを配列するステップ；そ
して第１コンタクト孔の中心点と第３コンタクト孔の中
心点がそれぞれ第１キャパシタと第２キャパシタの中心
点に殆ど近接するようにキャパシタを配列するステップ
からなる。
不純物領域、第２不純物領域、第３不純物領域を有する
基板、第１コンタクト孔、第２コンタクト孔、第３コン
タクト孔を有する絶縁層、第１ワードライン、第２ワー
ドライン、第２コンタクト孔を介して第２不純物領域と
電気的に接続されたビットライン、第１コンタクト孔を
介して第１不純物領域に電気的に接続された第１キャパ
シタ、第３コンタクト孔を介して第３不純物領域に電気
的に接続された第２キャパシタを有するＤＲＡＭにおい
て、第１コンタクト孔、第２コンタクト孔、及び第３コ
ンタクト孔の中心点を連結する仮想線が一直線になるよ
うにコンタクト孔を配列するステップ；第１コンタクト
孔と第２コンタクト孔との間に第１ワードラインを配列
するステップ；第２コンタクト孔と第３コンタクト孔と
の間に第２ワードラインを第２コンタクト孔の中心点を
基準として第１ワードレインと第２ワードラインを左右
対称になるように再配列するステップ；第２コンタクト
孔の中心点を前記ビットラインの中心ライン上に位置さ
せるステップ；一直線ラインが前記ビットラインに対し
て、反時計回りに０゜＜θ21＜９０゜の角（θ21）を有
し、時計回りに９０゜＜θ22＜１８０゜の角（θ22）を
有するように前記ビットラインを配列するステップ；そ
して第１コンタクト孔の中心点と第３コンタクト孔の中
心点がそれぞれ第１キャパシタと第２キャパシタの中心
点に殆ど近接するようにキャパシタを配列するステップ
からなる。
【０００７】
【発明の実施の形態】本発明の１実施形態ＤＲＡＭを添
付図面を参照して、より詳細に説明する。図３（ａ）
は、本ＤＲＡＭの構成要素のアレイを示す平面図であ
り、図３（ｂ）は、図３（ａ）のＡ−Ａ′線上の構造断
面図である。図３（ａ）、（ｂ）に示すように、半導体
基板２０のアクティブ領域２４には第１不純物領域を有
する第１領域２１と、第３不純物領域を有する第２領域
２２と、第１領域と第２領域との間に位置して第２不純
物領域を有するベント領域２３とを含んでいる。第１ワ
ードライン２５が第１不純物領域と第２不純物領域との
間に跨って形成され、第２ワードライン２６が第２不純
物領域と第３不純物領域との間に跨って形成される。絶
縁層３０が上記した基板上に所定の厚さで形成される。
その絶縁層には第１不純物領域上で第１コンタクト孔２
７を、第２不純物領域上で第２コンタクト孔２８を、第
３不純物領域上で第３コンタクト孔２９を有する。ビッ
トライン３１は、前記ワードライン２５、２６と交差
し、かつベント領域２３と交差するように斜めに延び、
第２コンタクト孔２８を介してベント領域である第２不
純物領域２３と電気的に連結される。第１キャパシタ３
２が第１領域２１の上側に六角形の平面形に形成され、
第１コンタクト孔２７を介して第１不純物領域と電気的
に連結されている。同様に第２キャパシタ３３が第２領
域２２の上側に六角形の平面形に形成され、第３コンタ
クト孔２９を介して第３不純物領域と電気的に連結され
ている。第１キャパシタ３１と第２キャパシタ３２とは
図３ａに示すように図面上で上下にわずかにずれそれぞ
の六角形の一辺が第２コンタクト孔２８を間にして互い
に向き合うように配置されている。
付図面を参照して、より詳細に説明する。図３（ａ）
は、本ＤＲＡＭの構成要素のアレイを示す平面図であ
り、図３（ｂ）は、図３（ａ）のＡ−Ａ′線上の構造断
面図である。図３（ａ）、（ｂ）に示すように、半導体
基板２０のアクティブ領域２４には第１不純物領域を有
する第１領域２１と、第３不純物領域を有する第２領域
２２と、第１領域と第２領域との間に位置して第２不純
物領域を有するベント領域２３とを含んでいる。第１ワ
ードライン２５が第１不純物領域と第２不純物領域との
間に跨って形成され、第２ワードライン２６が第２不純
物領域と第３不純物領域との間に跨って形成される。絶
縁層３０が上記した基板上に所定の厚さで形成される。
その絶縁層には第１不純物領域上で第１コンタクト孔２
７を、第２不純物領域上で第２コンタクト孔２８を、第
３不純物領域上で第３コンタクト孔２９を有する。ビッ
トライン３１は、前記ワードライン２５、２６と交差
し、かつベント領域２３と交差するように斜めに延び、
第２コンタクト孔２８を介してベント領域である第２不
純物領域２３と電気的に連結される。第１キャパシタ３
２が第１領域２１の上側に六角形の平面形に形成され、
第１コンタクト孔２７を介して第１不純物領域と電気的
に連結されている。同様に第２キャパシタ３３が第２領
域２２の上側に六角形の平面形に形成され、第３コンタ
クト孔２９を介して第３不純物領域と電気的に連結され
ている。第１キャパシタ３１と第２キャパシタ３２とは
図３ａに示すように図面上で上下にわずかにずれそれぞ
の六角形の一辺が第２コンタクト孔２８を間にして互い
に向き合うように配置されている。
【０００８】このとき、ビットライン３１の中心ライン
は、第２コンタクト孔２８の中心点に殆ど近接してワー
ドライン２５、２６に直角ではなく斜めに形成され、前
記ベント領域２３の上を通るように形成される。そし
て、アクティブ領域２４のベント領域２３は、第１ワー
ドライン２５の中心ラインと第２ワードライン２６の中
心ラインとの間にビットラインの傾きとは別の方向に傾
いて位置される。第２コンタクト孔２８を間に置いて配
列された第１キャパシタ３２の辺と第２キャパシタ３３
の辺は、それぞれ第２コンタクト孔２８から同一距離だ
け離れて位置される。又、第１コンタクト孔２７の中心
点と第２コンタクト孔２８の中心点、及び第３コンタク
ト孔２９の中心点を連結する仮想線は一直線になる。こ
の仮想線は、ベント領域２３の中心ラインと第２コンタ
クト孔２８の中心点で交差する。そして、アクティブ領
域２４の第１領域２１と第２領域２２の平面は、それぞ
れ長方形に形成される。アクティブ領域２４のベント領
域２３の中心ラインはコンタクト孔２７、２８、２９の
中心点を連結する仮想線と互いに平行にならない。第１
コンタクト孔２７と第３コンタクト孔２９は、第１キャ
パシタ３２と第２キャパシタ３３の平面の六角形の中心
に近接して位置され、第２コンタクト孔２８の中心はベ
ント領域２３の中心に殆ど近接して位置される。又、ア
クティブ領域２４の第１領域２１は第１ワードライン２
５に直交し、ベント領域２３は第１領域２１の先端部か
ら９０゜〜１８０゜の角度で傾斜して延び、第２領域２
２はベント領域２３の先端部からベント領域２３に対し
ては９０゜〜１８０゜の勾配を有し、第２ワードライン
に対しては直交するように形成される。第１ワードライ
ン２５と第２ワードライン２６は第２コンタクト孔２８
を中心として左右対称になるように位置される。そし
て、ビットライン３１の中心ラインは、第１ワードライ
ン２５と第２ワードライン２６の各中心ラインに対し
て、反時計回りに０゜＜θ1＜９０゜の角度（θ1）を有
し、時計回りに９０゜＜θ2＜１８０゜の角度（θ2 ）
を有する。
は、第２コンタクト孔２８の中心点に殆ど近接してワー
ドライン２５、２６に直角ではなく斜めに形成され、前
記ベント領域２３の上を通るように形成される。そし
て、アクティブ領域２４のベント領域２３は、第１ワー
ドライン２５の中心ラインと第２ワードライン２６の中
心ラインとの間にビットラインの傾きとは別の方向に傾
いて位置される。第２コンタクト孔２８を間に置いて配
列された第１キャパシタ３２の辺と第２キャパシタ３３
の辺は、それぞれ第２コンタクト孔２８から同一距離だ
け離れて位置される。又、第１コンタクト孔２７の中心
点と第２コンタクト孔２８の中心点、及び第３コンタク
ト孔２９の中心点を連結する仮想線は一直線になる。こ
の仮想線は、ベント領域２３の中心ラインと第２コンタ
クト孔２８の中心点で交差する。そして、アクティブ領
域２４の第１領域２１と第２領域２２の平面は、それぞ
れ長方形に形成される。アクティブ領域２４のベント領
域２３の中心ラインはコンタクト孔２７、２８、２９の
中心点を連結する仮想線と互いに平行にならない。第１
コンタクト孔２７と第３コンタクト孔２９は、第１キャ
パシタ３２と第２キャパシタ３３の平面の六角形の中心
に近接して位置され、第２コンタクト孔２８の中心はベ
ント領域２３の中心に殆ど近接して位置される。又、ア
クティブ領域２４の第１領域２１は第１ワードライン２
５に直交し、ベント領域２３は第１領域２１の先端部か
ら９０゜〜１８０゜の角度で傾斜して延び、第２領域２
２はベント領域２３の先端部からベント領域２３に対し
ては９０゜〜１８０゜の勾配を有し、第２ワードライン
に対しては直交するように形成される。第１ワードライ
ン２５と第２ワードライン２６は第２コンタクト孔２８
を中心として左右対称になるように位置される。そし
て、ビットライン３１の中心ラインは、第１ワードライ
ン２５と第２ワードライン２６の各中心ラインに対し
て、反時計回りに０゜＜θ1＜９０゜の角度（θ1）を有
し、時計回りに９０゜＜θ2＜１８０゜の角度（θ2 ）
を有する。
【０００９】第１不純物領域２１、第２不純物領域２
３、及び第１ワードライン２５は第１トランジスタを構
成し、第２不純物領域２３、第３不純物領域２２、及び
第２ワードライン２６は第２トランジスタを構成する。
第１〜第３コンタクト孔２７、２８、２９は実質的に円
形に形成される。ビットライン３１とワードライン２
５、２６は、互いに同一レベル上に形成される。第１コ
ンタクト孔２７と第３コンタクト孔２９は、相応するビ
ットライン３１から同一距離に位置される。そして、キ
ャパシタ３２、３３のノード電極及びプレート電極は、
酸化時に高い絶縁抵抗を有する金属成分を含んだ物質の
中のいずれかの１つで形成される。この高い絶縁抵抗を
有する金属成分を含んだ物質は、Ｐｔ、ＲｕＯ2、Ｉｒ
Ｏ2等である。そして、キャパシタ３２、３３の高誘電
膜は、単一グレイン(single grain）を有するように形
成する。又、キャパシタ３２、３３のノード電極と高誘
電膜は相互作用をし、ノード電極と高誘電膜物質の選択
は誘電体物質の結晶配向性を顧慮して選択する。この
時、高誘電膜は、Ｔａ2Ｏ5、ＳｒＴｉＯ3、ＢａＴｉ
Ｏ3、ＰｂＺｒＯ3、ＢＳＴ（（Ｂａ、Ｓｒ）Ｔｉ
Ｏ3）、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＰＬＺＴ
（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3）、ＰＮＺＴ
（（Ｐｂ、Ｎｂ）（Ｚｒ、Ｔｉ）Ｏ3）の中のいずれか
の１つで形成される。
３、及び第１ワードライン２５は第１トランジスタを構
成し、第２不純物領域２３、第３不純物領域２２、及び
第２ワードライン２６は第２トランジスタを構成する。
第１〜第３コンタクト孔２７、２８、２９は実質的に円
形に形成される。ビットライン３１とワードライン２
５、２６は、互いに同一レベル上に形成される。第１コ
ンタクト孔２７と第３コンタクト孔２９は、相応するビ
ットライン３１から同一距離に位置される。そして、キ
ャパシタ３２、３３のノード電極及びプレート電極は、
酸化時に高い絶縁抵抗を有する金属成分を含んだ物質の
中のいずれかの１つで形成される。この高い絶縁抵抗を
有する金属成分を含んだ物質は、Ｐｔ、ＲｕＯ2、Ｉｒ
Ｏ2等である。そして、キャパシタ３２、３３の高誘電
膜は、単一グレイン(single grain）を有するように形
成する。又、キャパシタ３２、３３のノード電極と高誘
電膜は相互作用をし、ノード電極と高誘電膜物質の選択
は誘電体物質の結晶配向性を顧慮して選択する。この
時、高誘電膜は、Ｔａ2Ｏ5、ＳｒＴｉＯ3、ＢａＴｉ
Ｏ3、ＰｂＺｒＯ3、ＢＳＴ（（Ｂａ、Ｓｒ）Ｔｉ
Ｏ3）、ＰＺＴ（Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）、ＰＬＺＴ
（（Ｐｂ、Ｌａ）（Ｚｒ、Ｔｉ）Ｏ3）、ＰＮＺＴ
（（Ｐｂ、Ｎｂ）（Ｚｒ、Ｔｉ）Ｏ3）の中のいずれか
の１つで形成される。
【００１０】図４は、本ＤＲＡＭのセルアレイを示す平
面図である。図４に示すように、半導体基板４０には複
数のアクティブ領域４４を有する。各アクティブ領域４
４は第１不純物領域を有する第１領域４１と、第３不純
物領域を有する第２領域４２と、第１領域４１と第２領
域４２との間に位置し、第２不純物領域を有するベント
領域４３とを含む。それぞれの第１不純物領域４１と第
２不純物領域４３との間に跨って複数の第１ワードライ
ン４５が形成され、それぞれの第２不純物領域４３と第
３不純物領域４４との間に跨って複数の第２ワードライ
ン４６が形成されている。基板４０のワードライン４
５、４６上に絶縁層５０が形成され、その絶縁層５０に
は、それぞれの第１不純物領域に第１コンタクト孔４
７、それぞれの第２不純物領域上に第２コンタクト孔４
８、そしてそれぞれの第３不純物領域上に第３コンタク
ト孔４９を有する。それぞれの第２コンタクト孔４８を
介して第２不純物領域と電気的に連結され、それぞれの
アクティブ領域４４のベント領域４３上で第１、及び第
２ワードライン４５、４６と交差されるようにビットラ
イン５１が形成されている。それぞれの第１コンタクト
孔４７を介してそれぞれの第１不純物領域と電気的に連
結され、第１領域４１の上側に六角形の平面を有するよ
うに第１キャパシタ５２が形成され、それぞれの第３コ
ンタクト孔４９を介してそれぞれの第３不純物領域と電
気的に連結され、第２領域４２の上側に六角形の平面を
有するように第２キャパシタ５３が形成されている。そ
れぞれの第１と第２のキャパシタはその六角形の１辺が
他方のキャパシタの六角形の１辺と第２コンタクト孔４
８を間に置いて互いに向き合うようにして、互いに平行
に配列される。
面図である。図４に示すように、半導体基板４０には複
数のアクティブ領域４４を有する。各アクティブ領域４
４は第１不純物領域を有する第１領域４１と、第３不純
物領域を有する第２領域４２と、第１領域４１と第２領
域４２との間に位置し、第２不純物領域を有するベント
領域４３とを含む。それぞれの第１不純物領域４１と第
２不純物領域４３との間に跨って複数の第１ワードライ
ン４５が形成され、それぞれの第２不純物領域４３と第
３不純物領域４４との間に跨って複数の第２ワードライ
ン４６が形成されている。基板４０のワードライン４
５、４６上に絶縁層５０が形成され、その絶縁層５０に
は、それぞれの第１不純物領域に第１コンタクト孔４
７、それぞれの第２不純物領域上に第２コンタクト孔４
８、そしてそれぞれの第３不純物領域上に第３コンタク
ト孔４９を有する。それぞれの第２コンタクト孔４８を
介して第２不純物領域と電気的に連結され、それぞれの
アクティブ領域４４のベント領域４３上で第１、及び第
２ワードライン４５、４６と交差されるようにビットラ
イン５１が形成されている。それぞれの第１コンタクト
孔４７を介してそれぞれの第１不純物領域と電気的に連
結され、第１領域４１の上側に六角形の平面を有するよ
うに第１キャパシタ５２が形成され、それぞれの第３コ
ンタクト孔４９を介してそれぞれの第３不純物領域と電
気的に連結され、第２領域４２の上側に六角形の平面を
有するように第２キャパシタ５３が形成されている。そ
れぞれの第１と第２のキャパシタはその六角形の１辺が
他方のキャパシタの六角形の１辺と第２コンタクト孔４
８を間に置いて互いに向き合うようにして、互いに平行
に配列される。
【００１１】各ビットライン５１はワードライン４５、
４６と交差される方向に配置され、第２コンタクト孔４
８の中心点を連結するように傾斜させて延長されてい
る。各ビットライン５１に両側に配置される第１コンタ
クト孔４７と第３コンタクト孔４９はそのビットライン
５１から同一距離に位置される。各ビットライン５１の
中心ラインは当該する第２コンタクト孔４８の中心点に
殆ど近接して前記ベント領域４３の上側に形成される。
各アクティブ領域４４のベント領域４３は相応する第１
ワードライン４５の中心ラインと相応する第２ワードラ
イン４６の中心ラインとの間で傾いて位置されるが、第
１領域４１と第２領域４２は並行である。そして、各第
２コンタクト孔４８を間に向かい合っている第１キャパ
シタ５２の１辺と第２キャパシタ５３の１辺は、それぞ
れ第２コンタクト孔４８から同一距離だけ離れて位置さ
れる。
４６と交差される方向に配置され、第２コンタクト孔４
８の中心点を連結するように傾斜させて延長されてい
る。各ビットライン５１に両側に配置される第１コンタ
クト孔４７と第３コンタクト孔４９はそのビットライン
５１から同一距離に位置される。各ビットライン５１の
中心ラインは当該する第２コンタクト孔４８の中心点に
殆ど近接して前記ベント領域４３の上側に形成される。
各アクティブ領域４４のベント領域４３は相応する第１
ワードライン４５の中心ラインと相応する第２ワードラ
イン４６の中心ラインとの間で傾いて位置されるが、第
１領域４１と第２領域４２は並行である。そして、各第
２コンタクト孔４８を間に向かい合っている第１キャパ
シタ５２の１辺と第２キャパシタ５３の１辺は、それぞ
れ第２コンタクト孔４８から同一距離だけ離れて位置さ
れる。
【００１２】各アクティブ領域４４上の第１コンタクト
孔４７の中心点と第２コンタクト孔４８の中心点、及び
第３コンタクト孔４９の中心点を連結する仮想線は一直
線になる。この仮想線はベント領域４３の中心ラインと
は平行でなく、第２コンタクト孔４８の中心点で交差す
る。各第１領域４１と各第２領域４２の平面は長方形に
形成される。各第１コンタクト孔４７と各第３コンタク
ト孔４９は、それぞれの第１キャパシタ５２と第２キャ
パシタ５３の平面である六角形の中心に近接して位置さ
れ、それぞれの第２コンタクト孔４８の中心はそれぞれ
のベント領域４３の中心に殆ど近接して位置される。ア
クティブ領域４４の第１領域４１は第１ワードライン４
５に直交されるように形成され、ベント領域４３は第１
領域４１の先端部から９０゜〜１８０゜の勾配で延び、
第２領域４２はベント領域４３の先端部から、ベント領
域４３に対して９０゜〜１８０゜の勾配を有し、第２ワ
ードライン４６に対しては直交されるように形成され
る。各第１ワードライン４５と第２ワードライン４６
は、第２コンタクト孔４８を中心として左右対称になる
ように位置される。各ビットライン５１の中心ライン
は、相応する第１ワードライン４５と第２ワードライン
４６の各中心ラインに対して、反時計回りに０゜＜θ11
＜９０゜の角度（θ11）を有し、時計回りに９０゜＜θ
12＜１８０゜の角度（θ12）を有する。そして、各第１
不純物領域と第２不純物領域、及び対応する第１ワード
ライン４５は第１トランジスタを構成し、各第２不純物
領域と第３不純物領域、及び対応する第２ワードライン
４６は第２トランジスタを構成する。前記コンタクト孔
４７、４８、４９は、実質的に円形に形成される。そし
て、各ビットライン５１と相応するワードライン４５、
４６は、互いに同一レベル上に形成される。各第１コン
タクト孔４７と各相応する第３コンタクト孔４９は、相
応するビットライン５１から同一距離に位置される。そ
して、キャパシタ５２、５３のノード電極及びプレート
電極は、酸化時に高い絶縁抵抗を有する金属成分を含ん
だ物質の中のいずれかの１つで形成される。この高い絶
縁抵抗を有する金属成分を含んだ物質は、Ｐｔ、ＲｕＯ
2、ＩｒＯ2等である。そして、キャパシタ５２、５３の
高誘電膜は、単一グレイン(single grain）を有するよ
うに形成する。又、キャパシタ５２、５３のノード電極
と高誘電膜は相互作用をし、ノード電極と高誘電膜物質
の選択は誘電体物質の結晶配向性を顧慮して選択する。
この高誘電膜は、Ｔａ2Ｏ5、ＳｒＴｉＯ3、ＢａＴｉ
Ｏ3、ＰｂＺｒＯ3 、ＢＳＴ、ＰＺＴ、ＰＬＺＴ、ＰＮ
ＺＴの中のいずれかの１つで形成される。
孔４７の中心点と第２コンタクト孔４８の中心点、及び
第３コンタクト孔４９の中心点を連結する仮想線は一直
線になる。この仮想線はベント領域４３の中心ラインと
は平行でなく、第２コンタクト孔４８の中心点で交差す
る。各第１領域４１と各第２領域４２の平面は長方形に
形成される。各第１コンタクト孔４７と各第３コンタク
ト孔４９は、それぞれの第１キャパシタ５２と第２キャ
パシタ５３の平面である六角形の中心に近接して位置さ
れ、それぞれの第２コンタクト孔４８の中心はそれぞれ
のベント領域４３の中心に殆ど近接して位置される。ア
クティブ領域４４の第１領域４１は第１ワードライン４
５に直交されるように形成され、ベント領域４３は第１
領域４１の先端部から９０゜〜１８０゜の勾配で延び、
第２領域４２はベント領域４３の先端部から、ベント領
域４３に対して９０゜〜１８０゜の勾配を有し、第２ワ
ードライン４６に対しては直交されるように形成され
る。各第１ワードライン４５と第２ワードライン４６
は、第２コンタクト孔４８を中心として左右対称になる
ように位置される。各ビットライン５１の中心ライン
は、相応する第１ワードライン４５と第２ワードライン
４６の各中心ラインに対して、反時計回りに０゜＜θ11
＜９０゜の角度（θ11）を有し、時計回りに９０゜＜θ
12＜１８０゜の角度（θ12）を有する。そして、各第１
不純物領域と第２不純物領域、及び対応する第１ワード
ライン４５は第１トランジスタを構成し、各第２不純物
領域と第３不純物領域、及び対応する第２ワードライン
４６は第２トランジスタを構成する。前記コンタクト孔
４７、４８、４９は、実質的に円形に形成される。そし
て、各ビットライン５１と相応するワードライン４５、
４６は、互いに同一レベル上に形成される。各第１コン
タクト孔４７と各相応する第３コンタクト孔４９は、相
応するビットライン５１から同一距離に位置される。そ
して、キャパシタ５２、５３のノード電極及びプレート
電極は、酸化時に高い絶縁抵抗を有する金属成分を含ん
だ物質の中のいずれかの１つで形成される。この高い絶
縁抵抗を有する金属成分を含んだ物質は、Ｐｔ、ＲｕＯ
2、ＩｒＯ2等である。そして、キャパシタ５２、５３の
高誘電膜は、単一グレイン(single grain）を有するよ
うに形成する。又、キャパシタ５２、５３のノード電極
と高誘電膜は相互作用をし、ノード電極と高誘電膜物質
の選択は誘電体物質の結晶配向性を顧慮して選択する。
この高誘電膜は、Ｔａ2Ｏ5、ＳｒＴｉＯ3、ＢａＴｉ
Ｏ3、ＰｂＺｒＯ3 、ＢＳＴ、ＰＺＴ、ＰＬＺＴ、ＰＮ
ＺＴの中のいずれかの１つで形成される。
【００１３】上記のようにキャパシタのノード電極を六
角形に形成する理由を説明すれば、下記の通りである。
図５は、キャパシタノード電極の形態によるパターニン
グ時のパターンの歪曲現象を示す平面図である。図５に
示すように、一般的な従来のセル構造は、長方形のノー
ドを取っている。これは電極領域を極大化でき、セルの
配列が長方形ノードに適するようになっているためであ
る。しかし、長方形ノードは、パターニングのために、
フォトエッチング工程を進行すれば、パターンが歪曲し
て、キャパシタ領域が大きく減少する。その理由は、フ
ォトエッチング工程時の光の散乱のため、パターン周縁
の角部でパターン歪曲現象が発生するためである。その
ため、長方形ノードに配列されるセル構造では、４つの
長方形パターンの角が１地点で出会うので、全体的にキ
ャパシタの有効面積を大きく減らすことになる。即ち、
キャパシタ領域に使用できないデッドスペースが大きく
増加する。一方、六角形の形状のノードでは、３個の三
角形パターンの先鋭にされた選択部の一つが他の二つの
間に入り込むように形成できるので、パターンの歪曲が
生じてもそれによる減少分が少なくキャパシタの面積を
極大化できる。
角形に形成する理由を説明すれば、下記の通りである。
図５は、キャパシタノード電極の形態によるパターニン
グ時のパターンの歪曲現象を示す平面図である。図５に
示すように、一般的な従来のセル構造は、長方形のノー
ドを取っている。これは電極領域を極大化でき、セルの
配列が長方形ノードに適するようになっているためであ
る。しかし、長方形ノードは、パターニングのために、
フォトエッチング工程を進行すれば、パターンが歪曲し
て、キャパシタ領域が大きく減少する。その理由は、フ
ォトエッチング工程時の光の散乱のため、パターン周縁
の角部でパターン歪曲現象が発生するためである。その
ため、長方形ノードに配列されるセル構造では、４つの
長方形パターンの角が１地点で出会うので、全体的にキ
ャパシタの有効面積を大きく減らすことになる。即ち、
キャパシタ領域に使用できないデッドスペースが大きく
増加する。一方、六角形の形状のノードでは、３個の三
角形パターンの先鋭にされた選択部の一つが他の二つの
間に入り込むように形成できるので、パターンの歪曲が
生じてもそれによる減少分が少なくキャパシタの面積を
極大化できる。
【００１４】
【発明の効果】以上で説明したように、本発明のＤＲＡ
Ｍは、下記ような効果がある。第１に、ビットラインの
間隙が広く形成されるので、ビットラインの静電容量が
大きく減少する。したがって、メモリセル設計時に要求
される一定水準のセルキャパシタの容量（ＣS）／ビッ
トラインの寄生容量（ＣB）の値からセルキャパシタの
容量を著しく低くしてもセルの動作が可能である。第２
に、ビットラインの寄生容量が少ないため、セル動作の
信頼性が向上し、スピードが改善される。第３に、ビッ
トライン形成時の工程マージンがよい。第４に、セルの
配列を六角形のノード電極に配列することによりパター
ニング時の歪曲現象を最小化してキャパシタの面積を極
大化させることができる。第５に、高誘電膜が六角形の
ノード電極を中心に３中点を有する結晶粒界が生じて、
各キャパシタの単位高誘電膜が単一グレインを有するよ
うに容易に調節できる。第６に、キャパシタが単一グレ
インを有する高誘電膜で構成されるので、誘電率が高く
て漏洩電流が低い。
Ｍは、下記ような効果がある。第１に、ビットラインの
間隙が広く形成されるので、ビットラインの静電容量が
大きく減少する。したがって、メモリセル設計時に要求
される一定水準のセルキャパシタの容量（ＣS）／ビッ
トラインの寄生容量（ＣB）の値からセルキャパシタの
容量を著しく低くしてもセルの動作が可能である。第２
に、ビットラインの寄生容量が少ないため、セル動作の
信頼性が向上し、スピードが改善される。第３に、ビッ
トライン形成時の工程マージンがよい。第４に、セルの
配列を六角形のノード電極に配列することによりパター
ニング時の歪曲現象を最小化してキャパシタの面積を極
大化させることができる。第５に、高誘電膜が六角形の
ノード電極を中心に３中点を有する結晶粒界が生じて、
各キャパシタの単位高誘電膜が単一グレインを有するよ
うに容易に調節できる。第６に、キャパシタが単一グレ
インを有する高誘電膜で構成されるので、誘電率が高く
て漏洩電流が低い。
【図１】 従来のＣＵＢ構造のセルアレイを示すレイア
ウト図と構造断面図。
ウト図と構造断面図。
【図２】 従来ＣＯＢ構造のセルアレイを示すレイアウ
ト図及び構造断面図。
ト図及び構造断面図。
【図３】 実施形態のＤＲＡＭの構成要素のアレイを示
す平面図（ａ）とＡ−Ａ′線上の構造断面図（ｂ）。
す平面図（ａ）とＡ−Ａ′線上の構造断面図（ｂ）。
【図４】 本発明のＤＲＡＭのセルアレイを示す平面
図。
図。
【図５】 キャパシタノード電極の形態によるパターニ
ング時のパターンの歪曲現象を示す平面図。
ング時のパターンの歪曲現象を示す平面図。
２０、４０ 基板 ２１、４１ 第１
領域 ２２、４２ 第２領域 ２３、４３ ベン
ト領域 ２４、４４ アクティブ領域 ２５、４５ 第１
ワードライン ２６、４６ 第２ワードライン ２７、４７ 第１
コンタクト孔 ２８、４８ 第２コンタクト孔 ２９、４９ 第３
コンタクト孔 ３０、５０ 絶縁層 ３１、５１ ビッ
トライン ３２、５２ 第１キャパシタ ３３、５３ 第２
キャパシタ
領域 ２２、４２ 第２領域 ２３、４３ ベン
ト領域 ２４、４４ アクティブ領域 ２５、４５ 第１
ワードライン ２６、４６ 第２ワードライン ２７、４７ 第１
コンタクト孔 ２８、４８ 第２コンタクト孔 ２９、４９ 第３
コンタクト孔 ３０、５０ 絶縁層 ３１、５１ ビッ
トライン ３２、５２ 第１キャパシタ ３３、５３ 第２
キャパシタ
フロントページの続き (72)発明者 オン・スク・ヤン 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンヅク−ク・ガキョン−ドン・ （番地なし）・シンラ アパートメント １−1508 (72)発明者 ゴン・ヒ・バク 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンヅク−ク・ボンション−ド ン・1602・ジュゴン アパートメント 108−508
Claims (3)
- 【請求項１】 半導体基板；半導体基板内に形成さ
れ、第１不純物領域を有する第１領域と、第３不純物領
域を有する第２領域と、及び第１領域と第２領域との間
に位置して第２不純物領域を有するベント領域とを含む
アクティブ領域；第１不純物領域と第２不純物領域とに
跨って形成される第１ワードライン；第２不純物領域と
第３不純物領域とに跨って形成される第２ワードライ
ン；前記半導体基板とワードライン上に形成され、第１
不純物領域で第１コンタクト孔を、第２不純物領域で第
２コンタクト孔を、第３不純物領域で第３コンタクト孔
を有する絶縁層；第２コンタクト孔を介して第２不純物
領域と電気的に連結され、前記ベント領域上で前記ワー
ドラインと交差されるように延長されるビットライン；
前記第１コンタクト孔を介して第１不純物領域と電気的
に連結され、前記第１領域の上側に六角形の平面形を有
する第１キャパシタ；前記第３コンタクト孔を介して第
３不純物領域と電気的に連結され、前記第２領域の上側
に六角形の平面形を有するように形成され、その六角形
の１辺が第１キャパシタの六角形の１辺と第２コンタク
ト孔を間に置いて互いに向き合うように配列された第２
キャパシタ；を有することを特徴とするＤＲＡＭ。 - 【請求項２】 複数のアクティブ領域を有し、各アク
ティブ領域は、第１不純物領域を有する第１領域と、第
３不純物領域を有する第２領域と、第１領域と第２領域
との間に位置し、第２不純物領域を有するベント領域と
を含む半導体基板；それぞれの第１不純物領域と第２不
純物領域とに跨って形成される複数の第１ワードライ
ン；それぞれの第２不純物領域と第３不純物領域とに跨
って形成される複数の第２ワードライン；前記基板とワ
ードライン上に形成され、第１不純物領域で複数の第１
コンタクト孔、第２不純物領域で複数の第２コンタクト
孔、そして第３不純物領域で複数の第３コンタクト孔を
有する絶縁層；それぞれの第２コンタクト孔を介してそ
れぞれの第２不純物領域と電気的に連結され、第１、及
び第２ワードラインと交差されるように形成される複数
のビットライン；それぞれの第１コンタクト孔を介して
それぞれの第１不純物領域と電気的に連結され、それぞ
れの第１領域の上側に六角形の平面形に形成された複数
の第１キャパシタ；それぞれの第３コンタクト孔を介し
てそれぞれの第３不純物領域と電気的に連結され、それ
ぞれの第２領域の上側に六角形の平面形に形成され、そ
の六角形の１辺が第１キャパシタの六角形の１辺と第２
コンタクト孔を間に置いて互いに平行に配列される複数
の第２キャパシタ；を含んでいることを特徴とするＤＲ
ＡＭ。 - 【請求項３】 第１不純物領域、第２不純物領域、第
３不純物領域を有する基板、 第１コンタクト孔、第２コンタクト孔、第３コンタクト
孔を有する絶縁層、 第１ワードライン、第２ワードライン、第２コンタクト
孔を介して第２不純物領域と電気的に接続されたビット
ライン、 第１コンタクト孔を介して第１不純物領域に電気的に接
続された第１キャパシタ、 第３コンタクト孔を介して第３不純物領域に電気的に接
続された第２キャパシタ、を有するＤＲＡＭにおいて、 第１コンタクト孔、第２コンタクト孔、及び第３コンタ
クト孔の中心点を連結する仮想線が一直線になるように
コンタクト孔を配列するステップ；第１コンタクト孔と
第２コンタクト孔との間に第１ワードラインを配列する
ステップ；第２コンタクト孔と第３コンタクト孔との間
に第２ワードラインを、第２コンタクト孔の中心点を基
準として第１ワードレインと第２ワードラインを左右対
称になるように再配列するステップ；第２コンタクト孔
の中心点を前記ビットラインの中心ライン上に位置させ
るステップ；前記一直線ラインが、前記ビットラインに
対して、反時計回りに０゜＜θ21＜９０゜の角（θ21）
を有し、時計回りに９０゜＜θ22＜１８０゜の角
（θ22）を有するように前記ビットラインを配列するス
テップ；そして第１コンタクト孔の中心点と第３コンタ
クト孔の中心点がそれぞれ第１キャパシタと第２キャパ
シタの中心点に殆ど近接するようにキャパシタを配列す
るステップ；を備えることを特徴とする複数のＤＲＡＭ
の構成要素を配列する方法。
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