JPH1078906A - メモリ装置のデ−タ比較方法及びメモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 例えばＲＡＭに既に書き込まれているデ−タ
とこれから書き込もうとする新たなデータとが一致して
いるか否かの比較を行う場合に、少ない命令数で実行
し、例えば処理速度の遅いプロセッサを用いても、シス
テムに対応できるようにすること。 【解決手段】 データの書き込みを行う場合にアドレス
をアドレスバスに供給すると、例えばＲＡＭであれば、
ビットラインの途中まで前記アドレスに対応するメモリ
領域内のデータが読み出される。そこでこの読み出され
たデータとデータバス４１上の新たなデータとをビット
比較部５で比較し、その比較結果を全ビットについて判
定し、こうしてデータの比較を行う。この比較は例えば
アドレスが選択されている時間帯の前半に行い、後半で
は書き込みスイッチ部２０をオンにしてデータの書き込
みを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、読み出し、書き込
み可能なメモリ部内にデータを書き込むにあたって、新
たなデータと既にメモリ部内に記憶されている旧データ
を比較する技術に関する。

【０００２】

【従来の技術】一般にＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅ
ｓｓ Ｍｅｍｏｒｙ）にデータを書き込むときに、新た
なデータとこの新たなデータの書き込み先のメモリ領域
に既に書き込まれている旧データとを比較してそれらが
一致してるか否か、つまりデータをＲＡＭに書き込むと
きに書き込み先のアドレスに記憶されているデータが書
き込みによって変化するか否かを把握しなければならな
いことがある。

【０００３】例えば画像処理において画像を書き換える
ためには、画像メモリ内のデータのうち新たなデータと
異なる個所のみが書き換えられる。この場合画像データ
を画像メモリとは別の例えばＳＲＡＭよりなるバッファ
メモリに一旦格納し、この格納の際にバッファメモリ内
のデータが書き込みによって変わるか否かを把握し、そ
の結果に基づいて画像メモリ内の対応するデータのみを
書き換える場合がある。

【０００４】また他の例としては、多数の流量センサ、
温度センサ及び圧力センサ等を監視区域に設け、これら
のセンサの出力を定期的にメモリに取り込み、新たな検
出値と前回の検出値とを比較し、不一致であれば警報の
発生あるいはシステムの停止といった処置を行うことが
あり、この場合も新たなデータと旧データとを比較する
必要がある。更にはまた強誘電体メモリでは書き込み回
数が制限されているので、書き込みによってデータが変
わる個書のみに新たなデータを書き込むようにすればメ
モリの使用寿命が延びるという利点がある。

【０００５】そこでＲＡＭにデータを書き込もうとする
ときに新たなデータと旧データとの比較は、従来図１０
に示すようなフローで行われていた。即ちＣＰＵにより
アドレスをアドレスバスに出力してメモリ領域内のデー
タをデータバスに読み出し、次いで読み出したデータを
レジスタに格納する。そして新たに書き込むべきデータ
をレジスタに格納して、ＣＰＵにより両データを比較
し、一致しているか不一致であるかの判定結果を出力す
るようにしていた。

【０００６】

【発明が解決しようとする課題】従来のようなデータの
比較方法では、データの読み出し、比較、比較結果の出
力を夫々独立した命令で行わなければならず、実行すべ
き命令の数が多い。また比較の結果、新たなデータと旧
データとが不一致の個所についてのみ新たなデータの書
き込みを行う場合には、ＣＰＵが比較結果を参照して不
一致の個所に対してデータの書き換えを行うので、実行
すべき命令の数が更に増える。このため処理に長い時間
がかかるという問題があり、一方これを解決するために
高速なＣＰＵを用いると装置が高価なものになるという
問題があった。

【０００７】本発明は、このような事情の下になされた
ものであり、その目的は新たなデータとこの新たなデー
タの書き込み先であるメモリ領域内の旧データとの比較
を少ない命令数で実行することにより、例えば１回の書
き込みサイクル中に行うことにより高速なプロセッサを
用いなくとも処理時間を短くすることのできる技術を提
供することにある。

【０００８】

【課題を解決するための手段】本発明方法は、読み出
し、書き込み可能なメモリ部を備え、アドレスバスにア
ドレスを供給することによりそのアドレスに対応するメ
モリ領域に対してアクセスできるように構成されたメモ
リ装置において、前記アドレスバスにアドレスを供給す
ると共に、デ−タバスに新たなデ−タを供給する第１の
段階と、前記アドレスバスに供給されたアドレスを利用
して新たなデ−タの書き込み先であるメモリ領域内の旧
デ−タを読み出し、読み出した旧デ−タと既にデ−タバ
スに供給されている新たなデ−タとを比較し、両デ−タ
が一致しているか否かを判定する第２の段階と、を含む
ことを特徴とするメモリ装置のデ−タ比較方法である。
この場合例えばデ−タバスにデ−タを供給した後次のデ
−タを供給する前に第２の段階を行う。

【０００９】このような方法を実施する本発明装置は次
のように構成される。即ち、本発明装置は、読み出し、
書き込み可能なメモリ部と、このメモリ部とデ−タバス
との間の信号路に夫々設けられた書き込みスイッチ部及
び読み出しスイッチ部とを備え、書き込み時には、前記
書き込みスイッチ部をオンにして、アドレスバスに供給
されたアドレスに対応するメモリ領域にデ−タバスのデ
−タを書き込み、読み出し時には、読み出しスイッチ部
をオンにして、アドレスバスに供給されたアドレスに対
応するメモリ領域のデ−タをデ−タバスに読み出すメモ
リ装置において、デ−タの比較を行う比較モ−ドを選択
する手段と、前記デ−タバスに供給されている新たなデ
−タと、この新たなデ−タの書き込み先であるメモリ領
域から前記信号路の途中まで読み出されている旧デ−タ
とを比較するための比較回路と、を設け、前記比較モ−
ドが選択されているときには、アドレスバスにアドレス
が供給される度毎に前記比較回路によりデ−タの比較を
行って、新たなデ−タがメモリ領域内の旧デ−タと一致
しているか否かを判定するように構成したことを特徴と
するメモリ装置である。

【００１０】本発明は、新たなデ−タとこのデ−タの書
き込み先に既に記憶されている旧デ−タとを比較する手
法に特徴があるが、比較モ−ドで装置が動作する場合、
デ−タの比較のみを行ってもよいし、あるいは比較に続
いて新たなデ−タの書き込みを行ってもよい。「新たな
デ−タの書き込み先であるメモリ領域」と記載してある
が、これはもし書き込みを行うのであれば、書き込み先
に該当するメモリ領域という意味であり、比較に続いて
書き込みを行うことに限定する趣旨ではない。

【００１１】

【発明の実施の形態】以下に述べる本発明に係るメモリ
装置の実施の形態では、新たなデータとメモリ領域内の
旧データとの比較及び新たなデータのメモリ領域への書
き込みを、１回の書き込みサイクルの中で行うようにし
ている。この手法は次のような点に着目してなされたも
のである。

【００１２】例えばＳＲＡＭの書き込み動作タイミング
及び読み出し動作タイミングの一例をタイムチャートと
して示すと、夫々図１（ａ）、（ｂ）のように表わされ
る。この例では基準クロックのパルス幅が８３ｎｓｅｃ
であり、この時間内にデータ及びアドレスが夫々データ
バス及びアドレスバスに供給される。図から分かるよう
に書き込み時においてアドレスがアドレスバスに供給さ
れた後、データバス上のデータがメモリ装置のビットラ
インに現れるまでの時間、及び読み出し時においてアド
レスがアドレスバスに供給された後メモリセル内のデー
タがビットラインに現れるまでの時間はいずれもアドレ
スバスへのアドレスの１回の供給時間に対して十分に短
い。

【００１３】これに対して読み出し時にメモリセル内の
データがビットラインを経由してデータバス上に出力さ
れるまでの時間は、データバスの浮遊容量がかなり大き
いので例えば６０ｎｓｅｃかかる。即ち１回のアドレス
の供給時間は、データバスにデータを読み出すのにかか
る時間を見込んで設定されている。従ってデータの書き
込み時においては、書き込み動作は瞬時で終わり、残り
は単なる待ち時間である。

【００１４】そこで本発明実施の形態では、アドレスが
供給されている時間からみればデータの書き込みが瞬時
に終了し、またメモリセルからビットラインまでのデー
タの読み出しも瞬時に終了することに着目し、アドレス
が供給されている時間帯の中で、データのビットライン
への読み出し、このデータとデータバス上のデータとの
比較、及びデータの書き込みを行うという発想に基づい
て回路を組んでいる。

【００１５】先ず本発明実施の形態のメモリ装置の回路
構成及び動作の概要を図２に示す概念図に基づいて説明
する。図２中１は例えばＳＲＡＭであるメモリ部であ
り、メモリセルがマトリック状に配列されたメモリ本体
１１、メモリ領域であるメモリセルの縦の列を選択する
縦列選択部１２及び横の列を選択する横列選択部１３を
有している。２は書き込み信号路であり、データバス４
１上のデータは、書き込みスイッチ部２０がオンになる
ことによりメモリ本体１１のメモリセルのメモリセルに
書き込まれる。また３は読み出し信号路であり、メモリ
セル内のデータは、読み出しスイッチ部３０がオンにな
ることによりデータバス４１に読み出される。書き込み
信号路１及び読み出し信号路２は一部共通している。ビ
ット比較部５は、読み出し信号路２における読み出しス
イッチ部３０のメモリ本体１１側に出力されているデー
タとデータバス４１上のデータとを比較し、両データの
一致信号または不一致信号を出力するものである。

【００１６】２００は書き込み用スイッチ部２０の制御
回路であり、書き込み時にスイッチ部２０をオンにする
と共に、比較モードが選択されているときには、例えば
アドレスの１回の供給時間帯の後半の時間帯だけスイッ
チ部２０をオンにする機能を備えている。比較モードが
選択されるとは、例えばＣＰＵ４０から比較モード信号
が出力されることである。３００は読み出し用スイッチ
部３０の制御回路であり、読み出し時にスイッチ部３０
をオンにするものである。

【００１７】このメモリ装置では比較モードを選択しな
ければ、通常のデータの書き込みあるいは読み出しが行
われるが、比較モードを選択した場合には、アドレスが
アドレスバス４２に供給されている間に図３に示すよう
にデータの比較及びデータの書き込みの両方が行われ
る。即ちＣＰＵ（中央処理ユニット）４０によりデータ
バス４１及びアドレスバス４２にデータ及びアドレスが
夫々供給されると、そのアドレスに対応するメモリ部１
のメモリセル内のデータが読み出し信号路３のスイッチ
部３０のところまで出力され（読み出され）、ビット比
較部５によりデータバス４１上の新たなデータと読み出
し信号路３上の旧データとが比較されて、比較結果（両
データの一致、不一致）が出力される。次いで例えば基
準クロックを１／２パルス幅だけずらした比較モード用
クロック（図３参照）により、書き込みスイッチ部２０
をオンにし、データバス４１上のデータを、選択された
アドレスに対応するメモリセルに書き込む。

【００１８】なお図２に示す回路は、図示の便宜上１ビ
ット分のデータの書き込み、読み出し及び比較を行うた
めの回路を示してあるが、実際にはｎビットのデータ処
理装置に適用する場合、図２に示す回路がｎビット分設
けられており、図４に示すようにメモリ部側のｎビット
分の各ビットラインとデータバスの各ビットラインとを
ビット比較部５−１〜５−ｎで比較し、その比較結果を
データ比較部５１で比較する。

【００１９】ビット比較部５（５−１〜５−ｎ）にてビ
ットが一致したときに「１」の信号が出力されるものと
すると、データ比較部５１をアンド回路で構成すること
により、データバス４１上の全ビットと、対応するメモ
リ部１内の全ビットとが一致したときにデータ比較部５
１から比較結果である「１」の信号が出力され、１ビッ
トでも不一致であれば「０」の信号が出力される。この
比較結果は、例えばフラグ出力としてレジスタに送ら
れ、ＣＰＵはこのフラグを見ることにより、メモリ部１
内の各アドレスに格納されている旧データとこれから書
き込もうとしている新たなデータとが一致するか否かを
把握することができる。

【００２０】次いで本発明実施の形態のメモリ装置を具
体化した回路側について図５を参照しながら説明する。
ただし図５には、１ビット分のデータの書き込み、読み
出し及び比較を実施する回路を記載してある。この例で
はメモリ部としてＳＲＡＭ（スタティックＲＡＭ）を用
いており、１つのメモリセル１４に記載されているデー
タは、メモリ部１から２本のビットライン１５、１６に
より取り出される。これらビットライン１５、１６は、
夫々書き込みスイッチ部２０である２個の例えばＮ型電
界効果トランジスタ（ＦＥＴ）Ｔｒ１、Ｔｒ２を介して
データバス４１に接続されている。２１はインバータで
ある。ビットライン１５、１６とトランジスタＴｒ１、
Ｔｒ２からデータバス４１に至るまでの信号路とは書き
込み信号路２を構成している。

【００２１】また前記ビットライン１５、１６は夫々フ
リップフロップ３１のマスター入力端及びスレーブ入力
端に接続され、前記フリップフロップ３１の出力端はイ
ンバータ３２及びカプラよりなる読み出しスイッチ部３
０を介してデータバス４１に接続されている。ビットラ
イン１５、１６と、フリップフロップ３１からデータバ
ス４１に至るまでの信号路は読み出し信号路３を構成し
ている。

【００２２】書き込み用スイッチ部２０の制御回路は、
ナンド回路２１、２２、２３及びインバータ２４を備え
ている。比較モードが選択されたときには、比較モード
信号である論理「１」の信号がナンド回路２３の一方の
入力端に入力される。従って比較モードを選択しないと
き、つまり通常の書き込みモードが選択されているとき
には、ナンド回路２３及びインバータ２４の出力は
「１」になっているので、基準発生部６１にて生成され
た基準クロックと書き込み信号とによってトランジスタ
Ｔｒ１、Ｔｒ２のオン、オフが決定される。即ち書き込
み信号である「１」の信号と基準クロックとがナンド回
路２１に入力されたときに、このナンド回路２１の出力
側に接続されたナンド回路２２から「１」の信号がトラ
ンジスタＴｒ１、Ｔｒ２に与えられる。

【００２３】一方比較モード信号が選択されたとき例え
ばＣＰＵから比較モード信号が出力されているときには
インバータ２４の出力が「０」のでありナンド回路２１
の出力が「１」であるから、つまりナンド回路２２の一
方の入力端に「１」が入力されているから、トランジス
タＴｒ１、Ｔｒ２の状態は、ナンド回路２３の出力信号
によって決定される。そしてナンド回路２３の一方の入
力端には比較モード信号である「１」の信号が入力され
ているので、結局トランジスタＴｒ１、Ｔｒ２の状態
は、ナンド回路２３の他方の入力端の入力信号によって
決定される。

【００２４】ここでナンド回路２３の他方の入力端には
比較モード用クロックが入力され、このクロックは、基
準発生部６１にて生成された基準クロックをディレイ回
路６２にて１／２パルス幅だけ遅延させて生成される。
従って図３に示すようにアドレス信号がアドレスバス４
２に供給された後、当該アドレス信号が消失するまでの
時間帯の後半の時間帯において、ナンド回路２３の他方
の入力端に比較モード用クロックが入力されるので、ナ
ンド回路２３の出力が「０」になる。この結果ナンド回
路２２の出力が「１」になってトランジスタＴｒ１、Ｔ
ｒ２がオンになり、データバス４１上のデータがメモリ
部１に書き込まれる。

【００２５】前記読み出し信号路３におけるインバータ
３２とスイッチ部３０との間には比較信号路５２の一端
が接続され、この比較信号路５２の他端は一致回路５３
の一方の入力端に接続されている。前記一致回路５３の
他方の入力端は、比較信号路５４を介して、前記読み出
し信号路３が接続されているデータバス４１の１ビット
に対応する信号路に接続されている。

【００２６】前記一致回路５３の出力側にはラッチ回路
５５が接続されており、このラッチ回路５５は、前記比
較モード用クロックが入力されたときに、一致回路５３
の出力信号をラッチする。前記ラッチ回路５５の出力信
号は、図４にて記載したように図５に示す１ビット分の
回路以外の他のビット分の同様のラッチ回路の出力信号
と共にデータ比較部５１に入力される。このデータ比較
部５１は、入力信号の全てが一致信号であれば、「１」
の信号であるデータ一致信号を出力し、入力信号の一つ
でも不一致信号であれば、「０」の信号である不一致信
号を出力する。この出力信号は例えばフラグ出力として
レジスタに格納される。この例では、比較信号路５２、
５４からデータ比較部５１に至るまでの回路は比較回路
をなすものである。

【００２７】また前記読み出しスイッチ部３０の制御回
路は、ノア回路３３及びインバータ３４を備えており、
ノア回路３３の一方の入力端には、基準クロックがイン
バータ３５で反転されて入力され、またノア回路３３の
他方の入力端には、読み出し信号である「１」の信号が
反転されて入力される。従って読み出しスイッチ部３０
は、読み出し信号及び基準クロックが発生しているとき
にオンになり、それ以外ではオフになる。

【００２８】上述のメモリ装置の動作を述べる。通常の
書き込みモードを選択する場合にはＣＰＵから書き込み
信号がナンド回路２１に入力され、基準クロックの発生
のタイミングでデータバス４１及びアドレスバス４２
（図２参照）に夫データ及びアドレスが供給されると共
に、トランジスタＴｒ１、Ｔｒ２がオンになり、データ
バス４１上のデータがアドレスに対応するメモリセル１
４に書き込まれる。

【００２９】そして比較モードを選択する場合にはＣＰ
Ｕから比較モード信号（「１」の信号）出力する基準ク
ロックの発生によりデータバス４１及びアドレスバス４
２に夫々新たなデータ及びアドレスが供給されるが、こ
の場合にはトランジスタＴｒ１、Ｔｒ２は既述のように
基準クロックに対して１／２パルス幅遅れた比較モード
用クロックによりオンになるため、基準クロックが発生
している時間帯の前半においてはトランジスタＴｒ１、
Ｔｒ２はオフであり、データの書き込みは行われない。

【００３０】一方アドレスが選択されている間（アドレ
スがアドレスバス４１に供給されている間）は、当該ア
ドレスに対応するメモリセル１４内のデータが読み出し
信号路３におけるスイッチ部３０のメモリ部１側まで読
み出されているので、この読み出されたデータと、この
読み出し信号路３に対応するデータバス４１の１ビット
に対応する信号路上のデータとの一致、不一致が一致回
路５３により判定される。つまりデータの比較が基準ク
ロックの前半で行われていることになる。この判定出力
は前記比較モード用クロックによりラッチ回路５５でラ
ッチされ、データ比較部５１に入力される。

【００３１】データ比較部５１ではメモリ部１から読み
出された全ビットラインの旧データとデータバス４１上
の新たなデータとの一致、不一致が判定される。その比
較結果が例えばフラグ出力としてレジスタに格納され、
ＣＰＵ側にてメモリ部１内のある領域の旧データが新た
なデータと一致しているか否かを把握することができ
る。比較モード用クロックが発生するとトランジスタＴ
ｒ１、Ｔｒ２がオンになり、データバス４１上の新たな
データが、対応するメモリセル１４内に書き込まれる。

【００３２】以上のように本発明の実施の形態によれ
ば、データバス４１にデータが供給されている時間内に
新、旧のデータの比較ができる。従ってデータを単にメ
モリ部１に書き込む処理に対して、ＣＰＵが実行すべき
命令の数が増えないので、処理速度が同じであるＣＰＵ
を用いて従来法と比べると、高速な処理を行うことがで
きる。

【００３３】またデータの比較がネックとなっている場
合、従来よりも処理速度の遅いＣＰＵを用いることがで
き、低価格化を図れる。例えば画像処理において、画像
メモリとは別個にＳＲＡＭを用意しておき、画像データ
をこのＳＲＡＭに格納しておく場合があるが、新たな画
像データが旧画像データと同じであるか否かをＳＲＡＭ
内のデータについて調べておき、その比較結果をレジス
タに記憶させ、この比較結果に基づいてデータが異なる
個所のみ画像メモリ内のデータを書き換えて処理の高速
化を図っている。従ってデータの比較を高速で行わなけ
ればならず、こうした場合本発明は極めて有効である。

【００３４】更にまたシステムのクロック周波数を下げ
ることができるためシステム全体の消費電力を低減する
ことができると共に、システムの設計も容易であり、単
価の安い部品を使用することができる。

【００３５】ここで上述の実施の形態において比較モー
ドを設定するためには、スイッチ部２０の制御回路の一
部を図６に示すように構成してもよい。即ち前記ナンド
回路２３の一方の入力端の前段にアンド回路２５を設
け、このアンド回路２５にＣＰＵからの書き込み信号と
例えばディップスイッチを含む比較モード設定部２６か
らの比較モード信号とが入力されるように、またアンド
回路２５の入力側から比較モード信号がインバータ２４
に入力されるように構成してもよい。

【００３６】このようにすれば、例えばディップスイッ
チにより比較モードを選択して、「１」である比較モー
ド信号を比較モード設定部２６から出力することによ
り、ＣＰＵから書き込み信号が出力されると、データの
比較、書き込み処理が行われることになる。従ってディ
ップスイッチの切り換えで通常の書き込みと比較、書き
込みとの一方を選択することができる。

【００３７】そして本発明では比較モードを選択したと
き、新たなデータとメモリ部１内の旧データとが一致し
ているときには書き込みを行わず、不一致のときにのみ
データを書き込むようにしてもよい。これは図５に示す
ナンド回路２３の他方の入力端に、比較モード用クロッ
クを入力する代りにフラグ出力を反転した信号を入力す
るように構成することで実現できる。即ちデータが不一
致の時には、データ比較部５１の出力は「０」なので、
これを反転した「１」の信号がナンド回路２３の他方の
入力端に入力され、トランジスタＴｒ１、Ｔｒ２がオン
になる。このような手法は、書き込み回数が制限されて
いる強誘電体メモリを用いる場合に有効である。

【００３８】また本発明では、比較モードを選択したと
き、書き込みを行わずにデータの比較のみを行うように
してもよく、これは図５に示すスイッチ部２０の制御回
路について、図７に示すようにナンド回路２２の他方の
入力端に比較モード信号（「１」の信号）を入力するこ
とによって実現できる。

【００３９】なお本発明にて用いるメモリとしてはＳＲ
ＡＭや強誘電体メモリに限らずＤＲＡＭ（ダイナミック
ラム）などであってもよい。

【００４０】

【実施例】以下に本発明のメモリ装置を適用した適用例
について述べる。図８は原子炉のナトリウムの循環シス
テムを監視する装置であり、循環路に沿って多数設けら
れた流量センサ７１からの流量情報がＳＰＩ７２（シリ
アル−パラレルインタ−フェイス）を介してＲＡＭ７３
に所定のタイミングで取り込まれる。ＣＰＵ７４は、Ｒ
ＡＭ７３からのデータを基にポンプコントローラ７５を
介してポンプ７６をコントロールする。このときＲＡＭ
７３は旧データと新データとを比較し、比較した結果デ
ータが異なる場合にはＣＰＵ７４に対してインターラプ
ト信号を送るようになっている。ＣＰＵ７４はインター
ラプト信号を受けて、温度センサ７５からＡＴＤ（アナ
ログ−ディジタルコンバータ）を介して入力された温度
情報を基に適切な原子炉の出力を計算し、原子炉に送る
ルーチンに入る。また前記インターラプト信号が発生し
た場合、オペレータがシステムをチェックすることにな
るがデータが不一致であったアドレスをＲＡＭからＣＰ
Ｕに出力すれば、不具合のある個所を中心に検査するな
ど、対応が容易になる。

【００４１】このようなシステムにおいて従来のＲＡＭ
を用いた場合、図９に示すように２枚のＲＡＭ７３Ａ、
７３Ｂを用意し、１サイクル目のスキャンでは一方のＲ
ＡＭ７３Ａにデータを書き込み、２サイクル目のスキャ
ンでは他方のＲＡＭ７３Ｂにデータを書き込むといった
具合に交互にＲＡＭ７３Ａ、７３Ｂにデータを書き込
む。そして適当なタイミングでＣＰＵが２枚のＲＡＭ７
３Ａ、７３Ｂのデータを比較し、不一致であればインタ
ーラプトをかける。

【００４２】従って本発明のメモリ装置を適用すること
により、従来法に比べてＲＡＭが１／２で済むし、ＣＰ
Ｕは比較処理を行わなくて済むという利点がある。

【００４３】

【発明の効果】本発明によれば、新たなデータとこの新
たなデータの書き込み先であるメモリ領域内の旧データ
との比較を少ない命令数で実行することができ、従って
例えば高速なプロセッサを用いなくとも処理時間を短く
できるなどの効果がある。

【図面の簡単な説明】

【図１】ＲＡＭに対するデータの書き込み、読み出し時
のシーケンスを示すタイムチャートである。

【図２】本発明の実施の形態に係るメモリ装置の概要を
示す構成図である。

【図３】本発明の実施の形態に係るメモリ装置の比較モ
ード時のシーケンスを示すタイムチャートである。

【図４】本発明の実施の形態に係るメモリ装置において
ビットライン全体についてのデータの比較部分を示す構
成図である。

【図５】本発明の実施の形態に係るメモリ装置の具体的
な回路を示す回路図である。

【図６】書き込みスイッチ部の制御回路の他の例を示す
回路図である。

【図７】書き込みスイッチ部の制御回路の更に他の例を
示す回路図である。

【図８】本発明のメモリ装置を適用した適用例を示す構
成図である。

【図９】従来のメモリ装置を適用した適用例を示す構成
図である。

【図１０】従来のメモリ装置を用いてデータの比較を行
う場合のフローを示すフロー図である。

【符号の説明】

１ メモリ部 １１ メモリ本体 １５、１６ ビットライン ２ 書き込み信号路 ２０ 書き込みスイッチ部 ３ 読み出し信号路 ３０ 読み出しスイッチ部 ４１ データバス ４２ アドレスバス ５ ビット比較部 ５１ データ比較部 ５２、５４ 比較用信号路 ５３ 一致回路 ５５ ラッチ回路

Claims (5)

【特許請求の範囲】
1. 【請求項１】 読み出し、書き込み可能なメモリ部を備
   え、アドレスバスにアドレスを供給することによりその
   アドレスに対応するメモリ領域に対してアクセスできる
   ように構成されたメモリ装置において、 前記アドレスバスにアドレスを供給すると共に、デ−タ
   バスに新たなデ−タを供給する第１の段階と、 前記アドレスバスに供給されたアドレスを利用して新た
   なデ−タの書き込み先であるメモリ領域内の旧デ−タを
   読み出し、読み出した旧デ−タと既にデ−タバスに供給
   されている新たなデ−タとを比較し、両デ−タが一致し
   ているか否かを判定する第２の段階と、を含むことを特
   徴とするメモリ装置のデ−タ比較方法。
2. 【請求項２】 デ−タバスにデ−タを供給した後次のデ
   −タを供給する前に第２の段階を行うことを特徴とする
   請求項１記載のメモリ装置のデ−タ比較方法。
3. 【請求項３】 読み出し、書き込み可能なメモリ部と、
   このメモリ部とデ−タバスとの間の信号路に夫々設けら
   れた書き込みスイッチ部及び読み出しスイッチ部とを備
   え、 書き込み時には、前記書き込みスイッチ部をオンにし
   て、アドレスバスに供給されたアドレスに対応するメモ
   リ領域にデ−タバスのデ−タを書き込み、読み出し時に
   は、読み出しスイッチ部をオンにして、アドレスバスに
   供給されたアドレスに対応するメモリ領域のデ−タをデ
   −タバスに読み出すメモリ装置において、 デ−タの比較を行う比較モ−ドを選択する手段と、 前記デ−タバスに供給されている新たなデ−タと、この
   新たなデ−タの書き込み先であるメモリ領域から前記信
   号路の途中まで読み出されている旧デ−タとを比較する
   ための比較回路と、を設け、 前記比較モ−ドが選択されているときには、アドレスバ
   スにアドレスが供給される度毎に前記比較回路によりデ
   −タの比較を行って、新たなデ−タがメモリ領域内の旧
   デ−タと一致しているか否かを判定するように構成した
   ことを特徴とするメモリ装置。
4. 【請求項４】 比較回路でデ−タの比較をした後デ−タ
   バスにデ−タが供給されている間に書き込みスイッチを
   オンにするための手段を設け、デ−タの比較に続いてデ
   −タバス上の新たなデ−タを、対応するメモリ領域内に
   書き込むことを特徴とする請求項３記載のメモリ装置。
5. 【請求項５】 比較手段でデ−タの比較をした後比較結
   果が不一致であるときにのみ、デ−タバスにデ−タが供
   給されている間に書き込みスイッチをオンにするための
   手段を設け、比較結果が不一致のときにはデ−タの比較
   に続いてデ−タバス上の新たなデ−タを、対応するメモ
   リ領域内に書き込むことを特徴とする請求項３記載のメ
   モリ装置。