JPH1083675A - 半導体記憶装置及びそのデータ入出力方法 - Google Patents

Abstract

(57)【要約】 【課題】 メモリテストや通常動作時のデータ処理にか
かる時間を短縮できる半導体記憶装置を提供する。 【解決手段】 ラッチ回路１１が、メモリセル５のデー
タを読み出して保持し、外部装置とデータ反転回路１３
へ出力する。データ反転回路１３は、読み出しサイクル
と同一サイクルでデータ反転し、セレクタ９の入力端Ｂ
へ与える。セレクタ９は、命令信号Ｓで反転データを選
択し、書き込み回路７へ出力する。書き込み回路７は、
メモリセル５に反転データを書き込む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＲＡＭやＥＥＲＯＭ
などの電気的な読み書きが可能な半導体メモリに関す
る。

【０００２】

【従来の技術】近年、半導体メモリの開発が著しく、記
憶容量も大規模化している。記憶容量が大規模化するに
つれ、各アドレスごとに行うメモリテストやビット処
理、あるいはデータ転送処理などに費やされる時間が長
くなる。これは電気的にデータのリード／ライトを行う
ＲＡＭやＥＥＲＯＭについても同様であり、例として従
来のＲＡＭによるリード／ライト処理を図面を用いて説
明する。

【０００３】図４は、従来のＲＡＭにおける１ビット分
のメモリ回路を簡略化した回路図であり、アドレス毎に
設けられる多数のメモリセル５とビット毎に設けられる
書き込み回路７から構成されている。このような１ビッ
ト分のメモリ回路が各ビット毎に設けられ、ＲＡＭ全体
が構成されている。

【０００４】書き込み回路７は、図示しない外部装置か
ら出力される外部データをＢＵＳを介して入力し、ＲＯ
Ｗ信号によって特定される１アドレスのメモリセル５に
書き込む。読み出し時は、ＲＯＷ信号で特定された１ア
ドレスのメモリセル５に記憶されているデータがＢＵＳ
を介して外部装置へ読み出される。

【０００５】ＲＡＭのメモリテストなどは外部装置で行
っているが、その際のメモリ回路の動作を図５（ａ）に
示した波形図を参照しながら説明する。各アドレス毎に
ライト、リード、データ反転、ライト、リードの各動作
を１サイクルごとに行っている。すなわち、１アドレス
のメモリセル５に対するメモリテストに５サイクル必要
であり、データ反転処理も外部装置内で１サイクル（図
中、３サイクル目）をかけて行っている。各メモリセル
５のリーク不良などを検査するためには、このテストを
全アドレスについて繰り返し行う必要がある。

【０００６】メモリテストに限らず通常動作時において
も、図５（ｂ）に示したようにメモリセル５から読み出
したデータを外部装置内で１サイクル（図中、２サイク
ル目）をかけて反転し、この反転データを再びメモリセ
ル５に書き込む場合があり、この場合リード、データ反
転、ライトの動作に３サイクル必要である。以上のリー
ド／ライト処理は、ＥＥＲＯＭについても同様である。

【０００７】

【発明が解決しようとする課題】このように従来のＲＡ
ＭやＥＥＲＯＭでは、データの反転処理を外部装置内で
１サイクル掛けて行っており、メモリテストには各アド
レス毎に５サイクル、通常動作時には３サイクル必要で
ある。記憶容量の大規模化に伴い、以前よりデータ処理
に費やされる時間を短縮することが望まれていた。

【０００８】そこで本発明は、この様な従来の期待に答
えるべくなされたものであり、その目的とするところ
は、メモリテストや、通常動作時におけるビット処理あ
るいはデータ転送処理などに費やされる時間を短縮する
ことができる半導体記憶装置及びそのデータ入出力方法
を提供することにある。

【０００９】

【課題を解決するための手段】上記目的を達成するため
第１の発明の特徴は、データの書き込み及び読み出しが
可能なデータ記憶手段と、該データ記憶手段に記憶され
ているデータを読み出す読み出し手段と、該読み出し手
段によって読み出されたデータを保持する保持手段と、
該保持手段に保持されているデータを反転する反転手段
と、該反転手段によって反転された反転データと外部か
ら入力される外部データのうち、前記データ記憶手段に
書き込むべきデータを選択する選択手段と、該選択手段
によって選択されたデータを前記データ記憶手段に書き
込む書き込み手段とを有し、前記読み出し手段によるデ
ータの読み出し、保持手段によるデータの保持、及び反
転手段によるデータの反転を同一サイクルで行うことに
ある。

【００１０】この第１の発明によれば、半導体記憶装置
内に保持手段、反転手段及び選択手段を設けたので、外
部装置でデータ反転を行う必要がなく、データのリード
と反転処理を半導体記憶装置内で同一サイクルで行うこ
とができるため、データ処理時間を短縮できる。

【００１１】第２の発明の特徴は、上記第１の発明にお
いて、前記選択手段は外部からの命令信号によってデー
タを選択することにある。

【００１２】この第２の発明によれば、外部からの命令
信号によって反転データあるいは外部データを選択する
ので、書き込みを希望するデータの選択を自在に行う事
ができる。

【００１３】第３の発明の特徴は、半導体記憶装置のデ
ータ入出力方法において、特定メモリセルに接続された
第一ワード線よりこのメモリセルの保持するデータをラ
ッチ回路により読み出し、同時にデータ反転回路により
データ反転する第一のステップと、セレクタにより前記
データ反転装置により反転されたデータか外部データか
を選択し、前記特定メモリセルに接続された前記第一ワ
ード線と相補関係の第二ワード線に出力する第二のステ
ップとを有することである。

【００１４】この第３の発明によれば、データのリード
と反転処理を半導体記憶装置内で同一サイクルで行うこ
とができるため、データ処理時間を短縮できる。

【００１５】

【発明の実施の形態】以下、図面を参照しながら本発明
の一実施形態を説明する。図１は本発明の一実施形態に
係わる半導体記憶装置の概略を示すブロック図、図２は
その詳細を示す回路図である。図１において、一実施形
態の半導体記憶装置はメモリ回路１とデータ反転手段３
とから構成されている。メモリ回路１はＢＵＳを介して
図示しない外部装置と接続されているが、データ反転手
段３はこのＢＵＳとは独立してメモリ回路１と接続され
るため、ＢＵＳを利用するＩ／Ｏアクセスなどのデータ
処理による影響を受けずに作動できる。

【００１６】図２におけるメモリセル５、書き込み回路
７、及びセレクタ９が、図１におけるメモリ回路１に相
当するものであり、ラッチ回路１１とデータ反転回路１
３が図１におけるデータ反転手段３に相当するもので
あ。なお、メモリセル５及び書き込み回路７について
は、図４で示した従来のものと同一のものであり、同一
符号を付けた。

【００１７】図４を用いて説明したと同様に、図２に示
した構成は一実施形態のＲＡＭにおける１ビット分の回
路を簡略化した図である。この回路は、アドレス毎に設
けられる多数のメモリセル５と、ビット毎に設けられる
書き込み回路７、セレクタ９、ラッチ回路１１、及びデ
ータ反転回路１３から構成されている。

【００１８】メモリセル５は電気的な読み書きが可能な
記憶素子であり、書き込み回路７はＲＯＷ信号によって
特定される１アドレスのメモリセル５にセレクタ９から
出力されるデータを書き込むものである。

【００１９】ラッチ回路１１は、読み出し時に、ＲＯＷ
信号で特定された１アドレスのメモリセル５に記憶され
ているデータを読み出し、保持する。さらにラッチ回路
１１は、保持しているデータをＢＵＳを介して外部装置
へ出力すると同時に、データ反転回路１３へも出力する
ものである。

【００２０】データ反転回路１３は、ラッチ回路１１か
ら出力されたデータを反転し、反転データをセレクタ９
の一方の入力端Ｂへ与える。セレクタ９のもう一方の入
力端Ａには、外部装置から出力される外部データがＢＵ
Ｓを介して入力されている。

【００２１】セレクタ９は、外部からの命令信号Ｓによ
り、外部データかあるいは反転データの一方のデータを
選択し、書き込み回路７へ出力するものである。このよ
うな１ビット分の回路が各ビット毎に設けられ、一実施
形態のＲＡＭ全体が構成されている。

【００２２】この半導体メモリのメモリテストを外部装
置で行った場合の動作を、図３（ａ）に示した波形図を
参照しながら説明する。１サイクル目のライト時には、
ＢＵＳを介して入力端Ａに入力されている外部データ
が、命令信号Ｓに基づきセレクタ９よって選択され、こ
の外部データがＲＯＷ信号によって特定される１アドレ
スのメモリセル５に書き込み回路７によって書き込まれ
る。

【００２３】２サイクル目のリード時には、ＲＯＷ信号
で特定された１アドレスのメモリセル５に記憶されてい
るデータが、ラッチ回路１１によって読み出され、保持
される。ラッチ回路１１に保持されたデータは、ＢＵＳ
を介して外部装置へ出力されると同時に、データ反転回
路１３によって反転され、セレクタ９の入力端Ｂに入力
される。ここが、本発明の特徴となるところであり、従
来のように読み出したデータを外部装置で１サイクルか
けて反転せず、半導体メモリ内においてリードサイクル
と同一サイクルで反転している。

【００２４】３サイクル目のライト時には、入力端Ｂに
入力されている反転データが、命令信号Ｓに基づきセレ
クタ９よって選択され、ＲＯＷ信号によって特定される
１アドレスのメモリセル５に書き込み回路７によって書
き込まれる。４サイクル目のリード時は、２サイクル目
のリード時と同様な動作が行われる。

【００２５】以上のように、本発明の一実施形態による
ＲＡＭでは、１アドレスのメモリセル５に対するメモリ
テストに必要とされるサイクル数が、図５（ａ）に示し
た従来のそれに比べて１サイクル少なくなっている。メ
モリテストを全アドレスについて繰り返し行う事を考え
ると、大幅に時間を短縮することができる。

【００２６】次に、通常動作時におけるビット処理ある
いはデータ転送処理などを行った場合の動作を、図３
（ｂ）に示した波形図を基に説明する。この波形図は、
図３（ａ）における２サイクル目と３サイクル目に相当
するものであり、上述したようにメモリセル５に記憶さ
れているデータの読み出しと反転が、ラッチ回路１１と
データ反転回路１３によって同一サイクルで行われる
（１サイクル目）。反転されたデータは、セレクタ９よ
って選択され、書き込み回路７によってメモリセル５に
書き込まれる（２サイクル目）。

【００２７】図５（ｂ）で示した従来の通常動作時にお
ける波形図と比較しても、本発明の一実施形態によるＲ
ＡＭでは、１サイクル少ないサイクル数でデータ処理を
行うことができる。

【００２８】なお、セレクタ９は外部からの命令信号Ｓ
によって反転データか外部データかのいずれか一方を選
択するので、書き込みサイクル時には書き込みを希望す
るデータに対応する命令信号Ｓを与えることにより、反
転データかあるいは外部データを自在に選択させてメモ
リセル５に書き込むことができる。

【００２９】例えば、図３（ａ）の３サイクル目と図３
（ｂ）の２サイクル目のライトサイクルでは反転データ
を書き込んでいるが、このサイクルにおいて入力端Ａに
入力されている外部データに対応する命令信号Ｓを与
え、ＢＵＳ上の外部データをメモリセル５に書き込むこ
とも可能である。

【００３０】

【発明の効果】以上説明してきたように、本発明の半導
体記憶装置によれば、半導体記憶装置内に保持手段、反
転手段及び選択手段を設けたので、データの読み出しと
反転処理を半導体記憶装置内で同一サイクルで行うこと
ができる。このため、メモリテストや、通常動作時にお
けるビット処理あるいはデータ転送処理などに費やされ
る時間を大幅に短縮することが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施形態に係わる半導体記憶装置の
概略を示すブロック図。

【図２】図１の詳細を示す回路図。

【図３】本発明の半導体記憶装置の動作を説明するため
の波形図。

【図４】従来のＲＡＭにおけるメモリ回路の回路図。

【図５】従来のメモリ回路の動作を説明するための波形
図。

【符号の説明】

１ メモリ回路 ３ データ反転手段 ５ メモリセル ７ 書き込み回路 ９ セレクタ １１ ラッチ回路 １３ データ反転回路 Ｓ 命令信号

Claims (3)

【特許請求の範囲】
1. 【請求項１】 データの書き込み及び読み出しが可能な
   データ記憶手段と、 該データ記憶手段に記憶されているデータを読み出す読
   み出し手段と、 該読み出し手段によって読み出されたデータを保持する
   保持手段と、 該保持手段に保持されているデータを反転する反転手段
   と、 該反転手段によって反転された反転データと外部から入
   力される外部データのうち、前記データ記憶手段に書き
   込むべきデータを選択する選択手段と、 該選択手段によって選択されたデータを前記データ記憶
   手段に書き込む書き込み手段とを有し、 前記読み出し手段によるデータの読み出し、前記保持手
   段によるデータの保持、及び前記反転手段によるデータ
   の反転を同一サイクルで行うことを特徴とする半導体記
   憶装置。
2. 【請求項２】 前記選択手段は、外部からの命令信号に
   よってデータを選択することを特徴とする請求項１記載
   の半導体記憶装置。
3. 【請求項３】 特定メモリセルに接続された第一ワード
   線よりこのメモリセルの保持するデータをラッチ回路に
   より読み出し、同時にデータ反転回路によりデータ反転
   する第一のステップと、 セレクタにより前記データ反転装置により反転されたデ
   ータか外部データかを選択し、前記特定メモリセルに接
   続された前記第一ワード線と相補関係の第二ワード線に
   出力する第二のステップと、 を有することを特徴とする半導体記憶装置のデータ入出
   力方法。