JPH1083679A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 強誘電体のヒステリシス特性が偏るインプリ
ントと呼ばれる現象によって、半導体メモリ装置のリテ
ンション特性が劣化することを防止する。 【解決手段】 残留分極によって電源供給が無い状態で
もデータを記憶することができる強誘電体キャパシタを
用いた半導体メモリ装置であり、ビット線７，８とデー
タ線９，１０とに比較回路３０を接続し、強誘電体キャ
パシタ１，２に記憶されていたデータと新たに強誘電体
キャパシタ１，２に書き込むデータを比較し、比較回路
３０からの信号に基づき、両データが異なるときに書き
込み動作制御回路３１によりデータの書き込み電圧の印
加時間、つまりワード線５およびセルプレート６への書
き込み電圧印加時間を長くする。この書き込み電圧は、
書き込み動作制御回路３１からの制御信号に基づいてド
ライバ１４，１５がワード線５およびセルプレート６に
与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は主に強誘電体キャパ
シタを用いた半導体メモリ装置に関するものである。

【０００２】

【従来の技術】現在の代表的な半導体メモリ装置はダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）である
が、最近になってそのＤＲＡＭの電荷蓄積キャパシタの
絶縁膜に強誘電体を使った強誘電体メモリ装置なるもの
が開発された。このメモリ装置は、ＤＲＡＭが揮発性メ
モリであるのに対し、外部電界を取り去っても分極が残
る強誘電体特有の性質によって、不揮発性メモリとして
使用できる。また、既存の書換可能な不揮発性メモリ装
置に対しても、消費電力が少なく書換速度が速いなどの
優れた特性を有している。そのため次世代の主力メモリ
装置として関心が高まっている。

【０００３】図８は従来の強誘電体キャパシタを用いた
２Ｔｒ−２Ｃ（２Transistor−２Capacitance ）型半導
体メモリ装置の一例を示す回路図である。図８におい
て、１と２は強誘電体キャパシタである。３と４はアク
セストランジスタで、図の例ではＮＭＯＳトランジスタ
を使用している。５はワード線、６はセルプレート、７
と８はビット線、９と１０はデータ線である。１１はビ
ット線７と８の電位差を増幅する差動増幅器で、図の例
では制御信号φs で活性、不活性を制御できるクロック
ドＣＭＯＳインバータ２個で構成されている。１２はビ
ット線７とデータ線９、およびビット線８とデータ線１
０を接続するトランスファゲートで、制御信号φt によ
ってそれらの電気的接続・非接続を制御することができ
る。１３は入力データおよび出力データをラッチする回
路で、図の例ではＣＭＯＳインバータ２個で構成されて
いる。１４はワード線ドライバ、１５はセルプレートド
ライバで、それぞれ制御信号φw とφc に基づいて、ワ
ード線５とセルプレート６の電位を変化させる。１６は
プリチャージ回路で、制御信号／φp に基づいてビット
線７と８をグラウンド電位にする。また、データ線９と
１０は入力回路と出力回路に接続されている。

【０００４】図９は図８の半導体メモリ装置でのデータ
読み出し動作のタイミングを示した読み出し動作タイミ
ング図である。ＷＬ，ＣＰ，ＢＬ，／ＢＬ，ＤＬ，／Ｄ
Ｌはそれぞれワード線５，セルプレート６，ビット線
７，ビット線８，データ線９，データ線１０の電位であ
り、φs ，φt ，／φp はそれぞれ差動増幅器１１，ト
ランスファゲート１２，プリチャージ回路１６の制御信
号のレベルである。この装置でのデータの読み出し動作
について、図８と図９を用いて説明する。

【０００５】初期状態として図８の各ノードは全てグラ
ウンド電位にあるとする。まず、ワード線５の電位を上
げてＮＭＯＳトランジスタ３と４をオンさせ、セルプレ
ート６の電位を上げる。すると、強誘電体キャパシタ１
と２の自発分極の向きが反転するか否かによって異なる
電位がビット線７と８に現れる。つぎに、制御信号φs
をイネーブルにして差動増幅器１１を活性化させ、ビッ
ト線７と８の電位差を増幅する。増幅が終わった後に制
御信号φt をイネーブルにしてトランスファゲート１２
をオンさせ、ビット線７と８の電位をラッチ回路１３へ
送り、出力回路によって外部へデータを出力する。図９
のように読み出したデータとラッチ回路のデータが異な
る場合は差動増幅器１１がラッチ回路１３の電位を反転
させる。

【０００６】一方、メモリセルのデータは読み出しによ
って破壊されているため、続いて再書き込みの動作に入
る。まず、差動増幅器１１を活性化したまま、セルプレ
ート６の電位を下げる。ビット線７もしくは８に保たれ
ている電位によってメモリセルに書き込みが行われた
後、ワード線５の電位を下げてＮＭＯＳトランジスタ３
と４をオフにする。つぎに、制御信号φt とφs をディ
スイネーブルにして、トランスファゲート１２をオフに
し差動増幅器１１を不活性にする。最後に、制御信号／
φp をハイレベルにしてビット線７と８をグラウンド電
位にプリチャージすれば、読み出し動作は完了する。

【０００７】書き込み動作の場合は、前述した再書き込
み時のデータを外部から入力すれば良い。すなわち、入
力回路からデータ線９と１０に電位を出力し、メモリセ
ルからデータを読み出して差動増幅器１１で増幅した
後、トランスファゲート１２をオンにすれば、入力され
たデータによってビット線７と８の電位が決まり、メモ
リセルへ所望のデータが書き込まれる。その書き込み動
作タイミング図を図１０に示す（各信号名の意味は図９
と同様であるので、その説明は省略する）。なお、図１
０のようにメモリセルに記憶されていたデータと入力デ
ータが異なっている場合は、差動増幅器１１によってラ
ッチされていたデータは、入力回路によって反転させら
れる。

【０００８】

【発明が解決しようとする課題】従来の装置では、強誘
電体キャパシタの電圧−電荷量曲線が偏ること（インプ
リント現象）によって、電源の供給が無い状態でのデー
タ保持能力（リテンション特性）が劣化する問題があっ
た。図１１はその電圧−電荷量曲線とその偏りの様子を
示したものであり、横軸はキャパシタの両端にかかる電
圧を、縦軸はキャパシタの電極にあらわれる電荷量をと
っている。図１１に示すように、強誘電体キャパシタ
は、外部からの電圧が０（Ｖ）の場合でも電極に残留電
荷Ｐｒが現れる。

【０００９】今、強誘電体キャパシタは実線２０で示さ
れるような状態にあるとする。２Ｔｒ−２Ｃ型の場合、
データを保持している２つの強誘電体キャパシタは、そ
れぞれ実線２０上の点２１と点２２の状態にあり、その
残留電荷の差２Ｐｒによって、電源の供給が無い状態で
もデータを保持する。この状態で放置すると、残留分極
による内部電界によって強誘電体膜中で特性の変化が起
こる。そのため電圧−電荷量曲線は、点２１の状態にあ
る強誘電体キャパシタについては点線２３のように、点
２２にある強誘電体キャパシタについては１点鎖線２４
のように変化する。その後、逆データを書き込んだ場
合、２つの強誘電体キャパシタはそれぞれ点２５と点２
６の状態になる。したがって、残留電荷の差が、点２１
と点２２の差２Ｐｒから、点２５と点２６の差２Ｐｒｉ
に減少するためリテンション特性が劣化する。

【００１０】したがって、この発明の目的は、残留電荷
の減少によるリテンション特性の劣化を防止することが
できる半導体メモリ装置を提供することである。

【００１１】

【課題を解決するための手段】この課題を解決するため
に、本発明の半導体メモリ装置は、入力されたデータと
メモリセルに記憶されていたデータとが等しいか異なる
かを判断する比較回路と、比較回路の出力に基づき入力
されたデータとメモリセルに記憶されていたデータとが
異なるときに、メモリセルの強誘電体に印加する所望の
電圧を所望の方法、例えば、書き込み電圧の印加時間を
長くする、また書き込み電圧を高くする、また書き込み
電圧を印加して書き込み動作に入る前にメモリセルの強
誘電体に印加する電圧の反転を繰り返してメモリセルの
強誘電体の分極反転を行わせる（いわゆる、リフレッシ
ュ動作）ための制御回路を有している。

【００１２】この発明の構成によれば、入力されたデー
タとメモリセルに記憶されていたデータとが異なるとき
に、メモリセルの強誘電体キャパシタに印加する電圧
を、両データが同じときとは異ならせることによって、
残留分極による内部電界によって生じた特性の変化を打
ち消し、電圧−電荷量曲線の偏りを回復させ、残留電荷
の減少によるリテンション特性の劣化を防止することが
できる。また、入力されたデータとメモリセルに記憶さ
れていたデータとが異なるときに上記の特性変化を打ち
消すためのリフレッシュ動作を行い、上記両データが同
じであるときは上記のリフレッシュ動作を行わないの
で、特性変化の打ち消しのための消費電力の増加を少な
くすることができるとともに、強誘電体膜疲労を低減す
ることができる。

【００１３】

【発明の実施の形態】請求項１記載の半導体メモリ装置
は、誘電体キャパシタを用いたメモリセルと、ビット線
と、データ線と、メモリセルからビット線に読み出され
た記憶データとデータ線に入力された書き込みデータと
を比較する比較回路と、比較回路からの信号に基づき記
憶データと書き込みデータとが異なるときにメモリセル
へ印加する書き込み電圧の印加時間を長くする制御回路
とを備えている。

【００１４】この構成によると、記憶データと書き込み
データとが異なるときには、上記両データが同じときに
比べて、メモリセルへ印加する書き込み電圧の印加時間
が長くなる。その結果、残留分極による内部電界によっ
て生じた特性の変化が打ち消され、電圧−電荷量曲線の
偏りを回復させ、残留電荷の減少によるリテンション特
性の劣化が防止される。

【００１５】請求項２記載の半導体メモリ装置は、誘電
体キャパシタを用いたメモリセルと、ビット線と、デー
タ線と、メモリセルからビット線に読み出された記憶デ
ータとデータ線に入力された書き込みデータとを比較す
る比較回路と、比較回路からの信号に基づき記憶データ
と書き込みデータとが異なるときにメモリセルへ印加す
る書き込み電圧を高くする制御回路とを備えている。

【００１６】この構成によると、記憶データと書き込み
データとが異なるときには、上記両データが同じときに
比べて、メモリセルへ印加する書き込み電圧が高くな
る。その結果、残留分極による内部電界によって生じた
特性の変化が打ち消され、電圧−電荷量曲線の偏りを回
復させ、残留電荷の減少によるリテンション特性の劣化
が防止される。この際、電圧を高くして打ち消しを行っ
ているので、特性の変化の打ち消しが効果的に行われ
る。

【００１７】請求項３記載の半導体メモリ装置は、誘電
体キャパシタを用いたメモリセルと、ビット線と、デー
タ線と、メモリセルからビット線に読み出された記憶デ
ータとデータ線に入力された書き込みデータとを比較す
る比較回路と、比較回路からの信号に基づき記憶データ
と書き込みデータとが異なるときに書き込み電圧を印加
して書き込み動作に入る前にメモリセルの強誘電体に印
加する電圧の反転を繰り返してメモリセルの強誘電体の
分極反転を行わせる制御回路とを備えている。

【００１８】この構成によると、記憶データと書き込み
データとが異なるときには、書き込み動作に入る前にメ
モリセルの強誘電体に印加する電圧の反転が繰り返され
てメモリセルの強誘電体の分極反転が行われる。その結
果、残留分極による内部電界によって生じた特性の変化
が打ち消され、電圧−電荷量曲線の偏りを回復させ、残
留電荷の減少によるリテンション特性の劣化が防止され
る。また、メモリセルの強誘電体の分極反転は記憶デー
タと書き込みデータとが異なるときに行い、上記両デー
タが同じときには行わないので、消費電力の増加が少な
く、分極反転の繰り返しによる誘電体膜疲労が少ない。

【００１９】上記の誘電体膜疲労という現象は、自発分
極（図１１の２Ｐｒ）の大きさが、強誘電体の分極反転
を繰り返すことにより減少することをいう。誘電体膜疲
労によって、自発分極の大きさが一定以上確保されなく
なると、データを読み出したときに、ビット線に十分な
電位差が発生せず、センスアンプの特性や、ビット線容
量のばらつき等の影響を強く受け、データを正しく出力
できなくなる。

【００２０】以下、この発明の実施の形態について図面
を参照しながら説明する。 〔第１の実施の形態〕図１は本発明の第１の実施の形態
における半導体メモリ装置の回路図を示したものであ
る。各構成要素のうち図８と同じ番号を付してあるもの
は基本的に同じものであり、それらの説明は省略する。
図１において、３０は入力データ（データ線９，１０上
のデータ）とメモリセルに記憶していたデータ（ビット
線７，８上のデータ）とが同じか異なるかを比較判定す
る比較回路で、図１の例では排他的論理和（exclusive-
OR) 回路が使用されている。なお、図１ではビット線７
とデータ線９に接続している排他的論理和回路と、ビッ
ト線８とデータ線１０に接続している排他的論理和回路
があるが、どちらか一方しか無い場合も問題はない。

【００２１】３１はデータ比較を行う比較回路３０から
の信号に基づいて、書き込み動作を制御する書き込み動
作制御回路であり、特許請求の範囲における制御回路に
相当する。その働きは半導体メモリ装置の動作クロック
回路で発生させた制御信号φw ，φc を受けて、比較回
路３０の結果に応じて遅延をかけ、制御信号θw ，θc
として出力する書き込み動作制御回路である。ここで、
動作クロック回路からの制御信号φw ，φc に代わって
メモリセルの周辺回路へ送られる信号をθw ，θc と付
すことにする。また、制御信号θw とθc はメモリセル
の周辺回路へ送られると同時に、動作クロック回路へ戻
されて、以後の動作クロック信号にθwとθc に生じた
遅延分を補正する。

【００２２】上記の書き込み動作制御回路３１の回路構
成は、立ち下がり遅延回路３２，３３と、立ち下がり遅
延回路３２，３３を通して遅延させた信号と立ち下がり
遅延回路３２，３３を通さない信号とを切り替えるため
のトランスファゲート群３４と、比較回路３０からの結
果をラッチするラッチ回路３５と、比較回路３０の出力
をラッチ回路３５に入力するタイミングを制限するトラ
ンスファゲート３６からなる。なお、トランスファゲー
ト３６は制御信号φh によって制御される。また、ラッ
チ回路１３は動作をより安定させるための回路で省いた
としても問題はない。

【００２３】以下、この半導体メモリ装置の書き込み動
作について説明する。メモリセルからビット線７，８に
データが読み出され増幅されるまでと、入力回路によっ
てデータ線９，１０にデータが入力されラッチ回路１３
によって保持されるまでの動作は、従来例と変わらな
い。本発明ではつぎのトランスファゲート１２をオンに
する前に、ビット線７，８上のメモリセルのデータとデ
ータ線９，１０上の入力データとを、比較回路３０によ
って比較する。

【００２４】上記両データが同じである場合は、ハイレ
ベルの電圧が書き込み動作制御回路３１に供給される。
それをトランスファゲート３６をオンさせることで、ラ
ッチ回路３５へ取り込ませる。その結果、トランスファ
ゲート群３４によって、動作クロック回路からの制御信
号φw ，φc がそのままメモリセル周辺回路への制御信
号θw ，θc として選択される。その信号には遅延はか
かっていないので、従来例で説明したような通常の書き
込み動作を行う。ただし、トランスファゲート１２をオ
ンする前にトランスファゲート３６をオフにして、その
後のビット線７，８とデータ線９，１０の電位の変化の
影響が書き込み動作制御回路３１に及ばないようにする
必要がある。

【００２５】上記両データが異なる場合は、ローレベル
の電圧が書き込み動作制御回路３１に供給される。その
場合、制御信号φw ，φc を立ち下がり遅延回路３２，
３３で立ち下がり遅延させた信号が制御信号θw ，θc
として出力される。その結果の動作タイミングの変化を
図２に示す。φh はトランスファゲート３６の制御信号
であり、それ以外の信号は図９と同様であるので、それ
らの説明は省略する。図２の符号４０と４１の矢印で示
すように、従来動作に比べメモリセルへ書き込み電圧を
印加する書き込み電圧印加時間が長くなる。また、ＣＰ
とＷＬが遅延した後の制御信号φs ，φt ，／φp は、
θw ，θc の動作クロック回路へのフィードバックによ
って、ＣＰとＷＬが遅延した分だけタイミングが遅れ
る。

【００２６】図３（ａ）〜（ｄ）はこの装置での再書き
込みの過程をメモリセルの強誘電体キャパシタの両極板
間の電圧と分極の向きによって表した図である。符号１
〜８で示す各部位は、図８と同様であるため、それらの
説明は省略する。また、分極の向きをその分極を発生さ
せる電界の向きに合わせて誘電体キャパシタ１，２内の
矢印で、誘電体キャパシタ１，２の極板間の電圧の向き
を白抜きの矢印で表し、ビット線７，８の電位ＢＬ，／
ＢＬとワード線５の電位ＷＬとセルプレート６の電位Ｃ
Ｐのレベルををそれぞれの記号の下のかっこ内に“Ｈ
ｉ”，“Ｌｏｗ”で記す。

【００２７】電源電圧の供給がない状態では、図３
（ａ）のように、強誘電体の残留分極によってデータを
保持している。このデータを読み出すときは、図３
（ｂ）のようにセルプレート６の電位ＣＰをハイレベル
にして強誘電体キャパシタ１の分極を反転させ、差動増
幅器１１でビット線７の電位ＢＬとビット線８の電位／
ＢＬをハイレベルとローレベルにする。この時、強誘電
体キャパシタ２には電圧Ｖ1 がかかる。

【００２８】続いて逆データを書き込むため、図３
（ｃ）のようにビット線７の電位ＢＬとビット線８の電
位／ＢＬを逆転させる。この時、強誘電体キャパシタ１
には電圧Ｖ1 がかかり、データを保持していた図３
（ａ）の時とは逆の向きに分極を生じさせる。本発明で
は、この図３（ｃ）の状態を保つ時間（書き込み電圧印
加時間）を、読み出したデータと書き込むデータが異な
る場合にのみ、図２の矢印４０に示すように延ばす。そ
の結果、図３（ａ）の残留分極によって強誘電体キャパ
シタ１に生じた特性の変化を、除去することができる。

【００２９】つぎに、図３（ｄ）のように、セルプレー
ト６の電位ＣＰをローレベルにすれば、今度は強誘電体
キャパシタ２に電圧Ｖ2 がかかり、データを保持してい
た図３（ａ）の時とは逆の向きに分極を生じさせる。こ
の場合も強誘電体キャパシタ１の場合と同ように、強誘
電体キャパシタ２に電圧Ｖ2 がかかっている時間を図２
の矢印４１に示すように延ばし、強誘電体キャパシタ２
の特性の変化を除去する。このようにして、図３（ａ）
の状態で生じた強誘電体キャパシタ１，２の特性の変化
を除去し、リテンション特性の劣化を防止する。

【００３０】以上のように、この実施の形態によると、
記憶データと書き込みデータとが異なるときには、上記
両データが同じときに比べて、メモリセルへ印加する書
き込み電圧の印加時間を長くするので、残留分極による
内部電界によって生じた特性の変化を打ち消して電圧−
電荷量曲線の偏りを回復させることができ、その結果残
留電荷の減少によるリテンション特性の劣化を防止でき
る。

【００３１】〔第２の実施の形態〕図４は本発明の第２
の実施の形態における半導体メモリ装置の回路図を示し
たものである。各構成要素のうち図１と同じ番号を付し
てあるものは基本的に同じものであり、それらの説明は
省略する。図４において、５０はデータ比較回路３０か
らの結果に基づいて、書き込み動作を制御する書き込み
動作制御回路であり、特許請求の範囲における制御回路
に相当する。その働きは半導体メモリ装置の動作クロッ
ク回路で発生させた制御信号φw ，φc ，φs ，φt を
受け、比較回路３０の結果に応じて、ビット線７，８上
のデータとデータ線９，１０上のデータが異なるとき
に、電源電圧がより高い駆動回路に切り替えて、ワード
線５とセルプレート６とビット線７，８とを駆動し、そ
の高電圧動作がデータ線９，１０に影響しないようにト
ランスファゲート１２をオフにするものである。

【００３２】その回路構成は、ワード線ドライバ５１
と、セルプレートドライバ５２と、比較回路３０からの
結果をラッチするラッチ回路５３と、ビット線７，８を
駆動する差動増幅器１１，５６をラッチ回路５３のデー
タによって選択する切り替え回路５４と、ラッチ回路５
３のデータによってトランスファゲート１２をオフにす
るトランスファゲート制御回路５５と、その他の回路か
らなる。５６はビット線７，８の電位差を増幅する差動
増幅器であり、図の例では制御信号θs2で活性、不活性
を制御できるクロックドＣＭＯＳインバータ２個で構成
され、各ＣＭＯＳインバータには、図示はしてないが当
然電源電圧が供給されており、差動増幅器１１を構成す
るＣＭＯＳインバータより高い電源電圧が印加されてい
る。

【００３３】ワード線ドライバ５１およびセルプレート
ドライバ５２は、それぞれワード線ドライバ１４とセル
プレートドライバ１５に比べ、より高い駆動電圧が供給
されている。トランスファゲート群３４は、ワード線ド
ライバ１４と５１およびセルプレートドライバ１５と５
２を、ラッチ回路５３のデータによって切り替える。ラ
ッチ回路５３は、図１のラッチ回路３５にラッチデータ
を初期化するためのプリチャージ回路（ＭＯＳトランジ
スタ）が付加されたもので、制御信号／φp によってラ
ッチデータを初期化する。なお、説明のためラッチ回路
５３の出力ノードを５７とする。

【００３４】切り替え回路５４は、制御信号φs がハイ
レベルでノード５７がローレベルの時に差動増幅器１１
を活性化させ、制御信号φs がハイレベルでノード５７
がハイレベルの時に差動増幅器５６を活性化さる。ただ
し、制御信号φs がハイレベルの状態でノード５７がロ
ーレベルからハイレベルに変化するときの制御信号θs2
の立ち上がりは、遅延回路５８によって、制御信号θs
が立ち下がってから一定時間遅れる。トランスファゲー
ト制御回路５５はノード５７がローレベルの時、制御信
号φt がハイレベルになれば制御信号θt をハイレベル
にしてトランスファゲート１２をオンにするが、制御信
号φt がハイレベルであってもノード５７がローレベル
からハイレベルになれば、遅延回路５９での遅延時間後
に制御信号θt をローレベルにする。なお、遅延回路５
８と５９は図の例ではインバータ回路が偶数個使用され
ており、その入力と出力とで論理レベルは反転しない。
また、論理積回路等と組み合わせて、立ち上がり信号だ
けを遅延する回路にしても問題はない。

【００３５】図５は図４の回路の書き込み動作のタイミ
ングを示した動作タイミング図である。θs は差動増幅
器１１を活性化させる制御信号、θs2は差動増幅器５６
を活性化させる制御信号、θt はトランスファゲート１
２をオン・オフする制御信号である。その他は図２と同
様でありで、説明は省略する。この実施の形態では、書
き込み電圧印加時間は変えずに、キャパシタへの印加電
圧を高めている。もちろん、本発明の範囲内で電圧を高
め、かつ印加時間を延ばすことは可能である。

【００３６】この装置の書き込み動作をについて図４と
図５を用いて説明する。第１の実施の形態と同じように
メモリセルに記憶されていたデータと書き込みデータが
同じ場合は、従来例と同じ動作を行う。異なる場合は、
メモリセルからデータを読み出して差動増幅器１１でビ
ット線の電位がハイレベルとローレベルに増幅されるま
では従来例と同じ動作を行うが、比較回路３０の結果が
ラッチ回路５３へ送られ、その出力ノード５７がハイレ
ベルになることによって、まずワード線ドライバ１４と
セルプレートドライバ１５が、より電源電圧の高いワー
ド線ドライバ５１とセルプレート５２に切り替わり、ワ
ード線５とセルプレート６の電位が上がる。また、制御
信号θs がローレベルになり、差動増幅器１１が不活性
になる。つぎに、トランスファゲート１２がオンしてビ
ット線の電位が反転した後に、遅延回路５９で立ち下が
り遅延された制御信号θt がローレベルになりトランス
ファゲート１２がオフになる。

【００３７】ここで、制御信号θt は遅延される理由に
ついて説明する。すなわち、書き込みの際に、ビット線
ＢＬ，／ＢＬの電位をデータ線ＤＬ，／ＤＬの電位に従
って反転させるために必要な時間を確保するためであ
る。従来例では、サイクル終了時までトランスファゲー
ト１２をオンにし続けていたが、この実施の形態では、
差動増幅器５６を活性化して、ビット線の電圧を高くす
るよりも前にトラスファゲート１２をオフにする必要が
ある（電圧が高くないデータ線につながったままでは、
ビット線の電圧を高くできない）ため、このようにθt
を、ラッチ回路５３の出力に基づいて立ち下がり遅延さ
せた信号としている。

【００３８】つぎに、遅延回路５８によって立ち上がり
遅延された制御信号θs2がハイレベルになることによっ
て、差動増幅器５６が活性化され、ビット線のハイレベ
ル側の電位が上がる。この状態で強誘電体キャパシタ１
には、図３（ｃ）に示す向きに電圧がかかり、分極が生
じる。第１の実施の形態の時と同様にこの間に強誘電体
キャパシタ１の特性の変化を除去するのであるが、従来
例に比べて高い電圧がキャパシタの極板間にかかってい
るので、その除去する効果が大きい。また、高い電圧で
書き込むことで図１１に示したような残留電荷の減少を
補うことができる。

【００３９】続いてセルプレート６の電位をローレベル
にすれば、強誘電体キャパシタ２に図３（ｄ）に示す向
きに電圧がかかるとともに分極が生じ、強誘電体キャパ
シタ１の時と同じ効果が得られる。その後、ワード線５
をローレベルにし、差動増幅器５６を不活性にし、ビッ
ト線７，８とラッチ回路５３の出力ノード５７をローレ
ベルにプリチャージすれば書き込み動作は終了する。

【００４０】なお、この例ではワード線ドライバとセル
プレートドライバと差動増幅器の駆動電圧の切り替え
を、それぞれ電源電圧の異なる別々の回路を用意して切
り替えているが、回路は共通にして電源電圧を切り替え
るようにしても問題はない。以上のように、この実施の
形態によると、記憶データと書き込みデータとが異なる
ときには、上記両データが同じときに比べて、メモリセ
ルへ印加する書き込み電圧を高くするので、残留分極に
よる内部電界によって生じた特性の変化を打ち消して電
圧−電荷量曲線の偏りを回復させることができ、その結
果残留電荷の減少によるリテンション特性の劣化を防止
できる。この際、電圧を高くして打ち消しを行っている
ので、特性の変化の打ち消しを効果的に行うことができ
る。

【００４１】〔第３の実施の形態〕図６は本発明の第３
の実施の形態における半導体メモリ装置の回路図を示し
たものである。各構成要素のうち図１と同じ番号を付し
てあるものは基本的に同じものであり、それらの説明は
省略する。図６において、６０はデータ比較回路３０か
らの結果に基づいて、書き込み動作を制御する書き込み
動作制御回路であり、特許請求の範囲における制御回路
に相当する。その働きは、半導体メモリ装置の動作クロ
ック回路で発生させた制御信号φc と、半導体メモリ装
置内部もしくは外部からのパルス信号πとを受けて、比
較回路３０の結果に応じて、書き込み動作に入る前に、
メモリセルの強誘電体キャパシタ１，２のリフレッシュ
を行わせるものである。

【００４２】その回路構成は、ラッチ回路６１と分周器
兼カウンタ６２とからなる。ラッチ回路６１は基本的に
は図１のラッチ回路３５と同じであるが、分周器兼カウ
ンタ６２からの信号によってラッチデータを初期化する
プリチャージ回路（ＭＯＳトランジスタからなる）が付
加されている。分周器兼カウンタ６２には、ラッチ回路
６１の出力信号θb とパルス信号πが入力されており、
θb がローレベルのときはプリセット状態にあり、その
出力Ｑ1 〜Ｑ4 は全てハイレベルであるが、θb がハイ
レベルになればパルス信号πのカウントを開始する。な
お、図６の例では、Ｄ型フリップフロップを４個用いた
リップキャリー型１６進ダウンカウンタが使用されてい
るが、分周器とカウンタの機能を有した回路ならば、ど
のような回路を用いても問題はない。また、パルス信号
πを供給する回路としては、ＣＲ発振器や水晶発振器な
どがあげられる。

【００４３】６３はビット線ドライバで、ラッチ回路６
１の出力ノードを制御信号θb として活性、不活性を制
御するクロックドＣＭＯＳインバータからなる。図７は
図６の回路の書き込み動作のタイミングを示した書き込
み動作タイミング図である。θb はラッチ回路６１の出
力ノードの電位であり、その他は図２と同様であるた
め、説明は省略する。

【００４４】この装置の書き込み動作について図６と図
７を用いて説明する。第１の実施の形態と同じように、
メモリセルに記憶されていたデータと書き込みデータが
同じ場合は、従来例と同じ動作を行う。両データが異な
る場合は、メモリセルからデータを読み出して差動増幅
器１１でビット線の電位がハイレベルとローレベルに増
幅されるまでは従来例と同じ動作を行うが、それ後の動
作が異なる。つまり、比較回路３０の結果がラッチ回路
６１へ送られ、制御信号θb がハイレベルになることに
よって、セルプレートドライバ１５の制御信号がφc か
ら分周器兼カウンタ６２の出力Ｑ1 に切り替わり、ビッ
ト線ドライバ６３が活性化され、分周器兼カウンタ６２
のプリセット状態が解除されてパルス信号πのカウント
が開始される。また、制御信号θb は動作クロック回路
へ戻されて、θb がハイレベルの期間動作クロックの進
行を一時停止させる。なおこの例では、ビット線８の電
位をビット線ドライバ６３で駆動させることで差動増幅
器１１のラッチデータを反転させ、ビット線７に差動増
幅器１１によってビット線８とは逆の電位を与えている
が、差動増幅器１１を不活性にして、２つのビット線ド
ライバをそれぞれビット線７と８の両方に接続してビッ
ト線の電位を駆動しても問題はない。

【００４５】制御信号θb がハイレベルの間は、図７に
示すように、ビット線７と８の電位の変化が１周する間
に、セルプレートの電位変化が２周する動作が繰り返さ
れる。ワード線５はハイレベルのままなので、強誘電体
キャパシタ１と２には電圧が１回１回向きを逆にしなが
らかかり続けることになり、分極の反転が繰り返され
る。そのため、図１１にあるように強誘電体キャパシタ
の電圧−電荷量曲線が偏っている場合は、偏りが少なく
なるように特性が変化する。一定のパルス数が分周器兼
カウンタ６２に入力されれば、出力／Ｑ4 がハイレベル
になり、ラッチ回路６１の出力θb がローレベルにプリ
チャージされる。その結果、セルプレートドライバ１５
の制御信号がφc に戻され、ビット線ドライバ６３が不
活性になり、分周器兼カウンタ６２がプリセット状態に
なる。また、動作クロック信号の進行が再開され、後は
従来例通りの書き込み動作が行われる。このように、強
誘電体キャパシタの電圧−電荷量特性の偏りを、分極反
転を繰り返すことによって取り除き、リテンションの劣
化を防止することができる。また、常に強誘電体キャパ
シタのリフレッシュを行う場合に比べ、分極反転による
強誘電体膜疲労の点で有利である。

【００４６】以上のように、この実施の形態によると、
記憶データと書き込みデータとが異なるときには、書き
込み動作に入る前にメモリセルの強誘電体に印加する電
圧の反転を繰り返してメモリセルの強誘電体の分極反転
を行うので、残留分極による内部電界によって生じた特
性の変化を打ち消して電圧−電荷量曲線の偏りを回復さ
せることができ、その結果残留電荷の減少によるリテン
ション特性の劣化を防止できる。また、メモリセルの強
誘電体の分極反転は記憶データと書き込みデータとが異
なるときに行い、上記両データが同じときには行わない
ので、分極反転の繰り返しによる誘電体膜疲労が少な
く、半導体メモリ装置の寿命の短縮を少なくできる。

【００４７】以上の実施の形態では、２Ｔｒ−２Ｃ（２
Transistor−２Capacitance ）型メモリセルについて述
べてきたが、それらの例は全て１Ｔｒ−１Ｃ（１Transi
stor−１Capacitance ）型メモリセルにも応用できる。
それは図８と図１と図４と図６において、強誘電体キャ
パシタンス２とＮＭＯＳトランジスタ４を取り除き、ビ
ット線８にリファレンス電位を与える回路を接続すれ
ば、１Ｔｒ−１Ｃ型のメモリ装置として動作することで
明らかである。ただし、１Ｔｒ−１Ｃ型の場合は、デー
タがハイレベルかローレベルかの判定をリファレンス電
位との比較で行うため、インプリントによる強誘電体キ
ャパシタの特性の変化の影響は、相補的にハイレベルと
ローレベルを判断する２Ｔｒ−２Ｃ型に比べより深刻な
問題となり、本発明は特に有効である。つまり、図１１
に示すようなインプリント現象の防止に関しては、どち
らの場合でも同じであるが、データ読み出しのための判
定方法の差により１Ｔｒ−１Ｃ型の方が、インプリント
現象の影響を強く受け、総合的なデータ保持能力（リテ
ンション特性）が大きく左右されることになるので、本
発明を適用することが特に有効である。

【００４８】

【発明の効果】本発明の半導体メモリ装置によると、メ
モリセルに記憶されていたデータと逆のデータを書き込
む場合に、書き込み電圧を印加する時間を長くする、ま
たは書き込み電圧を高くする、あるいは書き込みに入る
前に強誘電性キャパシタに加える電圧を周期的に反転さ
せることでリフレッシュを行うことにより、電圧−電荷
量曲線の偏りを除去する動作を行っているので、リテン
ション特性の劣化を防止することができる。また、書き
込みデータと記憶されていたデータを比較して、その結
果によって強誘電体キャパシタの電圧−電荷量曲線の偏
りを除去する動作を行うか否か決定するので、リフレッ
シュによって電圧−電荷量曲線の偏りを除去する動作を
行う場合、リフレッシュを常に行う場合に比べて余分な
動作が少なくなり、消費電力の増加を少なく抑え、また
サイクルタイムの増加を抑え、強誘電体膜疲労を抑える
ことができ、有利である。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態における半導体メ
モリ装置のメモリセル周辺回路を示す回路図である。

【図２】この発明の第１の実施の形態における半導体メ
モリ装置の書き込み動作タイミング図である。

【図３】この発明の第１の実施の形態における半導体メ
モリ装置のデータの記憶中および動作中の強誘電体キャ
パシタの電圧と分極の向きを表した概念図である。

【図４】この発明の第２の実施の形態における半導体メ
モリ装置のメモリセル周辺回路を示す回路図である。

【図５】この発明の第２の実施の形態における半導体メ
モリ装置の書き込み動作タイミング図である。

【図６】この発明の第３の実施の形態における半導体メ
モリ装置のメモリセル周辺回路の回路図である。

【図７】この発明の第３の実施の形態における半導体メ
モリ装置の書き込み動作タイミング図である。

【図８】従来の半導体メモリ装置のメモリセル周辺回路
の回路図である。

【図９】従来の半導体メモリ装置の読み出し動作タイミ
ング図である。

【図１０】従来の半導体メモリ装置の書き込み動作タイ
ミング図である。

【図１１】強誘電体キャパシタの電圧−電荷量曲線を示
すヒステリシス特性図である。

【符号の説明】

１，２ 強誘電体キャパシタ ３，４ ＮＭＯＳトランジスタ ５ ワード線 ６ セルプレート ７，８ ビット線 ９，１０ データ線 １１ 差動増幅器 １２ トランスファゲート １３ ラッチ回路 １４ ワード線ドライバ １５ セルプレートドライバ ３０ 比較回路 ３１ 書き込み動作制御回路 ３２，３３ 立ち下がり遅延回路 ３４ トランスファゲート ３５ ラッチ回路 ３６ トランスファゲート ５０ 書き込み動作制御回路 ５１ ワード線ドライバ ５２ セルプレートドライバ ５３ ラッチ回路 ５６ 差動増幅器 ５８，５９ 遅延回路 ６０ 書き込み動作制御回路 ６１ ラッチ回路 ６２ 分周器兼カウンタ ６３ ビット線ドライバ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 誘電体キャパシタを用いたメモリセル
   と、ビット線と、データ線と、前記メモリセルから前記
   ビット線に読み出された記憶データと前記データ線に入
   力された書き込みデータとを比較する比較回路と、前記
   比較回路からの信号に基づき前記記憶データと前記書き
   込みデータとが異なるときに前記メモリセルへ印加する
   書き込み電圧の印加時間を長くする制御回路とを備えた
   半導体メモリ装置。
2. 【請求項２】 誘電体キャパシタを用いたメモリセル
   と、ビット線と、データ線と、前記メモリセルから前記
   ビット線に読み出された記憶データと前記データ線に入
   力された書き込みデータとを比較する比較回路と、前記
   比較回路からの信号に基づき前記記憶データと前記書き
   込みデータとが異なるときに前記メモリセルへ印加する
   書き込み電圧を高くする制御回路とを備えた半導体メモ
   リ装置。
3. 【請求項３】 誘電体キャパシタを用いたメモリセル
   と、ビット線と、データ線と、前記メモリセルから前記
   ビット線に読み出された記憶データと前記データ線に入
   力された書き込みデータとを比較する比較回路と、前記
   比較回路からの信号に基づき前記記憶データと前記書き
   込みデータとが異なるときに書き込み電圧を印加して書
   き込み動作に入る前に前記メモリセルの強誘電体に印加
   する電圧の反転を繰り返して前記メモリセルの強誘電体
   の分極反転を行わせる制御回路とを備えた半導体メモリ
   装置。