JPH1083682A - 低い電源電圧での動作に適したメモリおよびそのためのセンスアンプ - Google Patents

Abstract

(57)【要約】 【課題】 小さな差動信号を的確に検出できかつスペー
ス効率のよいセンスアンプおよび該センスアンプを含む
メモリを実現する。 【解決手段】 メモリ４００は複数のビットラインに接
続された電流−電圧変換器５１２，５１３を備え、電流
基準を形成する共通の電流源５４８、および共通のラッ
チ比較器５３０を備えて形成されたセンスアンプ５００
を含む。複数のビットラインの１つを選択するコラムデ
コード選択回路５１５が電流−電圧変換器５１２，５１
３とラッチ比較器５３０の入力の間に挿入されている。
センスアンプ５００の構成要素の分配は低い電源電圧の
動作を可能にする。センスアンプ５００はクランプおよ
びローディング装置を使用してラッチ比較器５３０の基
準入力に対して第１の放電レートを確立する。また選択
メモリセルの状態に応じてラッチ比較器５３０の他の入
力に第２の放電レートを確立する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】一般的に、本発明はセンスア
ンプ（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）に関し、かつ
より特定的には低電圧メモリのためのセンスアンプに関
する。

【０００２】

【従来の技術】電気的に消去可能かつプログラム可能な
リードオンリメモリ（ＥＥＰＲＯＭ）は電気的信号を使
用して消去しかつプログラムされる不揮発性のメモリ装
置である。ＥＥＰＲＯＭ装置は典型的には何千ものメモ
リセルを含み、その各々は個々にプログラムおよび消去
できる。一般に、ＥＥＰＲＯＭセルはフローティングゲ
ートトランジスタおよび選択用トランジスタを含む。Ｅ
ＥＰＲＯＭ装置における選択用トランジスタは消去また
はプログラムされるべき個々のＥＥＰＲＯＭセルを選択
するために使用される。装置のフローティングゲートト
ランジスタは各々の特定のメモリセルのデジタル値を実
際に記憶するトランジスタである。

【０００３】セルをプログラムしかつ消去するために
は、ファウラー・ノードハイムトンネル効果（Ｆｏｗｌ
ｅｒ Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）として
知られた現象が通常使用されて前記フローティングゲー
トトランジスタのフローティングゲート電極上に正また
は負の電荷を蓄積する。例えば、プログラミングは選択
ゲートトランジスタのドレインおよびゲートに正の電圧
を印加し、一方フローティングゲートトランジスタの制
御ゲートはグランドに維持することによって達成され
る。その結果、フローティングゲートトランジスタのフ
ローティングゲートから、トンネル誘電体を通ってドレ
インに電子が通り抜け（ｔｕｎｎｅｌ）、フローティン
グゲートを正に帯電された状態に留める。

【０００４】ＥＥＰＲＯＭの１つの特定の構造はフラッ
シュＥＥＰＲＯＭである。フラッシュＥＥＰＲＯＭは電
気的消去およびプログラミング能力を提供しかつ一般に
大きな回路密度を有する。この大きな回路密度は典型的
にはフラッシュＥＥＰＲＯＭアレイをブロック消去でき
るのみであるという犠牲を払って生じる。典型的には、
前記アレイは単一ステップまたはフラッシュで消去さ
れ、これがフラッシュＥＥＰＲＯＭと称される理由であ
る。

【０００５】一般に、最小の回路面積で高速度で動作す
る集積回路ＥＥＰＲＯＭを作成することが望ましい。さ
らに、該集積回路ＥＥＰＲＯＭはますます低い電圧で動
作することが望ましい。時間がたつに応じて、電力を低
減する必要性はより低い電圧の集積回路の必要性につな
がってきている。今日の技術では、この低電圧は典型的
には２．７および３．０ボルトの間にあるが、さらなる
低減が期待されている。

【０００６】

【発明が解決しようとする課題】典型的なフラッシュＥ
ＥＰＲＯＭ集積回路はアドレスを受けかつそれに応じて
１つまたはそれ以上のメモリセルを選択する。メモリセ
ルは典型的には行またはロー（ｒｏｗｓ）および列また
はコラム（ｃｏｌｕｍｎｓ）に編成され、前記アドレス
の第１の部分、ローアドレス、に応じて、メモリは選択
されたローに沿って位置するメモリセルを選択する。前
記アドレスの第２の部分、コラムアドレス、に応じて、
センスおよび出力のために前記選択されたローに沿った
メモリセルが選択される。メモリセル自体は小さな差動
信号を提供できるのみであり、それはビット線として知
られた信号ラインが高い容量性負荷を有するからであ
り、従ってこの比較的小さな差動信号を出力可能な信号
に変換するために効率的なセンスアンプが要求される。
一般に、書込み動作は逆に進行し、１つまたはそれ以上
のデータ信号が受信されかつ選択されたローに沿って配
置された選択コラムにおけるメモリセルにドライブされ
る。

【０００７】従って、センスアンプは小さな差動信号を
検知することができかつスペース効率がよいことが望ま
しい。

【０００８】

【課題を解決するための手段】本発明においては、制御
回路は消去電圧、正のプログラム電圧、および負のプロ
グラム電源を受ける。制御回路はバイアス回路を介して
バイアス電圧を発生する。選択されたメモリセルへのプ
ログラムサイクルの間に、負のプログラム電源が制御ゲ
ートラインに供給される。非選択メモリセルへのプログ
ラムサイクルの間に、正のプログラム電圧が制御ゲート
ラインに供給される。選択メモリセルへの消去サイクル
の間に、前記消去電圧が制御ゲートラインに供給され
る。読出しサイクルの間に、前記バイアス電圧が制御ゲ
ートラインに供給される。

【０００９】本発明は不揮発性メモリアレイのドレイン
ディスターブまたはドレイン外乱問題（ｄｒａｉｎ ｄ
ｉｓｔｕｒｂ ｐｒｏｂｌｅｍ）およびバンド−バンド
リーケージ（ｂａｎｄ ｔｏ ｂａｎｄ ｌｅａｋａｇ
ｅ）を改善するための方法を提供する。これらの問題に
対処するため、従来の知られた装置はメモリアレイの配
置を修正するかあるいはアレイにおける各メモリセルの
構造を調整した。しかしながら、本発明はメモリアレイ
の物理的設計を修正するよりはむしろどのようにメモリ
アレイが動作するかを修正する。

【００１０】不揮発性メモリアレイの動作のみが変更さ
れるから、メモリアレイのレイアウトあるいは個々のメ
モリセル構造の設計変更に対する高価な変更を行う必要
はない。本発明はメモリアレイに対する変更を含まない
から、特定のＥＥＰＲＯＭセル構造に限定されない。こ
れは本発明のプログラミングおよび読出し技術が多様な
不揮発性メモリアレイ構造と共に使用できるようにす
る。

【００１１】

【発明の実施の形態】次に、図１を参照して、本発明に
係わる不揮発性メモリアレイをプログラミングする方法
の詳細な説明を行う。図１は、各々アイソレーショント
ランジスタおよびフローティングゲートトランジスタを
有する個々のメモリセルからなるメモリアレイ２５を示
している。図１は不揮発性メモリアレイの概略的な表現
を与えるために設けられておりかつ本発明はメモリアレ
イ２５内のこの構造そのものまたはメモリセルの数に限
定されないことが理解されるべきである。本発明の数多
くの特徴の内の１つは以下の動作技術が種々の寸法およ
び構造のメモリアレイと両立することである。

【００１２】この特定の例では、メモリアレイ２５は２
つの行またはローのメモリセルを有し各々のローが４つ
のセルを備えているように構成されている。点線ボック
スはメモリアレイ２５内の２つの特定のメモリセルの要
素を識別するために使用されている。以下の説明のため
に、メモリアレイ２５は選択メモリセル１０および非選
択メモリセル３０を備える。選択メモリセル１０はプロ
グラムされ、消去されまたは読み出されているメモリセ
ルに言及し、かつ非選択メモリセル３０は近傍のイネー
ブルされずかつ前記ドレイン外乱現象の影響を受ける可
能性のあるメモリアレイ２５のセルに言及している。

【００１３】メモリアレイ２５内の各メモリセルは制御
ゲートライン、アイソレーションゲートライン、ソース
ライン、およびドレインラインによってイネーブルされ
る。これらの信号ラインのすべてはメモリアレイ２５の
動作の間に各々のメモリセルの適切な部分に必要な電位
を提供する。前に述べたように、本発明の実施形態はあ
るメモリセルの構造に制限されるものではない。しかし
ながら、明瞭化のためにメモリアレイ２５において使用
できるメモリセルの例としてある特定のメモリセル構造
が与えられる。図２は各々のメモリセルのロケーション
を構成するために使用できるメモリセル１０の拡大され
た断面図である。

【００１４】図２に示されるように、メモリセル１０は
２つのトランジスタ、アイソレーショントランジスタ２
２およびフローティングゲートトランジスタ２３、を備
えている。メモリセル１０の構造および製造については
１９９５年１１月２８日にチャン（Ｃｈａｎｇ）他に発
行された米国特許第５，４７１，４２２号に記載されて
おりかつ参照のためここに導入される。アイソレーショ
ントランジスタ２２はソース端子１２およびドレイン端
子１３の間のチャネルを変調するために使用されるゲー
ト端子１９を有する。フローティングゲートトランジス
タ２３は誘電体材料１７によってフローティングゲート
構造１８から電気的に絶縁されたゲート端子２１を有
し、かつゲート端子２１はソース端子１３とドレイン端
子１４との間のチャネルを変調するための制御ゲートと
して使用される。アイソレーショントランジスタ２２の
ドレイン端子１３はまたフローティングゲートトランジ
スタ２３のソース端子１３として作用することに注意を
要する。トランジスタ２２および２３の双方は共通の誘
電体層１６の上に形成され、該共通の誘電体層１６は基
板１１とゲート端子１９およびフローティングゲート構
造１８との間の電気的絶縁を提供する。

【００１５】従来知られた不揮発性メモリアレイは典型
的には各メモリセルの論理状態を記憶する単一のフロー
ティングゲートトランジスタから形成されたメモリセル
を備えている。そのようなメモリアレイは一般に特定の
コラムにおけるすべてのトランジスタに対するドレイン
電圧が共用されかつ従ってゲート電圧が共通のローにお
けるすべてのトランジスタによって共用されるよう構成
される。個々のメモリセルをプログラムするためには、
負の電圧がゲート端子に印加され、ソースラインは接地
され、かつ正の電圧がドレインラインに印加される。ア
レイ構造においては、選択されたフローティングゲート
トランジスタのみがゲート上の負の電圧およびドレイン
上の正の電圧の双方を有しプログラミングを促進するた
めの大きな電圧差を生じさせる。しかしながら、プログ
ラムされているメモリセルと同じコラムにある他のフロ
ーティングゲートトランジスタもまた同様にそれらのド
レイン上に正の電圧をもつことはよく知られている。こ
れらの非選択メモリセルは、しかしながら、それらのゲ
ート端子に印加される負の電圧をもたない。従って、そ
れらはプログラムされているメモリセルと同じ大きさの
電圧差をもたないが、それでも前記ドレイン外乱問題を
誘発するのに十分大きな電圧差をもつことになる。

【００１６】本発明のプログラミング技術は従来知られ
たメモリアレイのこの欠点をすべての非選択メモリセル
に存在する電圧差を低減することによって対処する。以
下の説明のために図１に戻ると、選択メモリセル１０は
非選択メモリセル３０が乱されていない状態の間にプロ
グラムされる。大部分の信号ラインは意図的に図２にお
いて使用される構造の同じエレメント番号で識別される
が、これはそれらがこれらの構造に電位を提供するため
に使用されるからである。本発明に従って選択メモリセ
ル１０をプログラムするために、約−５ボルト〜−１５
ボルトの、負の電圧が制御ゲートライン２１によってゲ
ート端子２１に印加される。ドレインライン１４が使用
されて正の電圧、約０．１ボルト〜１０ボルト、をフロ
ーティングゲートトランジスタ２３のドレイン端子１４
に印加する。アイソレーションゲートライン１９は典型
的には接地され、すなわち０ボルトであり、あるいはア
イソレーショントランジスタ２２をターンオフするのに
十分低い電圧を有する。選択メモリセル１０および非選
択メモリセル３０の双方によって共用されるソースライ
ン１２は約−５ボルト〜５ボルトの電位を有する。

【００１７】本発明は今や従来技術と選択メモリセルが
プログラムされ照合される（ｖｅｒｉｆｉｅｄ）際に非
選択メモリセル３０の端子に異なる電圧を印加するため
に異なっている。非選択トランジスタのゲート端子を接
地する代わりに、約０．１ボルト〜１０ボルトの電圧が
制御ゲートライン３２を使用して非選択メモリセル３０
に印加される。ゲート端子３２の電位はゲート端子２１
よりも約０．１ボルト〜２０ボルト高いから、非選択メ
モリセル３０におけるドレイン外乱問題は大幅に改善さ
れる。非選択ゲートのゲート端子に、従来技術における
ような接地と異なり、正の電圧が印加されるから、非選
択ゲートのドレイン端子に沿った垂直方向の電界が大幅
に低減される。

【００１８】本発明のプログラミング技術は各々のメモ
リセルに対して単一のフローティングゲートトランジス
タを有する従来知られたメモリアレイによって使用する
ことはできないことも指摘すべきである。これらの従来
知られたメモリセルはアイソレーショントランジスタを
持たないから、単一のフローティングゲートトランジス
タがメモリアレイに存在するすべての電圧にさらされる
ことになる。もし正の電圧が非選択メモリセルのゲート
端子に印加されるとすれば、該電圧はすべてのフローテ
ィングゲートトランジスタのソースおよびドレインの間
にチャネルを誘発するであろう。この電流は莫大な量の
電力を消費するのみならず、非選択トランジスタがホッ
トキャリア注入（ＨＣＩ）によりプログラムされること
になる。

【００１９】本発明のプログラミング技術は非選択メモ
リセルをドレイン外乱問題から保護するのみならず、チ
ャージポンプから流れる電流の量をも低減する。すべて
の非選択メモリセルのドレイン端子の垂直方向の電界を
低減することにより、基板からドレイン端子に流れる電
流の量は大幅に低減される。これは次にプログラミング
シーケンスの間にチャージポンプによって提供されるこ
とが要求される電流の量を低減する。従って、本発明は
小さなチャージポンプを使用して不揮発性メモリアレイ
が設計できるようにし、これはメモリアレイの最終的な
製造コストを低減する。

【００２０】本発明はまたいったん選択メモリセル１０
がプログラムされたときにメモリアレイ２５を読み出す
ための改善された技術を提供する。選択メモリセル１０
に記憶された値を読み出すためには、約０．１ボルト〜
５ボルトがドレインライン１４および制御ゲートライン
２１に与えられる。電源電圧Ｖｄｄがアイソレーション
ゲートライン１９に与えられ、かつソースライン１２は
接地される。いったん前記電圧が設定されると、フロー
ティングゲートトランジスタ２３を通る電流が測定また
は検出されてメモリセル１０の状態を決定する。

【００２１】従来知られた読出し技術は一般に読出し動
作の間に非選択メモリロケーションのゲート端子を接地
する。グランド電位でも、各々のメモリセルを通るいく
らかの有限の量のリーケージ電流がある。大きなアレイ
構造では、この寄生リーケージは読出し動作の電力消費
を増大させる。しかしながら、本発明はこれらのメモリ
セルが導通しないことを保証するために非選択メモリセ
ルのアイソレーショントランジスタのゲート端子に知ら
れた電圧レベルを与える。例えば、アイソレーションゲ
ートライン３１は非選択メモリセル３０が導通するのを
防止するために接地される。これはチャージポンプによ
って必要とされる電流の量を低減するのみならず、メモ
リアレイ２５の電力消費を低減する。本発明のこの特徴
は非選択メモリロケーションの制御ゲートが任意の電位
になることを許容する。非選択メモリロケーションはリ
ーケージ電流に寄与しないが、それはこれらがアイソレ
ーショントランジスタによって電気的に絶縁されている
からである。

【００２２】図３はプログラム、消去、および読出し動
作の間における選択および非選択メモリセルの双方に対
する特定の一組の状態を示すために与えられている。こ
の特定の例は本発明によって提供される範囲内に入る
が、図３は決して本発明の範囲を決定する際に制限的な
ものと考えられるべきでないことに注意を要する。

【００２３】図４は、部分的ブロック図および部分的平
面図形式で、本発明に係わるメモリモジュール４００を
示す。メモリモジュール４００は概略的に制御およびプ
リデコード部４１０、低電圧ワードデコード部４２０お
よび４６０、高電圧ワードデコード部４３０および４７
０、高電圧プリデコード部４３２および４７４、ビット
セルアレイ４４０および４８０、およびセンスアンプ
（アンプ）部４５０を含む。制御およびプリデコード部
４１０は「アドレス／制御（ＡＤＤＲＥＳＳ／ＣＯＮＴ
ＲＯＬ）」と名付けられたアドレスおよび制御情報を受
けるための入力、「データ（ＤＡＴＡ）」と名付けられ
た信号を導くための双方向端子、および低電圧ワードデ
コード部４２０および４６０、高電圧プリデコード部４
３２および４７２、およびセンスアンプ部４５０に接続
された出力を有する。低電圧ワードデコード部４２０お
よび４６０はそれぞれビットセルアレイ４４０およびビ
ットセルアレイ４８０に接続された出力を有し信号をビ
ットセルアレイ４４０および４８０のトランジスタの選
択ゲートに提供する。高電圧プリデコード部４３２およ
び４７２は高電圧ワードデコード部４３０および高電圧
ワードデコード部４７０にそれぞれ接続された出力を有
する。高電圧ワードデコード部４３０および高電圧ワー
ドデコード部４７０はビットセルアレイ４４０および４
８０に接続されている。

【００２４】メモリモジュール４００は左ハーフ（ｌｅ
ｆｔ ｈａｌｆ）ビットセルアレイ４４０および右ハー
フ（ｒｉｇｈｔ ｈａｌｆ）ビットセルアレイ４８０を
有するフラッシュＥＥＰＲＯＭメモリアレイである。各
ビットセルアレイは、各々制御ゲートラインおよび選択
ゲートラインによって表される、ローおよび、ビットラ
インによって表される、コラムの交差部に位置するメモ
リセルを含む。前記ビットラインは、８つのコラムを選
択する、センスアンプ部４５０の対応する入力に接続さ
れている。読出しモードの間に、センスアンプ部４５０
は８つの選択されたビットラインからの信号を検知しか
つ該検知された信号を制御およびプリデコード部４１０
に提供し、該制御およびプリデコード部４１０はこれに
応じて「データ」を出力する。プログラムモードの間
に、「データ」が制御およびプリデコード部４１０を介
してセンスアンプ部４５０に入力されかつ対応するメモ
リセル内へプログラムするために８つの選択ビットライ
ンへとドライブされる。図４には２つの代表的なメモリ
セル１０および３０が示されており、これらは図１のメ
モリセルと同じであり、従って同じ参照数字が与えられ
ている。「選択ゲート（ｓｅｌｅｃｔ ｇａｔｅ）」お
よび「アイソレーションゲート（ｉｓｏｌａｔｉｏｎ
ｇａｔｅ）」はこの説明においては相互交換可能に使用
されていることに注意を要する。ドレイン端子１４およ
び同じコラムに位置する他のメモリセルのドレイン端子
はセンスアンプ部４５０に接続されたビットラインに接
続されている。読出しサイクルに関連して“ＩＢＩＴ”
と名付けられたビットセル電流があり、これは便宜的に
選択メモリセルへと流れる方向で名付けられており、か
つこれは以下の読出しサイクルの動作をより完全に理解
する上で有用である。

【００２５】図示された実施形態では、メモリモジュー
ル４００はマイクロコントローラ（図示せず）の一部と
してのマイクロコントローラコアへの接続のために構成
されたモジュールである。しかしながら、メモリモジュ
ール４００は単一チップのフラッシュメモリに適応する
よう同様に構成できることは明らかである。制御および
プリデコードブロック４１０はマイクロコントローラの
内部バスへの接続が可能なように構成されそこからアド
レスおよび制御信号を受けるための入力およびマイクロ
コントローラの内部バスのデータ部分への双方向接続を
有している。「データ」はメモリモジュール４００の構
成に応じて任意の数の信号を含むことができるが、図示
された実施形態では８つのデータ信号を含んでいる。

【００２６】制御およびプリデコードブロック４１０は
いくつかの機能を行う。制御およびプリデコード４１０
はメモリモジュール４００の異なる動作を可能にするた
めに種々のレジスタを含む。そのような動作は、制限的
なものではないが、チャージポンプイネーブル、書込み
イネーブル、および消去イネーブルを含む。さらに、制
御およびプリデコードブロック４１０は「アドレス／制
御」を受けかつアドレスを完全にデコードするために必
要なデコード機能の一部を行うロジックを含む。制御お
よびプリデコードブロック４１０はまた後に図１１に示
されるチャージポンプ１１２０に関連する電圧を含む種
々の電力信号をルーティングするためのスイッチング機
能を含む。読出しまたはプログラムサイクルに応じて、
制御およびプリデコードブロック４１０はプリデコード
されたアドレスをさらなるデコードのために低電圧ワー
ドデコードブロック４２０および４６０に提供する。付
加的なデコードがさらに行われてそこから完全にデコー
ドされた選択ゲートドライブ信号が出力できるようにす
る。

【００２７】さらに、低電圧ワードデコードブロック４
２０および４６０はビットセルアレイ４４０および４８
０にわたるプリデコードされた信号を高電圧ワードデコ
ードブロック４３０および４７０に提供する。例えば、
図４は「プリデコード信号（ＰＲＥＤＥＣＯＤＥＤ Ｓ
ＩＧＮＡＬ）」と名付けられた例示的な信号を示してお
り、これは低電圧ワードデコード部４２０がビットセル
アレイ４４０にわたり高電圧ワードデコート部４３０に
提供する。アレイの２つの端部の間で低電圧および高電
圧デコーダを分割することによりかつプリデコードされ
た信号をアレイ内のメモリセルの利用可能なピッチ内に
適合する信号ライン上に送信することにより、メモリ４
００はデコードのために必要な回路面積を低減する。

【００２８】高電圧プリデコードブロック４３２および
４７２はそれぞれ高電圧ワードデコードブロック４３０
および４７０において使用するために高電圧信号を提供
する。高電圧プリデコードブロック４３２および４７２
の各々は＋５ボルト、＋１５ボルト、および−１２ボル
トを含む３つの入力電源電圧を受けかつさらにアドレス
の一部および種々の制御信号を受ける。高電圧プリデコ
ードブロック４３２および４７２はこれに応じて高電圧
ワードデコードブロック４３０および４７０にそれぞれ
高電圧プリデコードアドレス信号を提供する。高電圧ワ
ードデコードブロック４３０および４７０は低電圧ワー
ドデコードブロック４２０および４６０ならびに高電圧
プリデコードブロック４３２および４７２の双方からプ
リデコードされた信号を受け、かつこれに応じて選択ロ
ーにおけるトランジスタ制御ゲートをドライブする。該
制御ゲートは前に図３に関して説明したように適切な電
圧にドライブされる。

【００２９】ビットセルアレイ４４０および４８０の各
々はメモリモジュール４００の各ハーフ内にワードライ
ンおよびビットラインの独自の交差部に位置する個々の
ビットセルを含む。例えば、ビットセルアレイ４４０お
よび４８０は各々２５６ワードライン×５１２ビットラ
インに編成されている。各々のワードラインに対し、独
自の制御および選択ゲート信号が使用されることに注意
を要する。５１２のビットラインの各々はビットライン
信号をセンスアンプ部４５０に提供する。ビットセルア
レイ４４０内には図１のメモリセル１０および３０に対
応する代表的な一対のビットセルが示されており、かつ
従って同じ参照数字で示されている。

【００３０】センスアンプ部４５０は６４のセンスアン
プを含みかつ制御およびプリデコード部４１０に対し双
方向接続を有する。６４のセンスアンプの各々は８つの
ビットラインに接続されかつ、プリデコード部４１０か
らのデコード情報に基づき、読出しモードの間に８対１
のマルチプレクス（ｍｕｌｔｉｐｌｅｘ）機能を達成す
る。プログラムモードまたは消去モードの間は、１対８
のデマルチプレクス（ｄｅ−ｍｕｌｔｉｐｌｅｘ）機能
が行われることに注意を要する。６４のセンスアンプか
らの８つの多重化された出力はさらに選択されて８ビッ
トの出力を提供する。本発明の一態様によれば、センス
アンプの一部はさらにプログラムサイクルの間にデータ
を格納するために使用され、図８を参照して後により詳
細に説明するように集積回路面積を節約する。

【００３１】読出しサイクルの間に、制御およびプリデ
コードブロック４１０は入力アドレスおよび読出しサイ
クルを指定する制御信号を受信する。このサイクルの間
に、制御およびプリデコードブロック４１０は１バイト
のメモリセルがアレイ４４０またはアレイ４８０のみが
アクティブになるように左ハーフのアレイにおいて選択
されるべきかあるいは右ハーフのアレイにおいて選択さ
れるべきかを決定する。読出しサイクルの間に、すべて
のメモリセルの制御ゲートは一定の電圧レベルに保持さ
れる。図示された実施形態では、この一定のレベルは
“Ｖ_ＳＳ”と名付けられた電源電圧プラス“Ｖ_ＴＰ”で
示されるＰチャネルしきい値プラスほぼ２００ミリボル
トに等しい小さな付加的な電圧に等しくなる。Ｖ_ＳＳは
ほぼゼロボルトの公称値を有するより負のまたはグラン
ドの電源電圧端子である。非選択メモリセルに対して
は、アイソレーションゲートは０ボルトに留まってお
り、一方選択メモリセルに対してはアイソレーションゲ
ートは“Ｖ_ＤＤ”と名付けられた電源電圧端子の値にド
ライブされる。Ｖ_ＤＤは２．７ボルトの公称値を有する
より正の電源電圧端子であるが、本発明によれば、その
実際の値はほぼ１．８ボルトまで低下させることができ
る。これらの電圧はビットセルアレイの１つのワードラ
インを選択する。例えば、もしメモリセル１０が所在す
るワードラインが選択されるべき場合は、選択ゲート１
“ＳＧ１”はＶ_ＤＤの電圧にドライブされかつ制御ゲー
ト１“ＣＧ１”は一定レベルに保持される。その結果、
メモリセル１０のコンダクタンスはビットライン１４を
放電するよう作用する。しかしながら、メモリセル３０
の制御ゲートＣＧ２は一定の（ＤＣ）レベルに保たれ、
そのアイソレーションゲートはほぼ０ボルトにドライブ
されることになる。

【００３２】書込みサイクルとしても知られた、プログ
ラムサイクルの間は、制御およびプリデコードブロック
４１０はアドレスおよび書込みサイクルが進行中である
ことを示す制御信号を受信しかつデコードされたアドレ
ス信号を読出しサイクルと同様に提供する。しかしなが
ら、書込みサイクルの間は、データの流れが逆転され
る。センスアンプ部４５０におけるセンスアンプは入力
データをラッチしかつ該入力データを選択ビットライン
にドライブすることにより付加的な機能を果たす。書込
みサイクルの間は、選択ワードライン上のメモリセルは
それらのアイソレーションゲートが０ボルトにドライブ
されかつそれらの制御ゲートは高電圧ワードデコードブ
ロック４３０または４７０により−１２ボルトにドライ
ブされる。しかしながら、非選択ワードライン上のメモ
リセルはそれらのアイソレーションゲートが０ボルトに
ドライブされかつそれらの制御ゲートが３．５ボルトに
ドライブされる。３．５ボルトの電圧は５ボルトのチャ
ージポンブ電圧を適切な寸法とされたＮチャネルトラン
ジスタのＮチャネルトランジスタしきい値“Ｖ_ＴＮ”に
等しい量だけ低減することによって得られる。読出しサ
イクルの間は、前記アイソレーションゲートの電圧がメ
モリセル１０がアクティブなワードラインにあるか否か
を決定し、一方、プログラムモードにおいては、制御ゲ
ートの電圧がセル１０がアクティブなワードラインにあ
るか否かを決定する。

【００３３】消去サイクルの間は、選択されたワードラ
イン、選択されたブロックのワードライン、あるいはビ
ットセルアレイ全体が消去できる。消去のためのオプシ
ョンの選択は実施形態によって変わることに注意を要す
る。消去サイクルの間は、制御ゲート上にドライブされ
る電圧は選択されたワードラインのメモリセルが消去さ
れるか否かを決定する。選択されたワードラインのメモ
リセルはそれらの制御ゲートが高電圧ワードデコードブ
ロック４３０または４７０によって十分な量の時間の間
１５ボルトにドライブされている。選択ワードラインの
メモリセルの制御ゲートに印加される１５ボルトはほぼ
５０ミリセカンドの間維持されなければならないことに
注意を要する。マイクロコントローラコアと共に使用す
るよう構成された、メモリモジュール４００において
は、前記５０ミリセカンドはマイクロコントローラコア
によって決定され、これはメモリモジュール４００がそ
のような時間が経過するまでアクセスされないことを保
証しなければならない。しかしながら、もしメモリモジ
ュール４００がスタンドアローンまたは独立型のメモリ
として実施されれば、消去モードの間に経過時間を測定
するためにオンチップタイマを含むことが好ましい。消
去モードの間は、選択ワードラインのアイソレーション
ゲートはＶ_ＤＤの電圧にドライブされる。消去モードの
間にはまた、すべてのビットラインはゼロボルトの電圧
に保持される。アイソレーションゲートをＶ_ＤＤの値に
保持することはトンネル現象がチャネルにわたりより一
様に行われることができるようにしかつ信頼性を改善す
ることができる。

【００３４】図５は、部分的ブロック図、部分的論理
図、および部分的回路図形式で、図４のメモリモジュー
ル４００のデコードおよびセンスアンプ部（センスアン
プ）５００を示す。センスアンプ５００は図４に示され
る任意のセンスアンプＳＡ１〜ＳＡＮを表している。セ
ンスアンプ５００はデコード論理部５１０および５２
０、Ｐ型ＭＯＳトランジスタ５４２，５４４，５６２，
５６４、インバータ５４６および５６６、電流源５４
８，５５０，５６８および５７０、そして電圧比較器５
３０を含む。デコード論理部５１０はトランジスタ５１
２および５１３、選択回路５１５、およびしきい値電圧
発生器５１１を含む複数のＮ型ＭＯＳトランジスタを有
する。トランジスタ５１２はゲート、ビットセルアレイ
４４０から複数のビットラインの１つを受ける第１の電
流電極、および第２の電流電極を有する。トランジスタ
５１３はゲート、ビットセルアレイ４４０から複数のビ
ットラインの１つを受ける第１の電流電極、および第２
の電流電極を有する。選択回路５１５は伝送ゲート５１
８および５１７を含む複数の伝送ゲートを有する。伝送
ゲート５１８は前記制御およびデコード部４１０に接続
された正および負の制御電極、トランジスタ５１３の第
２の電流電極に接続された第１の電流電極、そして“Ｉ
ＮＡ”と名付けられたノード５１３に接続された第２の
電流電極を有する。伝送ゲート５１７は前記制御および
デコード部４１０に接続された正および負の制御電極、
トランジスタ５１２の第２の電流電極に接続された第１
の電流電極、そしてノードＩＮＡ ５３１に接続された
第２の電流電極を有する。

【００３５】デコード論理５２０はトランジスタ５２２
および５２３、選択回路５２５、およびしきい値電圧発
生器５２１を含む複数のＮ型ＭＯＳトランジスタを有す
る。トランジスタ５２２はゲート、ビットセルアレイ４
８０から複数のビットラインの１つを受ける第１の電流
電極、および第２の電流電極を有する。トランジスタ５
２３はゲート、ビットセルアレイ４８０から複数のビッ
トラインの１つを受ける第１の電流電極、そして第２の
電流電極を有する。選択回路５２５は伝送ゲート５２８
および５２７を含む複数の伝送ゲートを有する。伝送ゲ
ート５２８は前記制御およびデコード部４１０に接続さ
れた正および負の制御電極、トランジスタ５２３の第２
の電流電極に接続された第１の電流電極、および“ＩＮ
Ｂ”と名付けられたノード５３２に接続された第２の電
流電極を有する。伝送ゲート５２７は前記制御およびデ
コード部４１０に接続された正および負の制御電極、ト
ランジスタ５２２の第２の電流電極に接続された第１の
電流電極、そしてノードＩＮＢに接続された第２の電流
電極を有する。

【００３６】トランジスタ５４２はゲート、Ｖ_ＤＤに接
続されたソース、およびドレインを有する。トランジス
タ５４４はノードＩＮＡ ５３１に接続されたゲート、
トランジスタ５４２のドレインに接続されたソース、お
よびノードＩＮＡに接続されたドレインを有する。イン
バータ５４６は「右アレイイネーブル（ＲＩＧＨＴＡＲ
ＲＡＹ ＥＮＡＢＬＥ）」５８４と名付けられた信号を
受けるための入力端子、およびトランジスタ５４２のゲ
ートに接続された出力端子を有する。電流源５４８は信
号「左アレイイネーブル（ＬＥＦＴ ＡＲＲＡＹ ＥＮ
ＡＢＬＥ）」５８０を受けるためのイネーブル入力端
子、Ｖ_ＤＤに接続された第１の電流端子、およびノード
ＩＮＡ ５３１に接続された第２の電流端子を有する。
電流源５５０は信号「右アレイイネーブル」５８４を受
けるためのイネーブル入力端子、ノードＩＮＡ ５３１
に接続された第１の電流端子、およびＶ_ＳＳに接続され
た第２の電流端子を有する。

【００３７】Ｐ型ＭＯＳトランジスタ５６２はゲート、
Ｖ_ＤＤに接続されたソース、およびドレインを有する。
Ｐ型トランジスタ５６４はノードＩＮＢに接続されたゲ
ート、トランジスタ５６２のドレインに接続されたソー
ス、および端子ＩＮＢに接続されたドレインを有する。
インバータ５６６は「左アレイイネーブル」５８０を受
けるための入力端子、およびトランジスタ５６２のゲー
トに接続された第２の出力を有する。電流源５６８は
「右アレイイネーブル」５８４と名付けられた信号を受
けるためのイネーブル信号端子、Ｖ_ＤＤに接続された第
１の電流端子、およびノードＩＮＢに接続された第２の
電流端子を有する。電流源５７０は「左アレイイネーブ
ル」５８０と名付けられた信号を受けるためのイネーブ
ル端子、グランドに接続された第１の電流端子、および
ノードＩＮＢに接続された第２の電流端子を有する。電
圧比較器５３０は「比較イネーブル（ＣＯＭＰＡＲＥ
ＥＮＡＢＬＥ）５８２と名付けられた信号を受けるため
の制御入力端子、ノードＩＮＡに接続された第１の入力
端子、ノードＩＮＢに接続された第２の入力端子、およ
び「データ出力（ＤＡＴＡ ＯＵＴ）」５３４と名付け
られた信号を提供するための出力端子を有する。

【００３８】センスアンプ５００はセンスアンプ４５０
の１つのセンスアンプの一部を表している。センスアン
プ５００に示された要素は読出しモードに関連するセン
スアンプの部分である。

【００３９】動作においては、読出しサイクルの始めの
間に、電圧比較器５３０の両側の、ノード５３１および
５３２の電圧レベルは図５に示されていない回路によっ
てＶ_ＤＤに等化される。センスアンプ５００は、ノード
ＩＮＡ ５３１およびノードＩＮＢ ５３２の間で異な
る放電レートを生じさせることによって、電圧比較器５
３０においてビットセルにおける適切な記憶されたデー
タ状態を検知しかつそれに応じて信号「データ出力」５
３４をドライブすることができる。

【００４０】もしノードＩＮＡ ５３１がビットセルア
レイ４４０から情報を受信するよう選択され、かつアレ
イ４４０の非導通ビットセルが選択されれば、ノードＩ
ＮＡ５３１上には放電レートはない。その結果、ノード
ＩＮＡ ５３１はＶ_ＤＤのそのプリチャージレベルを維
持する。しかしながら、ビットセルアレイ４８０から情
報を受信するよう選択されていない、ノードＩＮＢ ５
３２は所定のレートで放電することが可能になり、電圧
比較器がノードＩＮＡ ５３１上よりはノードＩＮＢ
５３２上により低い電圧を検出できるようにする。この
比較に基づき、電圧比較器５３０は信号「データ出力」
５３４をシステムによって特定される論理レベルハイま
たは論理レベルローの信号として提供する。

【００４１】もしノードＩＮＡ ５３１がビットセルア
レイ４４０から情報を受けるよう選択され、かつアレイ
４４０の導通ビットセルが選択されれば、ノードＩＮＡ
５３１上にある放電レート（ｄｉｓｃｈａｒｇｅ ｒ
ａｔｅ）が生じる。センスアンプ５００はノードＩＮＡ
５３１における放電レートがノードＩＮＢ ５３２上
の放電レートより大きくなるように設計される。この放
電レートの相違は電圧比較器５３０がノードＩＮＢ ５
３２上よりはノードＩＮＡ ５３１上により低い電圧を
検出できるようにする。その結果、電圧比較器５３０は
非導通ビットセルが読み出される場合に読み出されるも
のと相補的な状態を検出することになる。

【００４２】ビットセルアレイ４４０からデータが読み
出されているときに基準として作用する、ノードＩＮＢ
５３２の放電レートは「左アレイイネーブル」５８０
が肯定されて読出しサイクルの始めを示している場合に
イネーブルされる電流源５７０によって実質的に固定さ
れたレートに制御される。また、信号「左アレイイネー
ブル」５８０の活性化は電流源５４８をイネーブルし、
該電流源５４８は選択されたときノードＩＮＡ ５３１
をある与えられたレートで充電するよう電流を供給す
る。電流源５４８が電荷をノードＩＮＡ ５３１に供給
するレートは非導通ビットセルがアレイ４４０において
選択されたときノードＩＮＡ ５３１がＶ_ＤＤのプリチ
ャージ電圧を維持するようにされる。さらに、電流源５
４８が電荷をノードＩＮＡ ５３１に提供するレートは
電流源５７０の放電レートと振幅が異なり、従って導通
ビットが検知されている場合にノードＩＮＡ ５３１上
の放電レートがノードＩＮＢ ５３２上の放電レートよ
り大きくなるようにされる。従って、電流源５４８の充
電レートは電流源５７０の放電レートよりもずっと小さ
い。

【００４３】電流源５４８および５７０の関係は電圧比
較器５３０が、ノードＩＮＢ ５３２および／またはノ
ードＩＮＡ ５３１が放電しているときにビットセルの
導通状態を適切に検知するようにされる。この関係は高
い動作頻度または動作周波数で動作しているときに、放
電が比較的短い期間にわたり生じる点で重要である。セ
ンスアンプ５００はもし長い時間にわたりノード５３１
および５３２が完全にゼロボルトに放電されれば、導通
ビットセルを読み出すことができず、それによって電圧
比較器５３０が正確なデータを読むことができないよう
になる。この問題を解決するため、センスアンプ５００
はダイオード接続されたＰチャネルトランジスタ５６４
およびイネーブルＰチャネルトランジスタ５６２によっ
て形成されるクランプ回路を含んでいる。トランジスタ
５６２および５６４はノードＩＮＢ ５３２をあらかじ
め規定された電圧にクランプし、かつ従って、電流源５
７０がノード５３２を完全に放電することを防止する。
その結果、低速のシステムにおいて、ノード５３１およ
び５３２が放電を終了した場合、ノードＩＮＢ ５３２
はノードＩＮＡ ５３１よりもより高い電圧レベルを維
持し、この電圧差は電圧比較器５３０によって検知する
ことができる。逆に、非導通ビットが読み出されている
場合、ノードＩＮＢ ５３２はノードＩＮＡ ５３１よ
りも低い電圧になる。

【００４４】上に述べたようにしてデータを検知するた
めに、アレイ４４０におけるビットセルから検知された
電流をノードＩＮＡ ５３１における電圧に変換するこ
とが必要である。センスアンプ５００はこの検知機能を
電流−電圧変換機能をローディング機能から分離しかつ
それらを選択回路５１５の異なる側に分配することによ
って非常に低い電源電圧で動作できるようにする方法で
達成する。センスアンプ５００は電圧比較器５３０にお
いて検知される電圧降下の量が、電圧降下を発生するた
めにより少ない電流を有していた従来技術に対して、最
適化されることを保証することによって低い電圧の動作
を可能にする。

【００４５】これらの構成要素の間での電圧変換関係は
伝送ゲート５１７が選択されたときに始まる。伝送ゲー
ト５１７はビットセルアレイ４４０から８ビットのゲー
トの１つを選択するためにデコード論理によって制御さ
れる左ビットデコードブロック５１９における８つの伝
送ラインの内の１つであることに注意を要する。いった
ん選択されると、選択されたビットラインからの検知さ
れた電流はＮチャネルトランジスタ５１２を通って流れ
ることができ、該Ｎチャネルトランジスタ５１２は電圧
基準５１１によってＶ_ＳＳよりもＮチャネルしきい値２
つ分高いレベルにバイアスされている。これはＮチャネ
ルトランジスタ５１２が低い入力インピーダンスおよび
比較的高い出力インピーダンスを有するコモンゲート増
幅器のものと同様に動作できるようにする。トランジス
タ５１２の低い入力インピーダンス特性はトランジスタ
５１２のビットラインサイドが読出しサイクルの始まり
で迅速にプリチャージされ、一方電流源５４８の非常に
高いインピーダンス特性と組合わされた高いインピーダ
ンス出力特性はノードＩＮＡ ５３１へのトランジスタ
５１２にわたる高い電圧利得を可能にする。

【００４６】センスアンプ機能の分配の結果として、本
実施形態におけるトランジスタ５１２は従来技術によっ
て提供されたよりも低いインピーダンスをビットライン
に与える。電流−電圧変換器をこのように配置する利点
は伝送ゲート５１７にわたりより低い電圧降下が得ら
れ、より少ないビットライン充電時間、あるいはより小
さなプリチャージ用トランジスタを要求する結果となる
ことである。従来技術に対する本発明のさらに他の利点
はノードＩＮＡ ５３１が読出しサイクルの始めに先立
ちＶ_ＤＤに充電されるという事実である。その結果、伝
送ゲート５１７が選択されたとき、伝送ゲート５１７の
Ｐチャネルゲート−ソース電圧は全電源電圧Ｖ_ＤＤであ
る。これは電圧伝送ゲート５１７のＰチャネル部分が完
全に導通できるようにする。従来技術においては、ゲー
ト−ソース間はＶ_ＤＤ−ビットライン動作レベルに制限
され、これは装置のしきい値に非常に近いゲートドライ
ブを提供する。その結果、従来技術の伝送ゲートはカッ
トオフ近くで動作する。本発明では、低速動作のメモリ
サイクルの間に、ノードＩＮＡ ５３１は完全にグラン
ドに放電できることが保証される。ゲート５１７のＮチ
ャネル部分なしでは、これは生じることはできない。

【００４７】前の説明はメモリアレイ部分４４０からの
読出し動作に集中したが、データがメモリアレイ部分４
８０から読出される場合は、回路は同様にかつミラー対
称で動作する。

【００４８】図６は、図５のセンスアンプ５００の動作
を理解する上で有用な、導通および非導通メモリセルの
双方の読出しサイクルに関連する種々の信号のタイミン
グ図を示す。水平軸は各々のグラフ部分の時間を表す。
導通ビット読出しおよび非導通ビット読出しは各々３つ
のグラフ部分で表される。第１のグラフ部分は垂直アク
セスに関する電圧を表し、第２のグラフ部分は電流を表
し、一方第３のグラフ部分は比較器の出力状態を表す。

【００４９】図６は、導通ビット読出しおよび非導通ビ
ット読出しに対する図５に関して説明した信号関係を示
している。図６に示される信号の相対値はメモリモジュ
ール４００の動作を理解する上で有用であるが、それら
は必ずしも比例して描かれていないことに注意を要す
る。前に述べたように導通ビット読出しの間に、データ
がノードＩＮＡ ５３１において読み出されるときに、
ノードＩＮＢ ５３２の電圧レベルはノードＩＮＡ ５
３１の信号と異なるレートで放電されかつ完全にグラン
ドまで放電されない。その結果、電圧比較器５３０は、
比較器５３０の内部電圧オフセットによってのみひずみ
を受ける、ノードＩＮＡ ５３１とノードＩＮＢ ５３
２との間の電圧差を検知することによって選択メモリセ
ルの状態を読み出すことができる。

【００５０】同様に、グラフ６００は“ＩＢＩＴ”６１
２と称される、アレイ４４０のビットセルに関連するメ
モリセル電流の表現、“Ｓ１”６１４と称される、電流
源５４８および５６８を通る電流の表現、および“Ｓ
１”６１４と称される、電流源５５０および５７０を通
る電流の表現を示している。同様に、非選択ビット読み
出しに対するグラフ情報もグラフ６００に与えられてい
る。

【００５１】図７は、ブロック図形式で、図４のメモリ
モジュール４００において使用するためのプログラミン
グドライバ７００を示す。プログラミングドライバ７０
０は図５のセンスアンプ５００の一部を形成し、かつ読
出しサイクルと共通の要素および書込みサイクル独自の
要素の双方を含む。プログラミングドライバ７００は図
５の電圧比較器５３０の一部、プログラムドライバ７１
０、デコーダ７２０および７６０、そしてフォーシング
回路（ｆｏｒｃｉｎｇ ｃｉｒｃｕｉｔｓ）７４０およ
び７８０を含む。プログラミングドライバ７００に関連
する電圧比較器５３０の部分はアイソレーション回路７
３０および７７０、そしてバランス型ラッチ７５０を含
む。アイソレーション回路７３０はノード７３１に接続
された入力、そしてノードＩＮＡ ５３１に接続された
出力を有する。アイソレーション回路７７０はノード７
７１に接続された入力、そして端子ＩＮＢを有する。バ
ランス型ラッチ７５０は「読出しラッチ（ＲＥＡＤ Ｌ
ＡＴＣＨ）」、「読出しラッチＢ（ＲＥＡＤ ＬＡＴＣ
ＨＢ）」、「プログラムラッチ（ＰＲＯＧＲＡＭＬＡＴ
ＣＨ）」、「プログラムラッチＢ（ＰＲＯＧＲＡＭ Ｌ
ＡＴＣＨＢ）」と名付けられた信号を受けるための制御
入力端子、ノード７３１および７７１に接続されたデー
タ入力端子、および信号「データ出力（ＤＡＴＡ ＯＵ
Ｔ）」５３４を提供するための出力端子を有する。

【００５２】フォーシング回路７４０は「データＬ（Ｄ
ＡＴＡＬ）」と名付けられた信号を受けるための入力端
子およびノード７３１に接続された出力端子を有する。
フォーシング回路７８０は「データＲ（ＤＡＴＡＲ）」
と名付けられた信号を受けるための入力端子、およびノ
ード７７１に接続された出力端子を有する。プログラム
ドライバ７１０は“ＶＰＧＭ”と名付けられたチャージ
ポンプされた（ｃｈａｒｇｅ ｐｕｍｐｅｄ）基準電圧
を受けるための電圧基準入力端子、ノード７３１に接続
された“ＩＮ１”と名付けられた第１の入力端子、ノー
ド７７１に接続された“ＩＮ２”と名付けられた第２の
入力端子、“ＯＵＴ１”と名付けられ“Ｖ_ＯＵＴＬ”と
名付けられた第１の出力信号を提供するための第１の出
力端子、および“ＯＵＴ２”と名付けられ
“Ｖ_ＯＵＴＲ”と名付けられた信号を提供するための第
２の出力端子を有する。

【００５３】動作においては、プログラミングドライバ
７００は図５のセンスアンプ５００と共通のエレメント
を含み、これは回路面積を節約する。図７に示されるよ
うに、電圧比較器５３０はまたプログラムモードの間に
使用されかつバランス型ラッチ７５０および２つのアイ
ソレーション回路７３０および７７０を含む。バランス
型ラッチ７５０はフォーシング回路７４０および７８０
から選択ビットラインにドライブされるべきデータを受
信する。プログラムモードにあるときは、信号「データ
Ｌ」および「データＲ」は共にドライブされるが、相補
様式でドライブされる。信号「データＬ」および「デー
タＲ」の内のどの１つが真（ｔｒｕｅ）でありかつどの
１つが補（ｃｏｍｐｌｅｍｅｎｔａｒｙ）であるかはど
のアレイのハーフが選択されるかに依存する。この状態
は「ＰＧＭラッチ（ＰＧＭ ＬＡＴＣＨ）」および「Ｐ
ＧＭラッチＢ（ＰＧＭ ＬＡＴＣＨＢ）」と名付けられ
た信号が活性化されるときにラッチに格納される。ラッ
チされたデータはプログラムドライバ７１０によって受
信され、該プログラムドライバ７１０は選択ビットライ
ンが位置するビットラインデコーダに対し適切な電圧レ
ベルを与える。同様に、右のビットセルアレイ４８０が
書込みモードの間に選択された場合、フォーシング回路
７８０は適切な状態をラッチ７４０にドライブし、かつ
プログラムドライバ７１０は適切な信号をビットライン
デコーダ７６０に提供する。

【００５４】プログラムドライバ７１０は入力ＩＮ１お
よびＩＮ２においてそれぞれノード７３１および７７１
の信号を受信しかつそれぞれＯＵＴ１およびＯＵＴ２と
名付けられた出力電圧を提供するよう構成されている。
ＯＵＴ１およびＯＵＴ２の電圧は受信電圧よりも高い電
圧レベルにある。より高い電圧レベルはほぼ５ボルトで
ある入力電圧信号ＶＰＧＭによって決定される。プログ
ラムドライバ７１０の動作のため、電圧比較器５３０は
信号ＯＵＴ１およびＯＵＴ２のより高い電圧がバランス
型ラッチ７５０の回路を損傷するのを防止するためアイ
ソレーション回路７３０および７７０を必要とする。ま
た、プログラムサイクルの間は、選択メモリセルの電流
要求はＶＰＧＭの電圧に大きな影響を与え、従って、Ｖ
ＰＧＭから分離されたアンテナＶ_ＤＤ電源からバランス
型ラッチ７５０に電力を供給することが重要である。電
圧比較器５３０の再使用は回路面積の低減を可能にしか
つプログラムのドライブ機能が比較的小さなピッチ内
で、すなわちセンスアンプに関連する８つのビットライ
ンのピッチで、達成できるようにする。

【００５５】図８および図９は合わせて部分的論理図お
よび部分的回路図形式で図５のセンスアンプ５００およ
び図７のプログラミングドライバ７００の一部を構成す
るために使用できる特定の回路を示す。図８および図９
の回路はこれらの回路の特定の例であるから、図８およ
び図９の信号と図５のものとの間に１対１の対応は必ず
しも行なわれていない。例えば、図５の信号「比較イネ
ーブル（ＣＯＭＰＡＲＥ ＥＮＡＢＬＥ）」５８２は図
８および図９の相補信号ＳＡＬＡＴＢおよびＳＡＬＡＴ
を使用して構成される。信号「データ出力（ＤＡＴＡ
ＯＵＴ）」５３４はバスの一部を形成する図８および図
９の相補信号「データＬ（ＤＡＴＡＬ）」「データＲ
（ＤＡＴＡＲ）」によって構成される。図８および図９
の信号ＣＤＥＣＬおよびＣＤＥＣＲは図５のそれぞれノ
ードＩＮＡ ５３１およびノードＩＮＢ ５３２であ
る。図５および図７における要素に対応する他の要素は
同じ参照数字で示されている。

【００５６】図１０は、部分的ブロック図、部分的論理
図、そして部分的回路図形式で本発明に係わる制御ゲー
トドライバ回路９００を示す。制御ゲートドライバ回路
９００は図４の高電圧ワードデコード部４３０の一部を
表わしている。制御ゲートドライバ回路９００はアイソ
レーション回路／レベルシフタ９１０、電圧基準スイッ
チ９１２、Ｐ型ＭＯＳトランジスタ９２５，９３２，９
３４および９３６、バイアス回路９２０、消去電源９１
４、正のプログラム電源９１６、負のプログラム電源９
３０、パルス回路９４０、そして高電圧ローデコーダ９
５０を含んでいる。

【００５７】アイソレーション回路／レベルシフタ９１
０は「プログラム／消去デコード（ＰＲＯＧＲＡＭ／Ｅ
ＲＡＳＥ ＤＥＣＯＤＥ）」９６４と名付けられた信号
を受けるための第１の入力端子、「読出し信号（ＲＥＡ
Ｄ ＳＩＧＮＡＬ）」９６２と名付けられた信号を受け
るための第２の入力端子、第１の電圧基準端子、グラン
ド電位に接続された第２の電圧基準端子、そして出力端
子を有する。電圧基準スイッチ９１２は第１の入力電圧
基準端子、第２の入力電圧基準端子、そして第３の入力
電圧基準端子、ならびにアイソレーション回路９１０の
前記第１の電圧基準端子に電圧基準出力を提供するよう
接続された出力端子を有する。

【００５８】トランジスタ９２５はグランド電位に接続
されたゲート、グランド電位に接続されたドレイン、電
圧基準スイッチ９１２の第１の入力電圧基準端子に接続
されたソース、そしてバルク端子を有する。バイアス回
路９２０はトランジスタ９２５のソースに接続された第
１の端子、およびトランジスタ９２５のバルク端子に接
続された第２の端子を有する。バイアス回路９２０は抵
抗９２１および９２２を含む。抵抗９２１はＶ_ＤＤに接
続された第１の端子、およびトランジスタ９２５のバル
ク電極に接続された第２の端子を有する。抵抗９２２は
抵抗９２１の第２の端子に接続された第１の端子、およ
びトランジスタ９２５のソースに接続された第２の端子
を有する。

【００５９】消去電源９１４はグランド基準電位に接続
された第１の端子、および電圧基準スイッチ９１２の第
２の電圧基準入力に接続された第２の端子を有する。正
のプログラム電源９１６はグランド電位基準に接続され
た第１の電圧端子、および電圧基準スイッチ９１２の第
３の入力電圧基準端子に接続された第２の電圧基準端子
を有する。トランジスタ９３６はグランド基準電位に接
続されたゲート、アイソレーション回路９１２の出力端
子に接続された第１の電流電極、選択ローに沿ったトラ
ンジスタの制御ゲートに接続された第２の電流電極、そ
して第１の電流電極に接続されたバルク電極を有する。
トランジスタ９３４はゲート、第１の電流電極、トラン
ジスタ９３６の第２の電流電極に接続された第２の電流
電極、そしてトランジスタ９３６の第１の電流電極に接
続されたバルク電極を有する。トランジスタ９３２はゲ
ート、第１の電流電極、トランジスタ９３４の第１の電
流電極に接続された第２の電流電極、そしてトランジス
タ９３６の第１の電流電極に接続されたバルク電極を有
する。負のプログラミング電源９３０はグランド電源に
接続された第１の端子、およびトランジスタ９３２の第
１の電流電極に接続された第２の端子を有する。パルス
回路９４０は「デコードアドレス（ＤＥＣＯＤＥＤ Ａ
ＤＤＲＥＳＳ）」と名付けられた信号を受けるための入
力、およびトランジスタ９３２のゲートに接続された第
１の出力端子、ならびにトランジスタ９３４のゲートに
接続された第２の出力端子を有する。高電圧ローデコー
ダ９５０は「アドレス（ＡＤＤＲＥＳＳ）」９６０と名
付けられた信号を受けるための入力、そして前記「デコ
ードアドレス」をパルス回路９４０に提供するための出
力を有する。

【００６０】図１０に示されるように、制御ゲートドラ
イバ回路９００は高電圧プリデコードブロック４３２お
よび高電圧ワードデコーダ４３０の一部を含むことに注
意を要する。しかしながら、他の実施形態では、これら
の機能の指定は異なるものとすることができる。したが
って、制御ゲートドライバ回路９００によって総合的に
機能が達成されることを認識することが重要である。

【００６１】動作においては、制御ゲートドライバ回路
９００は図３に示されかつさらに図４に関して説明され
た制御ゲートをドライブする。読出しモードの間には、
電圧基準スイッチ９１２は第１の位置にセットされてト
ランジスタ９２５のソースへの電気的接続を許容する。
また、読出しモードの間には、「読出し信号」９６２が
アクティブになってアイソレーション回路／レベルシフ
タ９１０がその出力端子に第１の電圧基準端子における
電圧に等しい電圧を提供するようにさせる。この電圧は
トランジスタ９２５のＰチャネルしきい値電圧＋小さな
付加的な値に等しい。この小さな付加的な値は抵抗９２
１および９２２の相対的な寸法およびトランジスタ９２
５の特性によって決定される。バイアス回路９２０はＭ
ＯＳＦＥＴの基板効果（ｂｏｄｙ ｅｆｆｅｃｔ）を使
用してトランジスタ９２５のしきい値がやや増大するよ
うにさせ、したがってダイオード接続されたトランジス
タ９２５のソースの電圧がトランジスタ９３６のソース
においてそれを導通させるために必要とされる電圧より
もやや高くなる。トランジスタ９２５およびトランジス
タ９３６の間のバイアスにおける増分的な差のため、ト
ランジスタ９３６はやや導通的になる。トランジスタ９
３６をやや導通的にするこの制御はトランジスタ９２５
のバルクをバイアス回路９２０によってソースよりもや
や高くバイアスしかつトランジスタ９２５および９３６
の間の整合を行なうことによって達成される。好ましく
はトランジスタ９２５および９３６は同じゲート幅およ
び同じゲート長さ寸法を与えられかつ集積回路上で同じ
方向に向けられる。さらに、前記小さな付加的な電圧は
好ましくは全ての予期されるプロセス変動に対してトラ
ンジスタ９３６が導通的になることを保証するよう選択
される。

【００６２】消去モードの間は、電圧基準スイッチ９１
２は第２の位置にセットされて消去電源９１４およびア
イソレーション回路／レベルシフタ９１０の第１の電圧
基準端子を電気的に接続する。「読出し信号」９６２は
消去モードの間はインアクティブであるから、アイソレ
ーション回路／レベルシフタ９１０が＋１５ボルトを制
御ゲートに供給するか否かは「ＰＧＭ／消去デコード信
号」９６４によって決定される。「ＰＧＭ／消去デコー
ド信号」９６４はプログラム／消去信号および低電圧ワ
ードデコードブロック４２０または４６０から受信され
るプリデコード信号の双方の論理的組合わせを表わす。
消去モードの間に、もし「ＰＧＭ／消去デコード信号」
９６４がアクティブであれば、制御ゲートドライバ９０
０は対応する制御ゲートを消去電源９１４によって発生
される＋１５ボルトのレベルにドライブする。

【００６３】プログラムモードの間に、電圧基準スイッ
チ９１２は前記第３の位置にセットされて正のプログラ
ム電源９１６およびアイソレーション回路／レベルシフ
タ９１０の第１の電圧基準端子を電気的に接続する。消
去モードと異なり、信号「ＰＧＲ／消去デコード」９６
４は対応する制御ゲートが選択ローに位置しない場合は
プログラムモードの間アクティブである。非選択ローを
ドライブする場合、アイソレーション回路／レベルシフ
タ９１０は３．５ボルトに等しい電圧をドライブしこれ
は正のプログラム電源９１６によって提供される。トラ
ンジスタ９３６の第１の電流電極に印加される３．５ボ
ルトの信号はトランジスタ９３６を導通させ、それによ
って３．５ボルトの電圧をプログラミングのために選択
されていないセルの制御ゲートに提供する。

【００６４】信号「ＰＧＭ／消去デコード」９６４がイ
ンアクティブであり、対応する制御ゲートが選択ローに
位置することを示している場合、アイソレーション回路
／レベルシフタ９１０はＶ_ＳＳをトランジスタ９３６の
第１の電流電極にドライブし、トランジスタ９３６を非
導通にする。同時に、高電圧ローデコーダ９５０はパル
ス回路９４０への信号「デコードアドレス」をアクティ
ベイトする。パルス回路９４０はトランジスタ９３２お
よび９３４を導通させ、負のプログラム電源９３０が制
御ゲートに接続されるようにする。このようにして選択
されたとき、トランジスタ９３６はアイソレーショント
ランジスタとして作用し負のプログラム電源９３０によ
って提供される−１２ボルトがアイソレーション回路／
レベルシフタ９１０の出力端子に到達するのを防止する
ことに注意を要する。

【００６５】３．５ボルトのバイアスをプログラミング
のために選択されていないセルに提供することにより、
制御ゲートドライバ回路９００は２つの目的を達成す
る。第１に、それはフローティングゲートのエッジ近く
の電界によって影響されるビットセル接合リーケージ電
流の部分を低減する。このリーケージ電流の低減は次に
プログラミング電源からの電流要求を低減する。制御ゲ
ートドライバ回路９００はまた非選択制御ゲートに対す
る３．５ボルトのバイアスを使用しプログラミングのた
めに選択されたビットライン上の非選択セルのトンネル
酸化物にわたる電界を適度のものにする。これはビット
ライン電圧がプログラムされているビットラインの非選
択セルに蓄積されているデータ状態を乱すレートを低減
する。

【００６６】負のプログラム電源９３０、正のプログラ
ム電源９１６、および消去電圧９１４は左ハーフのビッ
トセルアレイ４４０および右ハーフのビットセルアレイ
４８０の双方に共通のものである。高電圧ワードデコー
ドブロック４３０内には４つのトランジスタがありトラ
ンジスタ９３２が代表している。さらに、各々のワード
ラインに対応してトランジスタ９３４に対応するトラン
ジスタがある。

【００６７】プログラムモードの間に、選択ワードライ
ンに連続的なアクティブ信号を提供する代わりに、パル
ス回路９４０は選択トランジスタ９３２および９３４に
パルスの流れを提供して選択ワードライン上に−１２ボ
ルトのプログラム電圧を除々に展開する。負のプログラ
ム電源９３０を接続するための回路は読出しモードの速
度が重要な経路にないから、速度を最大にする必要はな
く、これはパルス回路９４０が必要とされる−１２ボル
トを除々に展開できるようにする。さらに、トランジス
タ９３２および９３４はより小さくすることができる。
図示された実施形態では、トランジスタ９３４はメモリ
セルのピッチ内に適合するよう充分小さくできる。さら
に、このパルス作用は負のプログラム電源９３０を発生
するあるいは負のプログラム電源９３０として機能する
チャージポンプにおける容量がより小さくできるように
する。

【００６８】図１１は、図１０のパルス回路９４０の一
部を実施するために使用できる特定の回路を回路図形式
で示す。この回路は例示的なものでありかつ他の回路も
使用できることに注意を要する。図１１はまたトランジ
スタ９３４およびＰチャネルトランジスタ１００２を示
している。トランジスタ１００２はトランジスタ９３４
と同様のものであるが、トランジスタ９３４とは異なる
ワードラインによって制御ゲートをドライブする。トラ
ンジスタ９３４は“ＣＧ０”と名付けられた制御ゲート
ドライブ信号を提供し、一方トランジスタ１００２は
“ＣＧ１”と名付けられた異なる制御ゲート信号を提供
する。本発明の特定の構成であるから、図１１の信号と
図１０のものとの間に１対１の対応は必要ではない。

【００６９】図１２は、部分的ブロック図および部分的
回路図形式で本発明にしたがって図１０の制御ゲートド
ライバ回路９００のための電源電圧を発生するために使
用されるチャージポンプ１１２０を示す。チャージポン
プ１１２０は非線形段（ｎｏｎ−ｌｉｎｅａｒ ｓｔａ
ｇｅ）１１３０、基準電圧発生段１１４０、および線形
段（ｌｉｎｅａｒ ｓｔａｇｅｓ）１１５０および１１
６０を含む。電圧基準発生回路１１４０は第１の電圧基
準端子（Ｖ_ＤＤ）に接続され、かつ“Ｖｚ”と名付けら
れた基準電圧を生成する。Ｖ_ＤＤは２．７ボルトの公称
値を有するより正の電源電圧端子であるが、これはさら
に低い値を持つこともできる。回路段１１３０はＶ_ＤＤ
に接続され、基準電圧Ｖｚおよび「プログラム／消去制
御（ＰＲＯＧＲＡＭ／ＥＲＡＳＥ ＣＯＮＴＲＯＬ）」
と名付けられた信号を受け、かつ「プログラム電圧１
（ＰＲＯＧＲＡＭ ＶＯＬＴＡＧＥ１）」と名付けられ
た信号および“φＡ”，“φＢ”，“φＣ”および“φ
Ｄ”と名付けられた信号を生成する。線形段１１５０は
信号φＣ，φＤおよび「プログラム電圧１」を受けかつ
「消去電圧（ＥＲＡＳＥ ＶＯＬＴＡＧＥ）」と名付け
られた出力信号を発生する。線形段１１６０は信号φＡ
およびφＢを受けかつ「プログラム電圧２（ＰＲＯＧＲ
ＡＭ ＶＯＬＴＡＧＥ２）」と名付けられた信号を発生
する。図３に示されように、「プログラム電圧１」はほ
ぼ５ボルトであり、一方「プログラム電圧２」はほぼ−
１２ボルトであり、したがってこれらは図１のＥＥＰＲ
ＯＭセルをプログラムするのに使用するのに適してい
る。前記「消去電圧」もまたほぼ１５．５ボルトにセッ
トされる。

【００７０】非線形段１１３０は、Ｖ_ＤＤに接続された
入力、電圧基準信号を受けるための“Ｖｚ”と名付けら
れた入力、および該入力において受信された電圧をほぼ
倍化する（ｄｏｕｂｌｅ）出力電圧を生成するための出
力を有する調整電圧倍化段（ｒｅｇｕｌａｔｅｄ ｖｏ
ｌｔａｇｅ ｄｏｕｂｌｉｎｇ ｓｔａｇｅ）１１３２
を含む。非線形段１１３０はまた、前記回路段１１３２
の出力に接続された入力、電圧基準信号を受けるための
“Ｖｚ”と名付けられた入力、および該入力において受
信された電圧をほぼ倍化した出力電圧を生成するための
出力を有する電圧倍化段（ｖｏｌｔａｇｅ ｄｏｕｂｌ
ｉｎｇ ｓｔａｇｅ）１１３４を含む。非線形段１１３
０はさらに、前記回路段１１３４の出力に接続された入
力、電圧基準信号を受けるための“Ｖｚ”と名付けられ
た入力、信号「プログラム電圧１」および位相信号φ
Ａ，φＢ，φＣ，φＤを生成するための出力を有する電
圧倍化段１１３６を含んでいる。

【００７１】好ましくは前記電圧Ｖｚはいずれの回路段
も「プログラム電圧１」によって要求される５ボルトよ
り大きな出力を生成するのを制限するように選択され
る。本発明のこの実施形態では、各回路段は同じ電圧基
準を受け、それらは全て同じ電圧Ｖｚを受ける。別の実
施形態では、異なる基準電圧を各々の回路段に使用する
ことができる。調整電圧倍化段１１３６はほぼ「プログ
ラム電圧１」に等しい電圧振幅を有する一連のドライブ
信号を発生する。これらのドライブ信号は前記線形段１
１５０および１１６０にタイミングおよび電力を供給す
るために使用される。

【００７２】前記電圧基準発生回路１１４０は調整電圧
倍化段１１４４に接続された調整電圧倍化段１１４２を
含む。前記回路段１１４４は線形段１１４６に接続され
ている。回路段１１４６は電流シャント調整ダイオード
１１４８に接続され、該ダイオード１１４８は
“Ｖ_ＳＳ”と名付けられた電源電圧端子に接続されてい
る。Ｖ_ＳＳは一般にＶ_ＤＤより低い電位であるゼロボル
トの公称値を有する。前記調整電圧倍化段１１４２およ
び１１４４は非調整（ｎｏｎ ｒｅｇｕｌａｔｅｄ）様
式で使用される。したがって、回路段１１４２は、回路
段１１４４と同様に、その入力に提供された電圧を倍化
する。同様に、線形段１１４６もまた非調整（ｎｕｒｅ
ｇｕｌａｔｅｄ）である。しかしながら、当業者にはこ
れらの回路段１１４２，１１４４および１１４６のいず
れの１つも固有のトランジスタのブレークダウンを防止
するために２次的調整（ｓｅｃｏｎｄａｒｙ ｒｅｇｕ
ｌａｔｉｏｎ）を有することが必要であることを理解す
るであろう。回路段１１４２，１１４４および１１４６
は与えられた用途の電流および面積の制約に応じて線形
および電圧倍化段の種々の組合わせとすることができる
ことが理解される。チャージポンプ１１２０のために
は、回路段１１４２，１１４４および１１４６はダイオ
ード１１４８をそれがブレークダウンするようにバイア
スするのに充分な電圧Ｖｚを発生し、それによって基準
電圧Ｖｚを発生することが必要である。

【００７３】線形段１１５０および１１６０はそれぞれ
「消去電圧」および「プログラム電圧２」を発生するた
めに使用される。回路段１１５０および１１６０は技術
的に良く知られたディクソン型（Ｄｉｃｋｓｏｎ ｔｙ
ｐｅ）の線形チャージポンプである。

【００７４】図１３は、部分的ブロック図および部分的
回路図形式で電圧倍化段（ｖｏｌｔａｇｅ ｄｏｕｂｌ
ｉｎｇ ｓｔａｇｅ）１１３２を示す。電圧倍化段１１
３２は図１２の他の電圧倍化段の１つとして使用できる
ことに注意を要する。電圧倍化段１１３２は容量１２８
２（Ｃ１），１２９２（Ｃ２）および１２０４（Ｃ
３）、Ｐ型トランジスタ１２８３，１２８４，１２８
５，１２８６，１２９３，１２９４，１２９５，１２９
６および１２０２、Ｎ型トランジスタ１２８７，１２９
７および１２０６、そしてレベルシフタ１２７０を含
む。容量Ｃ１は第１の電極および第２の電極を有する。
Ｐ型トランジスタ１２８３は“ＣＫ３”と名付けられた
信号を受けるための制御電極、第１の電流電極、容量Ｃ
１の第１の電極に接続された第２の電流電極、そしてそ
の第１の電流電極に接続されたＮ型バルク端子を有す
る。トランジスタ１２８４はＣＫ７と名付けられた信号
を受けるよう接続された制御電極、第１の電流電極、容
量Ｃ１の第１の電極に接続された第２の電流電極、そし
てトランジスタ１２８３のバルク端子に接続されたＮ型
バルク端子を有する。Ｐ型トランジスタ１２８５はＣＫ
６と名付けられた信号を受けるよう接続された制御電
極、トランジスタ１２８４の第２の電流電極に接続され
た第１の電流電極、“Ｖ_ＩＮ”と名付けられた入力電圧
を受けるよう接続された第２の電流電極、そしてＰ型ト
ランジスタ１２８３のＮバルク端子に接続されたＮバル
ク端子を有する。Ｐ型トランジスタ１２８６はＣＫ５と
名付けられた信号を受けるよう接続された制御電極、ト
ランジスタ１２８５の第２の電流電極に接続された第１
の電流電極、Ｃ１の第２の電極に接続された第２の電流
電極、そして入力電圧Ｖ_ＩＮを受けるよう接続されたＮ
バルク端子を有する。トランジスタ１２８７はＣＫ１と
名付けられた信号を受けるよう接続された制御電極、ト
ランジスタ１２８６の第２の電流電極に接続された第１
の電流電極、そして第１の電圧基準端子に接続された第
２の電流電極を有する。トランジスタ１２９４はＣＫ８
と名付けられた信号を受けるよう接続された制御電極、
トランジスタ１２８４の第１の電流電極に接続された第
１の電流電極、第２の電流電極、そしてＰ型トランジス
タ１２８３のＮバルク端子に接続されたＮバルク端子を
有する。Ｐ型トランジスタ１２９５はトランジスタ１２
８６の制御電極に接続された制御電極、トランジスタ１
２９４の第２の電流電極に接続された第１の電流電極、
Ｖ_ＩＮを受けるよう接続された第２の電流電極、そして
トランジスタ１２８３のＮバルク端子に接続されたＮバ
ルク端子を有する。Ｐ型トランジスタ１２９６はトラン
ジスタ１２８５の制御電極に接続された制御電極、トラ
ンジスタ１２９５の第２の電流電極に接続された第１の
電流電極、第２の電流電極、そしてＶ_ＩＮを受けるよう
接続されたＮバルク端子を有する。トランジスタ１２９
７はＣＫ２と名付けられた信号を受けるよう接続された
制御電極、トランジスタ１２９６の第２の電流電極に接
続された第１の電流電極、そして第１の電圧基準端子に
接続された第２の電流電極を有する。Ｃ２はトランジス
タ１２９４の第２の電流電極に接続された第１の電極、
そしてトランジスタ１２９６の第２の電流電極に接続さ
れた第２の電極を有する。トランジスタ１２９３はＣＫ
４と名付けられたクロック信号を受けるよう接続された
制御ノード、トランジスタ１２８３の第１の電流電極に
接続された第１の電流電極、Ｃ２の第１の電流電極に接
続された第２の電流電極、そしてトランジスタ１２８３
のＮバルク端子に接続されたＮバルク端子を有する。

【００７５】トランジスタ１２０２は第１の電圧基準端
子に接続された制御電極、トランジスタ１２８３の第１
の電流電極に接続された第１の電流電極、トランジスタ
１２９４の第１の電流電極に接続された第２の電流電
極、そしてトランジスタ１２８３のＮバルク端子に接続
されたＮバルク端子を有する。容量Ｃ３はトランジスタ
１２０２の第２の電流電極に接続されかつ「未調整出力
電圧（ＵＮＲＥＧＵＬＡＴＥＤ ＯＵＴＰＵＴ ＶＯＬ
ＴＡＧＥ）」と名付けられた信号をそこに提供する第１
の電極、および第１の電圧基準端子に接続された第２の
電圧を有する。トランジスタ１２０６は電圧Ｖｚを受け
るよう接続された制御電極、Ｃ３の第１の電極に接続さ
れた第１の電流電極、そして「調整出力電圧（ＲＥＧＵ
ＬＡＴＥＤＯＵＴＰＵＴ ＶＯＬＴＡＧＥ）」と名付け
られた出力を提供するための第２の電流電極を有する。
レベルシフタ１２７０はトランジスタ１２０６の第１の
電流電極に接続され、Ｖ_ＩＮ，φ１〜φ４を受け、かつ
信号ＣＫ３，ＣＫ４，ＣＫ５，ＣＫ６，ＣＫ７およびＣ
Ｋ８を生成する。

【００７６】動作においては、電圧基準回路１１４０は
基準電圧Ｖｚを非線形段１１３０の電圧倍化段１１３
２，１１３４および１１３６の各々に提供する。Ｖｚは
電圧基準を提供するのみであるから、回路１１４０によ
って最少量の電荷が提供される必要があるのみである。
非線形段１１３０は「プログラム電圧１」を提供し、か
つしたがって、外部負荷（図示せず）によって必要とさ
れる電荷を提供する。非線形段を使用することにより、
より薄い誘電体層を有する第１ステージの容量を半導体
装置の上に形成することができ、これはこれらの第１ス
テージにおける非常に低い電圧のためである。より薄い
誘電体は、後に図１５を参照して説明するように、より
高いキャパシタンスを有する容量を可能にする。これは
より少ない半導体面積を使用したチャージポンプを可能
にする。

【００７７】図１４は図１３の電圧倍化段１１３２の動
作を理解する上で有用な信号のタイミング図を示す。図
１４は図１３の調整電圧倍化段１１３２の動作を制御す
る信号φ１〜φ４およびＣＫ１〜ＣＫ８のタイミング関
係を示している。図１３と組合せて図１４を考察する
と、各々のクロック信号はクロックサイクルの特定の時
間、または部分、の間アクティブであるかあるいはイン
アクティブである。クロックサイクルの各部分はｔ１，
ｔ２，ｔ３およびｔ４として参照される。ＣＫ１はｔ１
およびｔ２の間にアクティブハイである。ＣＫ４はｔ１
の間アクティブローである。ＣＫ６はｔ１の間アクティ
ブローである。ＣＫ８はｔ１の間アクティブローであ
る。ＣＫ２は期間ｔ３およびｔ４の間アクティブハイで
あり、ＣＫ３はｔ３の間アクティブローである。ＣＫ５
はｔ３の間アクティブローである。ＣＫ７はｔ３の間ア
クティブローである。図１４の矢印はｔ２またはｔ４の
間に実質的に同じ時間に、しかしながら実際には実質的
に同じ時間に生じる他のエッジに続いて、エッジが発生
することを示していることに注意を要する。例えば、時
間ｔ２のＣＫ４の立上がりエッジは時間ｔ２の間のＣＫ
６の立上がりエッジの後に発生する。これは、結果的に
ＣＫ６によって制御されるトランジスタがＣＫ４信号が
インアクティブになる前に遷移することを保証する。Ｃ
Ｋ１およびＣＫ２はそれぞれ時間ｔ２およびｔ４の終わ
りでアクティブローに遷移する。図１４のタイミングは
前記容量１２８２および１２９２が入力信号によって交
互に充電されるようにし、一方トランジスタ１２０６を
通して「調整された出力電圧」を提供できるようにす
る。

【００７８】ｔ１の間に、いったん定常状態が得られる
と、容量Ｃ１が充電され、一方容量Ｃ２が放電される。
容量Ｃ１の充電はトランジスタ１２８５および１２８７
がアクティブにドライブされるため容易に可能であり、
一方トランジスタ１２８４，１２８６および１２８３は
インアクティブにドライブされる。これは容量Ｃ１をＶ
_ＩＮおよび前記第１の電圧基準の間に接続し、一方容量
Ｃ１を回路１１３２の残りの部分から隔離する。その結
果、電荷はそれが電圧Ｖ_ＩＮに充電されるまで、あるい
はそのサイクルが終了するまでＣ１に流れ込む。ｔ３の
間に、容量Ｃ２が同様の方法でＶ_ＩＮに充電される。

【００７９】ｔ１の間に、Ｃ２は前記「未調整出力電
圧」を生成するのに必要な２倍にされた電圧を発生して
いる。これはトランジスタ１２９３，１２９６および１
２９４がアクティブにドライブされ、一方トランジスタ
１２９７，１２９５，１２８４，１２８６がインアクテ
ィブにドライブされることによって可能となる。これは
Ｃ２を「未調整出力電圧」端子とＶ_ＩＮとの間に接続
し、一方容量Ｃ２を回路１１３２の残りから分離する。
未調整出力電圧を表す、トランジスタ１２９４の第１の
電極に生成される電圧はＣ２に渡る電圧とＶ_ＩＮの加算
したものである。前に述べたように、Ｃ２に渡る電圧は
ほぼＶ_ＩＮであり、したがって２倍、または倍化され
た、Ｖ_ＩＮを生成する。前記未調整出力電圧は実質的に
一定である信号Ｖｚによってバイアスされるトランジス
タ１２０６によって調整されて「調整された出力電圧」
を提供する。ｔ３の間に、容量Ｃ１はＶ_ＩＮと出力端子
との間に同様の方法で接続される。

【００８０】時間ｔ２の間に、電荷がトランジスタ１２
８６および１２８７に共通の電極において注入されるの
を防止するため、トランジスタ１２８７をアクティブ状
態に保持することが必要である。これは前記電極がグラ
ンドに保持されることを保証し、それによって前記電極
によって表されるドレイン−基板接合が順方向バイアス
されないことを保証する。例えば、トランジスタ１２８
４，１２８５および１２８６がトランジスタ１２８７が
インアクティブになる前に完全に遷移することを保証す
ることによって、基板接合の順方向バイアスの可能性が
避けられる。同様に、トランジスタ１２９４，１２９５
および１２９６が時間ｔ４の間に遷移している間に、ト
ランジスタ１２９７はアクティブに保持されてトランジ
スタ１２９６および１２９７に共通のノードにおいて同
じ影響を避けることが保証される。

【００８１】トランジスタ１２８３，１２８４，１２８
５，１２９３，１２９４，１２９５および１２０２は共
通のＮバルク端子を有する。本発明の一実施形態に係わ
るＮバルク端子は実際にはＮウェルである。このＮウェ
ルは時間ｔ３およびｔ１の間にアクティブであるそれぞ
れトランジスタ１２８３および１２９３を通して「未調
整出力電圧」に充電される。トランジスタ１２０２はＮ
ウェル電圧が「調整された出力電圧」より大幅に上昇せ
ずかつ長い期間の間そこにとどまっていることを保証す
るために使用される弱いトランジスタである。例えば、
スタートアップに際して、あるいは出力ロードがチャー
ジポンプの出力に加えられた時、Ｎウェルが「未調整出
力電圧」よりもかなり上の電圧に充電される状況が存在
する可能性がある。そのような電圧差はＭＯＳトランジ
スタがそうでない場合よりも導通しにくくする。もし持
続されればそのような状態はポンプの総合的な出力を低
減することになる。そのため、トランジスタ１２０２は
いずれの電圧差も単に過渡的な性質のものであることを
保証する。Ｎバルクを「未調整出力電圧」にドライブ
し、それがそれぞれのサイクルに充電および放電させな
いようにすることにより、前記ウェルに関連する容量寄
生によって何等の電荷も失われないため高い効率を得る
ことができる。

【００８２】時間ｔ２およびｔ４の間に、ＣＫ４が遷移
しかつＣＫ１が遷移しない期間となることが可能であ
る。この時間の間に、「調整された出力電圧」はその電
圧を容量Ｃ１またはＣ２から受けることは可能ではな
く、したがって、容量Ｃ３はこの期間の間のギャップを
橋渡しする（ｂｒｉｄｇｅ）ために必要であり、かつ時
間ｔ２およびｔ４の間にレベルシフタ１２７０によって
必要とされる電荷を供給する。一般に、ｔ２によって表
される時間はｔ１よりもずっと小さいため、容量Ｃ３は
容量Ｃ１およびＣ２よりもずっと小さくなるであろう。
同様に、Ｃ３は時間ｔ４の間に必要な電圧を提供する。

【００８３】レベルシフタ１２７０は図１４に示される
ように信号φ１〜φ４を受ける。φ１は時間ｔ１の間に
アクティブ信号を表す。信号φ２は時間ｔ２の間アクテ
ィブな信号を表す。信号φ３は時間ｔ３の間アクティブ
期間を表す。信号φ４は時間ｔ４の間アクティブな信号
を表す。これらの信号は組み合わされてＣＫ１〜ＣＫ８
のための適切なアクティブ信号およびインアクティブ信
号を発生する。ＣＫ１およびＣＫ２はゼロまたはグラン
ドのインアクティブロー電圧を有し、かつＶ_ＤＤのアク
ティブハイの電圧基準を有する。ＣＫ３〜ＣＫ８は、ア
クティブであってもあるいはインアクティブであって
も、ゼロまたはグランドに等しいロー信号を有し、一方
ハイ状態は、アクティブであってもあるいはインアクテ
ィブであっても容量Ｃ３の第１の電極に現れる「未調整
出力電圧」に等しい。さらに、ＣＫ１およびＣＫ２はそ
れぞれ信号φ１およびφ２そして信号φ３およびφ４を
組合せることによって発生される。したがって、レベル
シフタは図１２のチャージポンプ１１２０内の回路段を
ドライブするのに必要な適切な電圧レベルを印加する。

【００８４】図１２に戻ると、回路段１１４２および１
１４４は図１３の調整された電圧倍化段回路を使用して
実施される。しかしながら、ブロック１１４４はディク
ソン型（Ｄｉｃｋｓｏｎ ｔｙｐｅ）回路段１１４６を
ドライブするために２つの信号、φ５およびφ６、をド
ライブするよう示されている。ディクソン回路段１１４
６の要求のため、信号φ５およびφ６は実質的に回路段
１１４４のバイアスまたは出力電圧に等しくなければな
らない。この条件が適合すると、３つの内部回路段を有
する、ディクソン回路段１１４６はその入力電圧の４倍
程度の出力電圧を提供できるが、いずれの場合も、ダイ
オード１１４８のブレークダウン電圧に制限される。

【００８５】非線形段１１３０の回路段１１３２，１１
３４および１１３６は図１３の調整された電圧倍化段回
路１１３２を使用する。これらの場合のいずれにおいて
も、調整電圧Ｖｚはいずれの回路段によって発生される
電圧をも５ボルトに制限する。非線形段１１３０の最終
段は付加的なフェーズ信号φＡ，φＢ，φＣおよびφＤ
を提供する。これらの信号は「調整された出力電圧」ノ
ードおよびグランドの間に接続された２つのＮおよびＰ
トランジスタ対（図示せず）を使用して回路１１３２か
ら発生される。タイミングは図１４のタイミング信号に
よって制御される。ＮおよびＰトランジスタのどの対が
選択されるかは実際には「プログラム／消去制御」信号
によって制御される。選択されたＮおよびＰトランジス
タ対はディクソン型チャージポンプ１１５０および１１
６０が動作できるようにするのに必要な相補出力信号を
発生する。回路段１１５０および回路段１１６０の動作
は１つの回路段のみが任意の与えられた時間にドライブ
される点でお互いに排他的であることが注目されるべき
である。

【００８６】調整されたに電圧倍化段１１３２，１１３
４，１１３６，１１４２および１１４８の各々に対する
Ｃ１およびＣ２のための容量値を推定または計算するた
めに、以下の式を使用することができる。

【数１】Ｑ＝Ｉｏｕｔ／Ｆｒｅｑ

【数２】Ｖ（ｎ）＝Ｖ_ＤＤ ^＊（Ｖｏｕｔ／Ｖ_ＤＤ）^＊＊
（ｎ／Ｎ）

【数３】Ｖｃ（ｎ）＝２^＊Ｖ（ｎ−１）−Ｖ（ｎ）

【数４】Ｃ（ｎ）＝ＱＥ１２^＊（（２^＊＊（Ｎ−ｎ））
^＊（ｅｆｆ^＊＊（ｎ−１−Ｎ）））／Ｖｃ（ｎ）

【数５】Ｃｔｏｔａｌ（Ｎ）＝（ｎ＝１からＮまでのす
べてのＣ（ｎ）の合計） この場合、Ｖ_ＤＤは電源電圧であり、Ｎはチャージポン
プにおける回路段の数であり、Ｉｏｕｔは所望の出力電
流であり、Ｖｏｕｔは所望の出力電圧であり、ｅｆｆは
回路の効率であり、Ｆｒｅｑはチャージポンプがスイッ
チングしている周波数である。

【００８７】数式１はチャージポンプ出力において得ら
れる電荷の量を示す。数式２は回路段が一様なステージ
間電圧利得を生じるような寸法とされている場合のある
与えられた回路段ｎの出力における電圧を示す。数式３
はＣ１またはＣ２のような容量の充電および放電を含
む、ある与えられた回路段の容量にわたるかつポンプサ
イクルの間における電圧の変化を示す。数式４はある回
路段のかつピコファラッドで示されたチャージポンプの
合計の容量を示す。値Ｃ（ｎ）はＣ１およびＣ２の容量
の合計である。一般に、Ｃ１およびＣ２は実質的に同じ
である。例えば、１．８ボルトのＶ_ＤＤおよび１マイク
ロアンペアの出力電流および４．５ボルトの要求出力電
圧を必要とし、１メガヘルツのクロック信号および９８
％の回路効率を有する３段のチャージポンプに対し、第
１の回路段に対する容量値は出力電流のマイクロアンペ
アあたり３．７ピコファラッドである。回路段２は出力
電流のマイクロアンペアあたり１．３ピコファラッドの
容量要求を有し、一方回路段３は出力電流のマイクロア
ンペアあたり０．５ピコファラッドの容量要求を有す
る。これはＣ１およびＣ２の組み合わされたキャパシタ
ンスに対して必要な容量値である。

【００８８】上に述べたような選択された容量値は本発
明の非線形チャージポンプを使用する利点を示してい
る。回路段１（ステージ１）の容量は組み合わされた回
路段２（ステージ２）または回路段３（ステージ３）に
おいて要求される容量よりも遥かに大きい。この関係は
図１５に示されており、同図はグラフ形式で図１２のチ
ャージポンプ１１２０の各回路段に関連する容量を示し
ている。前記利点は第１の回路段の動作電圧が第２およ
び第３の回路段のものより遥かに低く、それによって容
量Ｃ１の形成においてより薄い誘電体層が使用できるこ
とである。例えば、本発明の１実施形態では、容量Ｃ１
の誘電体層はビットセルにおいて使用されるトンネル酸
化物誘電体と同じ厚さとすることができる。これは回路
段Ｃ２およびＣ３において要求される厚膜誘電体を使用
するものよりも、それらに関連する大きな電圧のため、
ずっと小さな表面積を使用して容量を形成できるように
する。

【００８９】本発明の１つの態様はロード装置（ｌｏａ
ｄｉｎｇ ｄｅｖｉｃｅ）（５４８）が電流源を備える
ことである。

【００９０】本発明の他の態様は複数の電流−電圧変換
器（５１２，５１３）の各々が対応するビットラインに
結合された第１の電流電極、基準電圧を受けるためのゲ
ート、および選択回路（５１５）の対応する入力端子に
結合された第２の電流電極を有する金属酸化物半導体
（ＭＯＳ）トランジスタを備えることである。

【００９１】本発明のさらに別の態様は、前記選択回路
（５１５）が複数の相補ＭＯＳ（ＣＭＯＳ）伝送ゲート
を備えることであり、各々の伝送ゲートは前記選択回路
（５１５）の対応するトランジスタの第２の電流電極に
結合された第１の端子、コラムデコーダ（４１０）の出
力端子に結合された第１および第２の制御電極、そして
前記選択回路（５１５）の出力端子に結合された第２の
端子を有する。

【００９２】本発明のさらに別の態様は、メモリセルの
アレイ（４４０）が不揮発性メモリセルのアレイを具備
することであり、該不揮発性メモリセルの各々は電気的
に消去可能なプログラム可能（ＥＥＰＲＯＭ）メモリセ
ルによるような、フローティングゲート上に蓄積される
電荷によって決定されるその論理状態を有し、かつ前記
アレイ（４４０）はさらにフラッシュＥＥＰＲＯＭアレ
イとすることができる。

【００９３】本発明が好ましい実施形態に関して説明さ
れたが、当業者には本発明が数多くの方法で変更できか
つ特に上に述べかつ説明したもの以外の数多くの実施形
態を取り得ることは明らかであろう。例えば、メモリセ
ルをプログラムするために他の電圧レベルを使用するこ
とができ、あるいは制御回路によって異なる数の制御ゲ
ートを制御することができる。従って、添付の特許請求
の範囲により本発明の真の精神および範囲内に入る本発
明のすべての変更をカバーすることを意図している。

【図面の簡単な説明】

【図１】メモリアレイを示す電気回路図である。

【図２】本発明と共に使用することができるメモリセル
の断面図である。

【図３】本発明に従ってメモリアレイを動作させるため
の方法を示す説明図である。

【図４】本発明に係わるメモリモジュールを部分的ブロ
ック図および部分的平面図形式で示す説明図である。

【図５】図４のメモリモジュールの読み出しに関連する
デコードおよびセンスアンプ部を部分的にブロック図、
部分的論理図、および部分的回路図形式で示す説明図で
ある。

【図６】導通および非導通メモリセルの双方の読出しサ
イクルに関連する種々の信号を示すタイミング図であ
る。

【図７】図４のメモリモジュールにおいて使用するため
のプログラミング用ドライバを示すブロック図である。

【図８】図９と組合せて、図５および図７に関連して示
される回路の部分を構成するために使用できる回路を部
分的論理図および部分的回路図形式で示す電気回路図で
ある。

【図９】図８と組合せて、図５および図７を参照して示
す回路の部分を実施するために使用できる回路を部分的
論理図および部分的回路図形式で示す電気回路図であ
る。

【図１０】本発明に係わる制御ゲートドライバ回路を部
分的ブロック図、部分的論理図、および部分的回路図形
式で示す説明図である。

【図１１】図１０のパルス回路の一部を実施するために
使用できる特定の回路を示す電気回路図である。

【図１２】本発明に従って図１０の制御ゲートドライバ
回路のための供給電圧を発生するために使用されるチャ
ージポンプを部分的ブロック図および部分的回路図形式
で示す説明図である。

【図１３】図１２の電圧倍化段の１つを部分的ブロック
図および部分的回路図形式で示す説明図である。

【図１４】図１３の電圧倍化段の動作を理解する上で有
用な信号のタイミング図である。

【図１５】図１２のチャージポンプの各々の回路段に関
連する容量をグラフ形式で示す説明図である。

【符号の説明】

２５ メモリアレイ １０ 選択メモリセル ３０ 非選択メモリセル ２２ アイソレーション用トランジスタ ２３ フローティングゲートトランジスタ ４００ メモリモジュール ４１０ 制御およびプリデコード部 ４２０，４６０ 低電圧ワードデコード部 ４３０，４７０ 高電圧ワードデコード部 ４３２，４７２ 高電圧プリデコード部 ４４０，４８０ ビットセルアレイ ４５０ センスアンプ部 ５００ デコードおよびセンスアンプ部 ５１０，５２０ デコード論理部 ５４２，５４４，５６２，５６４ Ｐ型ＭＯＳトランジ
スタ ５４６，５６６ インバータ ５４８，５５０，５６８，５７０ 電流源 ５３０ 電圧比較器 ５１２，５１３ Ｎ型ＭＯＳトランジスタ ５１５ 選択回路 ５１１ しきい値電圧発生器 ５１７，５１８ 伝送ゲート ５２２，５２３ Ｎ型ＭＯＳトランジスタ ５２１ しきい値電圧発生器 ５２５ 選択回路 ５２７，５２８ 伝送ゲート ７００ プログラミング用ドライバ ７１０ プログラムドライバ ７２０，７６０ デコーダ ７４０，７８０ フォーシング回路 ７３０，７７０ アイソレーション回路 ７５０ バランス型ラッチ ９００ 制御ゲートドライバ回路 ９１０ アイソレーション回路／レベルシフタ ９１２ 電圧基準スイッチ ９２５ ９３２，９３４，９３６ Ｐ型ＭＯＳトランジ
スタ ９２０ バイアス回路 ９１４ 消去電源 ９１６ 正のプログラム電源 ９３０ 負のプログラム電源 ９４０ パルス回路 ９５０ 高電圧ローデコーダ １１２０ チャージポンプ １１３０ 非線形段 １１４０ 基準電圧発生段 １１５０，１１６０ 線形段

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の選択ラインおよび複数のビットラ
   インの交差部に配置されたメモリセルのアレイ（４４
   ０）、ローアドレスを受けるための入力および複数の選
   択ラインの１つを活性化するための出力を有するローデ
   コーダ（４１０，４２０）、そしてコラムアドレスを受
   けるための入力および複数の選択信号の内の少なくとも
   １つを活性化するための出力を有するコラムデコーダ
   （４１０）を備えたメモリ（４００）であって、 各々前記複数のビットラインの対応する１つに結合され
   た入力端子、および出力端子を有する複数の電流−電圧
   変換器（５１２，５１３）、 前記複数の電流−電圧変換器（５１２，５１３）の対応
   する出力端子に結合された複数の入力端子、前記コラム
   デコーダ（４１０）の前記出力端子に結合された複数の
   制御入力端子、そして出力端子を有する選択回路（５１
   ５）、 電源電圧端子に結合された第１の端子、および前記選択
   回路（５１５）の前記出力端子に結合された第２の端子
   を有するローディング装置（５４８）、そして前記選択
   回路（５１５）の前記出力端子に結合された第１の入力
   端子、基準信号を受けるための第２の入力端子、そして
   選択メモリセルの論理状態を表すデータ出力信号を提供
   するための出力端子を有する電圧比較器（５３０）、 を具備することを特徴とするメモリ（４００）。
2. 【請求項２】 センスアンプ（５００）であって、 第１の入力（５３１）、第２の入力（５３２）に結合さ
   れかつ前記第１の入力および前記第２の入力の値に基づ
   き前記センスアンプのデータ出力を発生する電圧比較器
   （５３０）、 前記第１の入力に結合された第１の入力クランプ部（５
   ４２，５４４）であって、前記第１の入力クランプ部
   （５４２，５４４）は前記第１の入力（５３１）がある
   最小電圧以上となることを保証するもの、 第１の電圧基準端子、および前記第１の入力（５３１）
   に結合された第１のローディング装置（５４８）であっ
   て、前記第１のローディング装置（５４８）は前記第１
   の入力（５３１）が第１のレートの放電を持つことがで
   きるようにするもの、そして第２の電圧基準端子、およ
   び前記第２の入力（５３２）に結合された第２のローデ
   ィング装置（５７０）であって、前記第２のローディン
   グ装置（５７０）は前記第２の入力（５３２）が導通ソ
   ース（３０）に接続された場合に前記第２の入力（５３
   ２）が第２のレートの放電を持つことができるようにす
   るもの、 を具備することを特徴とするセンスアンプ（５００）。
3. 【請求項３】 メモリ（４００）のコラム選択回路（７
   ２０，７４０）に結合されるよう構成されたラッチ回路
   （５３０）であって、前記メモリ（４００）は読出しモ
   ードおよびプログラムモードを有し、前記ラッチ回路
   （５３０）は、 第１の端子、第２の端子、第１のタイミング制御信号を
   受けるための第１のイネーブル入力端子、そしてプログ
   ラム信号を受けるための第２のイネーブル端子を有する
   バランス型ラッチ（７５０）であって、前記第１および
   第２の端子の内の選択された１つは前記読出しモードの
   間に前記ラッチ回路（５３０）の出力端子を提供するも
   の、 データ信号を受けるための入力端子、および前記バラン
   ス型ラッチ（７５０）の前記第１および第２の端子の内
   の少なくとも１つに結合された出力端子を有し、前記バ
   ランス型ラッチ（７５０）の前記第１および第２端子の
   内の前記少なくとも１つ上に電圧を駆動して前記バラン
   ス型ラッチ（７５０）を前記プログラムモードの間に前
   記データ信号に対応する所定の状態に強制するためのフ
   ォーシング回路（７４０，７８０）、そして前記バラン
   ス型ラッチ（７５０）の前記第１の端子に結合された入
   力端子、および前記コラム選択回路（７２０，７４０）
   に結合された出力端子を有するプログラムドライバ回路
   （７１０）であって、該プログラムドライバ回路（７１
   ０）は前記プログラムモードの間アクティブであるも
   の、 を具備し、前記ラッチ回路（５３０）は前記読出しモー
   ドおよび前記プログラムモードの双方において前記バラ
   ンス型ラッチ（７５０）を使用することを特徴とするラ
   ッチ回路（５３０）。