JPH1084120A - 半導体装置 - Google Patents
半導体装置Info
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- JPH1084120A JPH1084120A JP23802196A JP23802196A JPH1084120A JP H1084120 A JPH1084120 A JP H1084120A JP 23802196 A JP23802196 A JP 23802196A JP 23802196 A JP23802196 A JP 23802196A JP H1084120 A JPH1084120 A JP H1084120A
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- Japan
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- barrier metal
- metal layer
- layer
- barrier
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Abstract
(57)【要約】
【課題】 順方向電圧、逆方向電流が低くて消費電力が
低い半導体装置を提供する。 【解決手段】 高不純物濃度のシリコン製の半導体基板
１１と、この半導体基板１１の上部に形成された半導体
基板１１より低不純物濃度のエピタキシャル層１２と、
このエピタキシャル層１２の表面に被着されたショット
キー障壁値が異なる第１のバリアメタルのＴｉが島状に
被着された第１のバリアメタル層１５と、第１のバリア
メタル層１５を覆うように第２のバリアメタルのＭｏを
被着して形成された第２のバリアメタル層１６とを備え
ていることによって、逆方向電流をバリアメタル層をＴ
ｉのみで形成したものより低いものとすることができる
と共に、順方向電圧も低いものとすることができて、消
費電力を低くすることができる。
低い半導体装置を提供する。 【解決手段】 高不純物濃度のシリコン製の半導体基板
１１と、この半導体基板１１の上部に形成された半導体
基板１１より低不純物濃度のエピタキシャル層１２と、
このエピタキシャル層１２の表面に被着されたショット
キー障壁値が異なる第１のバリアメタルのＴｉが島状に
被着された第１のバリアメタル層１５と、第１のバリア
メタル層１５を覆うように第２のバリアメタルのＭｏを
被着して形成された第２のバリアメタル層１６とを備え
ていることによって、逆方向電流をバリアメタル層をＴ
ｉのみで形成したものより低いものとすることができる
と共に、順方向電圧も低いものとすることができて、消
費電力を低くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ショットキー接合
が形成されてなる半導体装置に関する。
が形成されてなる半導体装置に関する。
【０００２】
【従来の技術】従来、ショットキー接合が形成されてな
る半導体装置、例えばショットキーバリアダイオード
（ＳＢＤ）においては、図７に示す平面図及び図８に示
す断面図ように構成されている。１はＮ++形の半導体基
板であり、２は半導体基板１上に成層されたＮ- 形のエ
ピタキシャル層であり、３はエピタキシャル層２の上部
に環状に設けられた二酸化シリコン（ＳｉＯ2 ）の絶縁
物層である。４はショットキーバリアを形成するバリア
メタル層で、環状の絶縁物層３の開口５内に露出するエ
ピタキシャル層２の上面を覆うと共に絶縁物層３の上面
の内周縁部分を覆うように設けられている。さらに、６
はバリアメタル層４上にアルミニウム（Ａｌ）を成層し
てなる電極である。
る半導体装置、例えばショットキーバリアダイオード
（ＳＢＤ）においては、図７に示す平面図及び図８に示
す断面図ように構成されている。１はＮ++形の半導体基
板であり、２は半導体基板１上に成層されたＮ- 形のエ
ピタキシャル層であり、３はエピタキシャル層２の上部
に環状に設けられた二酸化シリコン（ＳｉＯ2 ）の絶縁
物層である。４はショットキーバリアを形成するバリア
メタル層で、環状の絶縁物層３の開口５内に露出するエ
ピタキシャル層２の上面を覆うと共に絶縁物層３の上面
の内周縁部分を覆うように設けられている。さらに、６
はバリアメタル層４上にアルミニウム（Ａｌ）を成層し
てなる電極である。
【０００３】しかし、このように構成されたものでは、
順方向電圧（ＶF ）と逆方向のリーク電流（ＩR ）との
間にトレードオフの関係があり、順方向電圧が低い場合
にはリーク電流が大きくなって消費電力が高いというも
のとなっていた。このため、順方向電圧を低いものにす
ると共に逆方向電流を低いものにして消費電力を低くす
ることが強く求められている。
順方向電圧（ＶF ）と逆方向のリーク電流（ＩR ）との
間にトレードオフの関係があり、順方向電圧が低い場合
にはリーク電流が大きくなって消費電力が高いというも
のとなっていた。このため、順方向電圧を低いものにす
ると共に逆方向電流を低いものにして消費電力を低くす
ることが強く求められている。
【０００４】
【発明が解決しようとする課題】上記のような状況に鑑
みて本発明はなされたもので、順方向電圧（ＶF ）が低
く、かつ逆方向電流（ＩR ）が低い特性を有する低消費
電力の半導体装置を提供することを目的とする。
みて本発明はなされたもので、順方向電圧（ＶF ）が低
く、かつ逆方向電流（ＩR ）が低い特性を有する低消費
電力の半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明の半導体装置は、
高不純物濃度の半導体基板と、この半導体基板の上部に
形成された該半導体基板より低不純物濃度のエピタキシ
ャル層と、このエピタキシャル層の表面に被着された第
１のバリアメタル層と、この第１のバリアメタル層を覆
うようにエピタキシャル層の表面に被着された第２のバ
リアメタル層とを具備し、第１及び第２のバリアメタル
層はショットキー障壁値がそれぞれ異なることを特徴と
するものであり、さらに、第１及び第２のバリアメタル
層のショットキー障壁値は、第１のバリアメタル層の方
が高く、第２のバリアメタル層の方が低いことを特徴と
するものであり、さらに、第１及び第２のバリアメタル
層のエピタキシャル層への被着面積は、第１のバリアメ
タル層の方が小さく、第２のバリアメタル層の方が大き
いことを特徴とするものであり、さらに、半導体基板が
シリコン基板であって、第２のバリアメタル層がモリブ
デンであり、第１のバリアメタル層がチタンであること
を特徴とするものであり、さらに、第１のバリアメタル
層がエピタキシャル層の表面に島状に被着されていると
共に、第２のバリアメタル層が第１のバリアメタル層を
覆いつくすようにしてエピタキシャル層の表面に被着さ
れていることを特徴とするものである。
高不純物濃度の半導体基板と、この半導体基板の上部に
形成された該半導体基板より低不純物濃度のエピタキシ
ャル層と、このエピタキシャル層の表面に被着された第
１のバリアメタル層と、この第１のバリアメタル層を覆
うようにエピタキシャル層の表面に被着された第２のバ
リアメタル層とを具備し、第１及び第２のバリアメタル
層はショットキー障壁値がそれぞれ異なることを特徴と
するものであり、さらに、第１及び第２のバリアメタル
層のショットキー障壁値は、第１のバリアメタル層の方
が高く、第２のバリアメタル層の方が低いことを特徴と
するものであり、さらに、第１及び第２のバリアメタル
層のエピタキシャル層への被着面積は、第１のバリアメ
タル層の方が小さく、第２のバリアメタル層の方が大き
いことを特徴とするものであり、さらに、半導体基板が
シリコン基板であって、第２のバリアメタル層がモリブ
デンであり、第１のバリアメタル層がチタンであること
を特徴とするものであり、さらに、第１のバリアメタル
層がエピタキシャル層の表面に島状に被着されていると
共に、第２のバリアメタル層が第１のバリアメタル層を
覆いつくすようにしてエピタキシャル層の表面に被着さ
れていることを特徴とするものである。
【０００６】り形成された第１のバリアメタル層と第２
のバリアメタル層とを具備してなることを特徴とするも
のであり、さらに、第１のバリアメタル層と第２のバリ
アメタル層のエピタキシャル層への被着面積が、ショッ
トキー障壁値が高い方のバリアメタルで形成されたバリ
アメタル層で大きく、ショットキー障壁値が低い方のバ
リアメタルで形成されたバリアメタル層で小さくなって
いることを特徴とするものであり、さらに、半導体基板
がシリコン基板であって、ショットキー障壁値が高い方
のバリアメタルがモリブデンであり、低い方のバリアメ
タルがチタンであることを特徴とするものであり、さら
に、第１のバリアメタル層がエピタキシャル層の表面に
島状に被着されていると共に、第２のバリアメタル層が
第１のバリアメタル層を覆いつくすようにしてエピタキ
シャル層の表面に被着されていることを特徴とするもの
である。
のバリアメタル層とを具備してなることを特徴とするも
のであり、さらに、第１のバリアメタル層と第２のバリ
アメタル層のエピタキシャル層への被着面積が、ショッ
トキー障壁値が高い方のバリアメタルで形成されたバリ
アメタル層で大きく、ショットキー障壁値が低い方のバ
リアメタルで形成されたバリアメタル層で小さくなって
いることを特徴とするものであり、さらに、半導体基板
がシリコン基板であって、ショットキー障壁値が高い方
のバリアメタルがモリブデンであり、低い方のバリアメ
タルがチタンであることを特徴とするものであり、さら
に、第１のバリアメタル層がエピタキシャル層の表面に
島状に被着されていると共に、第２のバリアメタル層が
第１のバリアメタル層を覆いつくすようにしてエピタキ
シャル層の表面に被着されていることを特徴とするもの
である。
【０００７】
【発明の実施の形態】以下、本発明の一実施形態を図１
乃至図６を参照して説明する。
乃至図６を参照して説明する。
【０００８】図１は断面図であり、図２は平面図であ
り、図３は逆方向電圧に対する逆方向電流を示す特性図
であり、図４は順方向電圧に対する順方向電流を示す特
性図であり、図５は第１の変形形態の平面図であり、図
６は第２の変形形態の平面図である。
り、図３は逆方向電圧に対する逆方向電流を示す特性図
であり、図４は順方向電圧に対する順方向電流を示す特
性図であり、図５は第１の変形形態の平面図であり、図
６は第２の変形形態の平面図である。
【０００９】図１乃至図４において、１１はシリコン
（Ｓｉ）基板に高濃度にひ素（Ａｓ）を不純物添加して
形成されたＮ++形の半導体基板であり、１２は半導体基
板１１上に気相成長法によって成層された所定厚さのＮ
- 形のエピタキシャル層である。そして、エピタキシャ
ル層１２の上面には高温の酸化雰囲気中にさらすことに
よって二酸化シリコン（ＳｉＯ2 ）の絶縁物層１３が形
成されており、さらに絶縁物層１３は公知のＰＥＰ（Ｐ
ｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）によ
ってパターニングされたフォトレジストをマスクとして
角環状形状をなすようにエッチングされ、角環状の絶縁
物層１３の開口１４内にはエピタキシャル層１２の上面
が露出するように構成されている。
（Ｓｉ）基板に高濃度にひ素（Ａｓ）を不純物添加して
形成されたＮ++形の半導体基板であり、１２は半導体基
板１１上に気相成長法によって成層された所定厚さのＮ
- 形のエピタキシャル層である。そして、エピタキシャ
ル層１２の上面には高温の酸化雰囲気中にさらすことに
よって二酸化シリコン（ＳｉＯ2 ）の絶縁物層１３が形
成されており、さらに絶縁物層１３は公知のＰＥＰ（Ｐ
ｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓ）によ
ってパターニングされたフォトレジストをマスクとして
角環状形状をなすようにエッチングされ、角環状の絶縁
物層１３の開口１４内にはエピタキシャル層１２の上面
が露出するように構成されている。
【００１０】また、角環状の絶縁物層１３の開口１４内
に露出したエピタキシャル層１２の上面には、第１のバ
リアメタル、例えばチタン（Ｔｉ）をメタルスパッタ法
により成膜し、さらに形成された第１のバリアメタル膜
の上面にＰＥＰを使ってフォトレジストによるパターン
を形成し、またさらに形成されたフォトレジストをマス
クとして第１のバリアメタル膜の不要部をエッチングを
行い除去することによって、開口１４内のエピタキシャ
ル層１２上面に３つの長方形の島状に形成された第１の
バリアメタル層１５が設けられている。これによってエ
ピタキシャル層１２と第１のバリアメタル層１５の界面
に第１のショットキー接合領域がＳ1 が形成される。
に露出したエピタキシャル層１２の上面には、第１のバ
リアメタル、例えばチタン（Ｔｉ）をメタルスパッタ法
により成膜し、さらに形成された第１のバリアメタル膜
の上面にＰＥＰを使ってフォトレジストによるパターン
を形成し、またさらに形成されたフォトレジストをマス
クとして第１のバリアメタル膜の不要部をエッチングを
行い除去することによって、開口１４内のエピタキシャ
ル層１２上面に３つの長方形の島状に形成された第１の
バリアメタル層１５が設けられている。これによってエ
ピタキシャル層１２と第１のバリアメタル層１５の界面
に第１のショットキー接合領域がＳ1 が形成される。
【００１１】また、角環状の絶縁物層１３及び開口１４
内のエピタキシャル層１２、第１のバリアメタル層１５
には、これらを覆うように再びメタルスパッタ法により
第１のバリアメタルのチタンよりもショットキー障壁値
が高い第２のバリアメタル、例えばモリブデン（Ｍｏ）
が成膜され、第２のバリアメタル膜が形成される。そし
て形成された第２のバリアメタル膜の上面にＰＥＰを使
ってフォトレジストによるパターンを形成し、またさら
に形成されたフォトレジストをマスクとして第２のバリ
アメタル膜の不要部をエッチングを行い除去することに
よって、絶縁物層１３の上面の内周縁部分を覆うように
方形状の第２のバリアメタル層１６が形成されている。
これによってエピタキシャル層１２と第２のバリアメタ
ル層１６の界面に第２のショットキー接合領域がＳ2 が
形成される。なお、エピタキシャル層１２に接触する面
積は、第２のバリアメタル層１６の方が第１のバリアメ
タル層１５よりも大きくなっている。
内のエピタキシャル層１２、第１のバリアメタル層１５
には、これらを覆うように再びメタルスパッタ法により
第１のバリアメタルのチタンよりもショットキー障壁値
が高い第２のバリアメタル、例えばモリブデン（Ｍｏ）
が成膜され、第２のバリアメタル膜が形成される。そし
て形成された第２のバリアメタル膜の上面にＰＥＰを使
ってフォトレジストによるパターンを形成し、またさら
に形成されたフォトレジストをマスクとして第２のバリ
アメタル膜の不要部をエッチングを行い除去することに
よって、絶縁物層１３の上面の内周縁部分を覆うように
方形状の第２のバリアメタル層１６が形成されている。
これによってエピタキシャル層１２と第２のバリアメタ
ル層１６の界面に第２のショットキー接合領域がＳ2 が
形成される。なお、エピタキシャル層１２に接触する面
積は、第２のバリアメタル層１６の方が第１のバリアメ
タル層１５よりも大きくなっている。
【００１２】そして、第２のバリアメタル層１６の上面
に電子ビームを用いた真空蒸着法により、片側電極とし
てＡｌ層１７を形成し、例えば第２のバリアメタル層１
６と同形の所定形状となるよう成形する。また半導体基
板１１の下面をラッピングすることによって全体を所定
の厚さとなるように仕上げる。そしてラッピングされた
半導体基板１１の下面に他側電極である図示しないＶ−
Ｎｉ−Ａｕ層を形成し、後工程を経ることによって所望
の半導体装置としてのＳＢＤを得る。
に電子ビームを用いた真空蒸着法により、片側電極とし
てＡｌ層１７を形成し、例えば第２のバリアメタル層１
６と同形の所定形状となるよう成形する。また半導体基
板１１の下面をラッピングすることによって全体を所定
の厚さとなるように仕上げる。そしてラッピングされた
半導体基板１１の下面に他側電極である図示しないＶ−
Ｎｉ−Ａｕ層を形成し、後工程を経ることによって所望
の半導体装置としてのＳＢＤを得る。
【００１３】このように構成されたＳＢＤについて、逆
方向電圧（ＶR ）−逆方向電流（ＩR ）特性及び順方向
電圧（ＶF ）−順方向電流（ＩF ）特性を測定したとこ
ろ、図３及び図４に示す特性図の通りとなった。すなわ
ち、図３及び図４において特性線ＡR1，ＡR2，ＡF は本
実施形態におけるものであり、特性線ＢR ，ＢF はＴｉ
をバリアメタル層に用いた従来構造のＳＢＤのものであ
り、特性線ＣR1，ＣR2，ＣF はＭｏをバリアメタル層に
用いた従来構造のＳＢＤのものである。これらの特性か
ら、Ｔｉでなる第１のバリアメタル層１５とＭｏでなる
第２のバリアメタル層１６を備える本実施形態のもので
は、その逆方向電流（ＩR ）特性が、Ｔｉのみでバリア
メタル層が形成された従来構造のＳＢＤの逆方向電流特
性よりも低くなり、Ｍｏのみでバリアメタル層が形成さ
れた逆方向電流特性の低い従来構造のＳＢＤの特性によ
り近い特性となる。そして、Ｔｉでバリアメタル層を形
成した従来構造のＳＢＤが３Ｖの逆方向電圧で１０μＡ
〜２０μＡの逆方向電流となるのに対し、本実施形態の
ものでは３Ｖの逆方向電圧での逆方向電流が１μＡ〜３
μＡとなり、従来の１／１０〜１／２０と低いものとな
る。
方向電圧（ＶR ）−逆方向電流（ＩR ）特性及び順方向
電圧（ＶF ）−順方向電流（ＩF ）特性を測定したとこ
ろ、図３及び図４に示す特性図の通りとなった。すなわ
ち、図３及び図４において特性線ＡR1，ＡR2，ＡF は本
実施形態におけるものであり、特性線ＢR ，ＢF はＴｉ
をバリアメタル層に用いた従来構造のＳＢＤのものであ
り、特性線ＣR1，ＣR2，ＣF はＭｏをバリアメタル層に
用いた従来構造のＳＢＤのものである。これらの特性か
ら、Ｔｉでなる第１のバリアメタル層１５とＭｏでなる
第２のバリアメタル層１６を備える本実施形態のもので
は、その逆方向電流（ＩR ）特性が、Ｔｉのみでバリア
メタル層が形成された従来構造のＳＢＤの逆方向電流特
性よりも低くなり、Ｍｏのみでバリアメタル層が形成さ
れた逆方向電流特性の低い従来構造のＳＢＤの特性によ
り近い特性となる。そして、Ｔｉでバリアメタル層を形
成した従来構造のＳＢＤが３Ｖの逆方向電圧で１０μＡ
〜２０μＡの逆方向電流となるのに対し、本実施形態の
ものでは３Ｖの逆方向電圧での逆方向電流が１μＡ〜３
μＡとなり、従来の１／１０〜１／２０と低いものとな
る。
【００１４】また、本実施形態のものの順方向電流（Ｉ
F ）特性は、順方向電圧（ＶF ）が低い状態ではＴｉの
みでバリアメタル層が形成された従来構造のＳＢＤの特
性に略一致したものとなり、さらに順方向電圧（ＶF ）
が高い状態では特性線ＡF の傾斜がＭｏのみでバリアメ
タル層が形成された従来構造のＳＢＤの特性線ＣF の傾
斜に略一致したものとなる。そして、Ｔｉの第１のバリ
アメタル層１５とＭｏの第２のバリアメタル層１６を備
えた本実施形態のＳＢＤは、消費電力が低いものとな
る。なお、第１のバリアメタル層１５と第２のバリアメ
タル層１６を備えるＳＢＤの製造工程も、第１のバリア
メタル層１５を形成するための露光、現像、エッチン
グ、膜生成等の各工程が各１回増えるだけで、比較的簡
単に実現できる。
F ）特性は、順方向電圧（ＶF ）が低い状態ではＴｉの
みでバリアメタル層が形成された従来構造のＳＢＤの特
性に略一致したものとなり、さらに順方向電圧（ＶF ）
が高い状態では特性線ＡF の傾斜がＭｏのみでバリアメ
タル層が形成された従来構造のＳＢＤの特性線ＣF の傾
斜に略一致したものとなる。そして、Ｔｉの第１のバリ
アメタル層１５とＭｏの第２のバリアメタル層１６を備
えた本実施形態のＳＢＤは、消費電力が低いものとな
る。なお、第１のバリアメタル層１５と第２のバリアメ
タル層１６を備えるＳＢＤの製造工程も、第１のバリア
メタル層１５を形成するための露光、現像、エッチン
グ、膜生成等の各工程が各１回増えるだけで、比較的簡
単に実現できる。
【００１５】また、上記の実施形態においては第１のバ
リアメタル層１５を３つの長方形の島状に形成したが、
図５及び図６に第１の変形形態、第２の変形形態として
示す平面図のように、２つの長方形の島状の第１のバリ
アメタル層１５ａや１つの正方形の島状の第１のバリア
メタル層１５ｂ等、島状の形状や数は適宜に設定しても
よく、さらに、上記の実施形態では第１のバリアメタル
層１５と第２のバリアメタル層１６をＴｉとＭｏにより
形成したが、例えばＭｏ、Ｖ、Ｎｂ、Ｃｒ、Ｚｒ、Ｈ
ｆ、Ｔｉ、Ａｌ等を含めてショットキー障壁値によって
組み合わせて構成してもよく、第１のバリアメタル層１
５と第２のバリアメタル層１６の面積比も用いる金属や
特性に応じて適宜に設定すればよい。
リアメタル層１５を３つの長方形の島状に形成したが、
図５及び図６に第１の変形形態、第２の変形形態として
示す平面図のように、２つの長方形の島状の第１のバリ
アメタル層１５ａや１つの正方形の島状の第１のバリア
メタル層１５ｂ等、島状の形状や数は適宜に設定しても
よく、さらに、上記の実施形態では第１のバリアメタル
層１５と第２のバリアメタル層１６をＴｉとＭｏにより
形成したが、例えばＭｏ、Ｖ、Ｎｂ、Ｃｒ、Ｚｒ、Ｈ
ｆ、Ｔｉ、Ａｌ等を含めてショットキー障壁値によって
組み合わせて構成してもよく、第１のバリアメタル層１
５と第２のバリアメタル層１６の面積比も用いる金属や
特性に応じて適宜に設定すればよい。
【００１６】
【発明の効果】以上の説明から明らかなように、本発明
は、エピタキシャル層の表面にショットキー障壁値が異
なる第１のバリアメタルと第２のバリアメタルにより形
成された第１のバリヤメタル層と第２のバリアメタル層
とが被着されるよう構成したことにより、比較的簡単な
製造工程により、順方向電圧及び逆方向電流を低くして
消費電力を低いものとすることができる効果が得られ
る。
は、エピタキシャル層の表面にショットキー障壁値が異
なる第１のバリアメタルと第２のバリアメタルにより形
成された第１のバリヤメタル層と第２のバリアメタル層
とが被着されるよう構成したことにより、比較的簡単な
製造工程により、順方向電圧及び逆方向電流を低くして
消費電力を低いものとすることができる効果が得られ
る。
【図１】本発明の一実施形態を示す断面図である。
【図２】本発明の一実施形態を示す平面図である。
【図３】本発明の一実施形態における逆方向電圧に対す
る逆方向電流を示す特性図である。
る逆方向電流を示す特性図である。
【図４】本発明の一実施形態における順方向電圧に対す
る順方向電流を示す特性図である。
る順方向電流を示す特性図である。
【図５】本発明の一実施形態に係る第１の変形形態の平
面図である。
面図である。
【図６】本発明の一実施形態に係る第２の変形形態の平
面図である。
面図である。
【図７】従来例の平面図である。
【図８】従来例の断面図である。
１１…半導体基板 １２…エピタキシャル層 １５，１５ａ，１５ｂ…第１のバリアメタル層 １６…第２のバリアメタル層
Claims (5)
- 【請求項１】 高不純物濃度の半導体基板と、この半導
体基板の上部に形成された該半導体基板より低不純物濃
度のエピタキシャル層と、このエピタキシャル層の表面
に被着された第１のバリアメタル層と、この第１のバリ
アメタル層を覆うように前記エピタキシャル層の表面に
被着された第２のバリアメタル層とを具備し、前記第１
及び第２のバリアメタル層はショットキー障壁値がそれ
ぞれ異なることを特徴とする半導体装置。 - 【請求項２】 前記第１及び第２のバリアメタル層のシ
ョットキー障壁値は、前記第１のバリアメタル層の方が
高く、前記第２のバリアメタル層の方が低いことを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記第１及び第２のバリアメタル層のエ
ピタキシャル層への被着面積は、前記第１のバリアメタ
ル層の方が小さく、前記第２のバリアメタル層の方が大
きいことを特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記半導体基板がシリコン基板であっ
て、前記第２のバリアメタル層がモリブデンであり、前
記第１のバリアメタル層がチタンであることを特徴とす
る請求項１、２及び３記載の半導体装置。 - 【請求項５】 前記第１のバリアメタル層が前記エピタ
キシャル層の表面に島状に被着されていると共に、前記
第２のバリアメタル層が前記第１のバリアメタル層を覆
いつくすようにして前記エピタキシャル層の表面に被着
されていることを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23802196A JPH1084120A (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23802196A JPH1084120A (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084120A true JPH1084120A (ja) | 1998-03-31 |
Family
ID=17023990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23802196A Pending JPH1084120A (ja) | 1996-09-09 | 1996-09-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084120A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026340A (ja) * | 2000-06-30 | 2002-01-25 | Sansha Electric Mfg Co Ltd | ソフトリカバリーダイオード |
| JP2009252776A (ja) * | 2008-04-01 | 2009-10-29 | National Institute Of Advanced Industrial & Technology | バリアハイト制御をしたダイヤモンド電子デバイス |
| JP2013153185A (ja) * | 2005-11-15 | 2013-08-08 | Power Integrations Inc | ショットキーダイオードの性能を向上させる第２のショットキー接触金属層 |
| CN110870079A (zh) * | 2017-07-08 | 2020-03-06 | 株式会社Flosfia | 半导体装置 |
-
1996
- 1996-09-09 JP JP23802196A patent/JPH1084120A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026340A (ja) * | 2000-06-30 | 2002-01-25 | Sansha Electric Mfg Co Ltd | ソフトリカバリーダイオード |
| JP2013153185A (ja) * | 2005-11-15 | 2013-08-08 | Power Integrations Inc | ショットキーダイオードの性能を向上させる第２のショットキー接触金属層 |
| JP2009252776A (ja) * | 2008-04-01 | 2009-10-29 | National Institute Of Advanced Industrial & Technology | バリアハイト制御をしたダイヤモンド電子デバイス |
| CN110870079A (zh) * | 2017-07-08 | 2020-03-06 | 株式会社Flosfia | 半导体装置 |
| EP3654387A4 (en) * | 2017-07-08 | 2021-03-31 | Flosfia Inc. | SEMICONDUCTOR COMPONENT |
| US11450774B2 (en) | 2017-07-08 | 2022-09-20 | Flosfia Inc. | Semiconductor device including two or more adjustment regions |
| CN110870079B (zh) * | 2017-07-08 | 2024-01-09 | 株式会社Flosfia | 半导体装置 |
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