JPH1084255A

JPH1084255A - スイッチト・キャパシタ回路およびスイッチト・キャパシタ回路を用いたデルタ−シグマ変調器

Info

Publication number: JPH1084255A
Application number: JP9092149A
Authority: JP
Inventors: Ichiro Fujimori; 一郎藤森
Original assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Current assignee: Asahi Kasei Microsystems Co Ltd; Asahi Kasei Microdevices Corp
Priority date: 1996-04-10
Filing date: 1997-04-10
Publication date: 1998-03-31
Anticipated expiration: 2017-04-10
Also published as: US5790064A; JP3916721B2

Abstract

(57)【要約】【課題】デルタ−シグマ変調器の部分として使用され
るＤ／Ａスイッチト・キャパシタ回路が提供される。【解決手段】デルタ−シグマ変調器は、Ａ／Ｄ変換器
システムの部分として形成され、スイッチト・キャパシ
タ回路が４相クロックにより制御される。４相クロック
は、Ｄ／Ａ回路内のスイッチト・キャパシタの両極板
を、積分器への放電に続きそして次のサンプリング周期
に先だって接地するように制御する。キャパシタの接地
電圧への全放電は、基準電圧源の積分器のオフセット電
圧に起因する一切のデータ依存ローディングを実質的に
除去する。データ依存値の実質的な減少または除去は、
基準電圧源の交流変調およびそれに関連した量子化雑音
の変調を防ぐ。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル・アナロ
グ混在システム(mixed signal system) に関し、より詳
しくは、アナログ・ディジタル（Ａ／Ｄ）変換器で用い
られるスイッチト・キャパシタ回路およびスイッチト・
キャパシタ回路を用いたデルタ−シグマ変調器に関す
る。

【０００２】なお、本明細書の記述は本件出願の優先権
の基礎たる米国特許出願第０８／６３０，３９０号（１
９９６年４月１０日出願）の明細書の記載に基づくもの
であって、当該米国特許出願の番号を参照することによ
って当該米国特許出願の明細書の記載内容が本明細書の
一部分を構成するものとする。

【０００３】

【従来の技術】アナログ回路とディジタル回路の両方を
同一モノリシック基板上に組み入れる集積回路は周知で
ある。そのような集積回路として例えば、ディジタル信
号とアナログ信号の両者間の変換を行う回路がある。ア
ナログ信号からディジタル信号への変換を行う回路は、
ここではＡ／Ｄ変換器と呼ぶ。一般的なＡ／Ｄ変換器は
しばしばデルタ−シグマ変調器(delta-sigma modulato
r) を使用する。デルタ−シグマ変調器はアナログ入力
信号をナイキスト・サンプル・レート(Nyquist sample
rate) より大きいレートでオーバサンプルし、アナログ
入力信号を１ビット・データ・ストリーム(one-bit dat
a stream) へ変換する。

【０００４】Ａ／Ｄ変換器内で使用されるデルタ−シグ
マ変調器は、量子化雑音(quantization noise)の雑音ス
ペクトルを操作する働きをするので、１ビット・データ
に含まれる雑音電力の大部分は信号帯域幅外の高周波数
域に移動する。これは、ノイズ・シェイピング(noise s
haping) と呼ばれる。１ビット・データはディジタル・
フィルタリングされ、この帯域外の量子化雑音を許容可
能なレベルに減少させる。

【０００５】Ａ／Ｄ変換器内で見られるデルタ−シグマ
変調器は、スイッチト・キャパシタ回路を一般的に含
む。スイッチト・キャパシタ回路は、入力信号ならびに
量子化された１ビット・データにより選択された基準電
圧源をサンプルする働きをする。サンプリングは、周期
的に１つ以上のキャパシタを入力電圧および／または基
準電圧で充電することを含む。サンプリングはしばしば
「電荷ローディング(charge loading)」と名付けられ
る。

【０００６】電荷ローディングした後、スイッチト・キ
ャパシタは電荷を加算ノード(summing node)上に放電す
る。この動作により、サンプルしたアナログ入力信号は
サンプルした基準電圧と加算され、加算ノードから積分
器へ送られる。デルタ−シグマ変調器ループ内に含まれ
る場合、積分器は量子化雑音に対してハイパス効果を有
している。このため、スイッチト・キャパシタ回路は積
分器と組み合わされた時、ノイズ・シェイピング・フィ
ルタとして働く。

【０００７】Ａ／Ｄ変換器内のデルタ−シグマ変調器
は、少なくとも３つの構成要素を含む。スイッチト・キ
ャパシタ回路、積分器、および量子化器である。上記で
説明したように、スイッチト・キャパシタ回路はアナロ
グ入力信号をサンプルする機能と、１ビット・データに
応じて基準電圧をサンプルするＤ／Ａ変換器の機能を有
する。量子化器からの１ビット・データに基づき、正ま
たは負の基準電圧（V_ref+ またはV_ref- ）のいずれか一
方がサンプルされて、アナログ入力電圧（Ｖ_in）と積分
器の入力端で加算される。

【０００８】スイッチト・キャパシタ回路のＤ／Ａ変換
機能は図１を参照することにより理解される。図１は、
Ｄ／Ａ変換回路１０と積分器１２を組み合わせたスイッ
チト・キャパシタ積分器を示す図である。

【０００９】スイッチト・キャパシタ回路１０の動作
は、一般的に２相クロックφ１およびφ２により制御す
ることができる。図２は、２相クロックφ１およびφ２
のタイミング図を示す図であり、一般的にスイッチト・
キャパシタ回路に適用できる。クロックφ１の論理高値
の間、V_ref+ およびV_ref- のサンプリングが起きる。サ
ンプリング期間は、図２において符号１４および１６で
示されている。サンプリング期間１４と１６との間に、
クロックφ２が論理高値の期間１８があり、キャパシタ
Ｃｒにサンプルされた電荷が積分器１２に放電される。
この放電期間は、積分期間と呼ばれる。

【００１０】スイッチト・キャパシタ回路１０におい
て、

【００１１】

【外１】

【００１２】で制御することにより、Ｄ／Ａ変換動作を
行うことができる。１ビット・データＹが１の時Ｙのス
イッチが閉じ、

【００１３】

【外２】

【００１４】が閉じる。

【００１５】積分期間でＹ＝１（Ｙ）の時、キャパシタ
Ｃｒにサンプルされた基準電圧V_ref+ が差動積分器１２
の反転入力へ放電される。Ｙ＝１の間、第ｎ番目のサイ
クルにおける出力電圧値V_out+ は、V_ref+ × Ｃｒ／
Ｃｉ＋ V_out+ （ｎ^th-1）に等しい。第ｎ番目のサ
イクルにおける反対の極性の出力電圧値V_out- は、同じ
ようにV_ref- × Ｃｒ／Ｃｉ＋ V_out- （ｎ^th-1）
に等しい。これらの式から、積分器１２からの出力電圧
Ｖ_out は、２V_ref × Ｃｒ／Ｃｉ＋Ｖ_out （ｎ
^th-1）に等しく、ここでＶ_out ＝V_out+ − V_out- お
よびV_ref＝V_ref+- V_ref- である。Ｙ＝−１の時は、第
ｎ番目のサイクルの出力電圧は、−２V_ref × Ｃｒ／
Ｃｉ＋Ｖ_out （ｎ^th-1）に等しい。このように、図
１のスイッチト・キャパシタ積分器は１ビット・データ
Ｙで制御されるＤ／Ａ変換機能を有する。

【００１６】図３は、スイッチト・キャパシタ積分器を
示す図であり、スイッチト・キャパシタ積分器はアナロ
グ入力信号Ｖ_in+ ／Ｖ_in- をサンプルする機能と１ビッ
トＤ／Ａ変換機能を有する。スイッチト・キャパシタ回
路２０は、アナログ入力信号Ｖ_in+ ／Ｖ_in- をサンプル
するキャパシタＣｓと１ビット・スイッチト・キャパシ
タＤ／Ａ変換器１０ａを含む。

【００１７】図４は、４相クロックφ１、φ１Ｄ、φ
２、およびφ２Ｄのタイミング図を示す図である。図４
に示される４相クロックは、ＦＥＴスイッチが開いた
（オフになった）時に発生する制御端子の寄生容量(par
asitic capacitance) による電荷注入(charge injectio
n)の影響を減少させることを目的とする。この電荷注入
は、しばしばＤＣオフセットやひずみの原因となる。詳
細は、米国特許第４，６９８．５９６号を参照されたい
（ここで参照することにより本明細書の一部を構成す
る）。

【００１８】クロックφ１の立下がりからクロックφ１
Ｄの立下がりまでの遅延２４を設けることにより、クロ
ックφ１Ｄにより制御されたスイッチは常にクロックφ
１により制御されたスイッチより後に「オフ」になる。
スイッチ・オフ時の電荷注入量は、電圧に依存すること
が知られており、φ１により制御されたスイッチがグラ
ンドに接続されているため、このスイッチにおける電荷
注入は等しく、電荷注入は全差動信号処理(fully-diffe
rential signal processing)により打ち消される。一
方、クロックφ１Ｄにより制御されたスイッチの電荷注
入は、キャパシタＣｒｐまたはＣｒｎの他端が開いてい
るため、キャパシタＣｒｐまたはＣｒｎには注入されな
い。遅延２４が無い場合は、クロックφ１Ｄにより制御
されたスイッチの電荷注入の差はＤＣオフセットを引き
起こす。

【００１９】ＤＣオフセットが遅延２４を用いて実質的
に除去されたとしても、データ依存ローディングはさら
に存在する。すなわち、回路１０ａの１ビットＤ／Ａ変
換器に図４に示される４相クロックを用いた場合でも、
積分器１２ａ内の差動増幅器の入力にオフセットが存在
すると、基準電圧源V_ref+ ／V_ref- は１ビット・データ
に依存した電荷ローディングの影響を受ける。クロック
φ２とφ２Ｄが高電圧値の間、キャパシタＣｒｐの電荷
は、１ビット・データＹによって各々次式で表される。

【００２０】

【数１】

【００２１】ここで、＋Ｖ_ofおよび−Ｖ_ofは、図３に示
される差動積分器(differential integrator) １２ａの
入力端にあらわれるオフセット電圧である。積分器１２
ａ内の差動増幅器では、主として製造上のバラツキ(man
ufacturing variations)のために入力ステージを完全に
平衡に保つことはできない。積分器１２ａの２つの入力
が互いに０入力信号に接続されると、出力は通常正また
は負電圧源のいずれかに飽和する。Ｖ_out を０へと戻す
のに必要な入力電圧の差は入力オフセット電圧(input o
ffset voltage)と呼ばれ、図３において＋Ｖ_ofおよび−
Ｖ_ofで示されている。入力オフセット電圧を補正したと
しても温度や時間と共にドリフト(drift) してしまう。
入力オフセット電圧が存在する場合、キャパシタに保持
される電荷は１ビット・データの状態Ｙ＝１またはＹ＝
−１に依存する。このデータ依存をスイッチト・キャパ
シタの電荷依存性と呼び、この依存性は回路１０ａを制
御する１ビット・データの関数である。スイッチト・キ
ャパシタのデータ依存性は、次のサンプリング周期（す
なわち、スイッチφ１Ｄおよびφ１が閉の間）で基準電
圧源のデータ依存した電荷ローディングに変換される。

【００２２】４相クロックは、ＤＣオフセットを防ぐた
めの遅延２４があってもなお基準電圧源へのデータ依存
ローディングを引き起こす。１ビット・データの値( Ｙ
＝１またはＹ＝−１) への依存性は、基準電圧源におけ
る重要な問題の原因となる。これらの問題は主にV_ref変
調として存在する。量子化雑音が存在する高周波端に近
いサンプリング周波数ｆｓの半分の交流成分によるV_ref
の変調は、デルタ−シグマ変調器の高域の量子化雑音を
通過帯域へ移動させる。入力電圧Ｖ_inが正確にフルスケ
ール入力の範囲の中間にある場合は、１ビット・データ
値Ｙのデューティ比(duty cycle)は５０％であり、周波
数成分はｆｓ／２に近い。したがって、基準電圧V_refの
１ビット・データ依存した電荷ローディングはV_refをｆ
ｓ／２で変調することを意味する。V_refのデータ依存ロ
ーディングを最小化して帯域内雑音の増加を防ぐことが
重要である。交流成分を基準電圧源に有することの問題
は、以下の論文に記述されている：S.Harris著 "How to
Achieve Optimum Performance from Delta-Sigma A/D
and D/A Converters（デルタ−シグマＡ／Ｄ変換器およ
びＤ／Ａ変換器の最適動作を達成する方法）", J. Audi
o Eng., Soc., Vol. 41, No. 10 (October 1993), pp.
782-790 (ここで参照することにより本明細書の一部を
構成する) 。

【００２３】

【発明が解決しようとする課題】データ依存ローディン
グを基準電圧源から取り去る試みは、ほとんど失敗して
きた。図５は、２つのオーバラップを用いる４相クロッ
クの別のシーケンスを示す。オーバラップ２６はφ１Ｄ
とφ２との間のオーバラップであり、オーバラップ２８
はφ１とφ２Ｄとの間のオーバラップである。図５の４
相クロック、すなわち２つのオーバラップ２６と２８の
必要性は、特開平１−４９３１１号に示されている（こ
こで参照することにより本明細書の一部を構成する) 。
オーバラップ２６の存在は、基準電圧源のデータ依存ロ
ーディングを引き起こす。Ｙ＝−１の場合、スイッチト
・キャパシタＣｒｐのオーバラップ２６における電荷は
（V_ref+ − ＋Ｖ_of） × Ｃｒｐに等しい。逆に、
Ｙ＝１の場合、スイッチト・キャパシタＣｒｐのオーバ
ラップ２６における電荷は（V_ref+ − −Ｖ_of）×
Ｃｒｐに等しい。

【００２４】図５の４相クロックでは、基準電圧源はオ
ーバラップ２６の結果として１ビット・データに依存し
た変調を受ける。したがって、４相クロックの利点を有
するクロック・シーケンスであって基準電圧源上のデー
タ依存ローディングを引き起こさないクロック・シーケ
ンスが所望されている。

【００２５】

【課題を解決するための手段】上で略述された問題は、
本発明のスイッチト・キャパシタ回路により解決されて
いる。本発明のスイッチト・キャパシタ回路は、デルタ
−シグマ変調器のフロント−エンドを構成し、アナログ
入力信号をサンプルする。さらに、このスイッチト・キ
ャパシタ回路はＤ／Ａ変換器として用いることができ
る。Ｄ／Ａ変換器の出力は、サンプルされたアナログ信
号と積分器の入力端で加算される。積分器の出力は量子
化器へ送られ、その出力はスイッチト・キャパシタ回路
内のスイッチを制御するディジタル・データとして表さ
れる。このデルタ−シグマ変調器はアナログ入力信号を
変換するのに用いられ、オーバサンプリング変調器また
はデルタ−シグマ変調器に分類される。基準電圧源のデ
ータ依存ローディング問題は本発明のスイッチト・キャ
パシタ回路、４相クロックのシーケンスを用いることに
より避けられる。

【００２６】基準電圧源のデータ依存ローディングは、
積分期間に続くサンプリング周期との間にクロックφ１
とクロックφ２Ｄのオーバラップを使用することによ
り、除去できる。したがって、本発明はスイッチト・キ
ャパシタ回路、特にＤ／Ａ変換器回路内のスイッチを開
閉するのに用いられる制御クロック信号のシーケンスに
関する。クロックφ１とクロックφ２Ｄがオーバラップ
することにより、基準電圧源V_refの次のサンプリングに
先だってキャパシタの両端がグランドに接続され、デー
タ依存した電荷はすべて放電される。したがって、基準
電圧源V_refはデータ依存した電荷を「見る」ことがない
ので、ディジタル・データ依存性は除去される。

【００２７】概して、本発明はデルタ−シグマ変調器へ
の適用を意図している。このデルタ−シグマ変調器は、
基準電圧に接続されているスイッチト・キャパシタ積分
器を含む。キャパシタはスイッチト・キャパシタ積分器
内に構成される。このキャパシタは、基準電圧をクロッ
ク信号の第１サンプリング周期と第２サンプリング周期
の各々でサンプリングする。キャパシタはまた、サンプ
ルされた基準電圧をクロック信号の積分期間にキャパシ
タから放電するように構成される。キャパシタはさら
に、両極板が積分期間後で、第２サンプリング前にグラ
ンドに接続される。デルタ−シグマ変調器はさらに、ス
イッチト・キャパシタ積分器からの出力を受けるように
結合した量子化器を含む。

【００２８】請求項１記載の発明は、キャパシタの両端
が第１および第２のスイッチ手段を介してそれぞれ入力
端および出力端に接続されると共に、前記キャパシタの
両端が第３および第４のスイッチ手段を介してそれぞれ
第１および第２のグランド電位に接続され、前記第１お
よび第３のスイッチ手段により前記入力端からの電荷を
サンプルし、前記第２および第４のスイッチ手段により
前記出力端に前記サンプルされた電荷を放電するスイッ
チト・キャパシタ回路において、前記第１のスイッチ手
段が閉から開へ状態遷移した後に前記第２のスイッチ手
段が開から閉へ状態遷移し、前記第２のスイッチ手段の
閉から開への状態遷移と前記第１のスイッチ手段の開か
ら閉への状態遷移との間に前記第３のスイッチ手段およ
び第４のスイッチ手段のいずれもが閉状態となる。

【００２９】請求項２記載の発明は、請求項１におい
て、前記第１、第２、第３および第４のスイッチ手段
は、それぞれ第１、第２、第３および第４のクロック信
号により開閉状態が制御されることができる。

【００３０】請求項３記載の発明は、請求項１または２
において、前記第２のスイッチ手段が複数のスイッチ、
または複数の入力ゲートを有する論理回路並びにスイッ
チから構成されることにより、前記第２のスイッチ手段
が前記第２のスイッチ手段の開閉を制御するクロック信
号に重畳して特定のディジタル信号により制御されるこ
とができる。

【００３１】請求項４記載の発明は、請求項３に記載の
スイッチト・キャパシタ回路を複数設け、前記スイッチ
ト・キャパシタ回路の出力端同士を接続すると共に、前
記スイッチト・キャパシタ回路の入力端に異なる電位の
電圧源が接続されているスイッチト・キャパシタ回路で
ある。

【００３２】請求項５記載の発明は、請求項１または２
において、キャパシタの一方の端子が前記第２のスイッ
チ手段を介して第１の出力端に接続されていると共に第
５のスイッチ手段を介して第２の出力端に接続され、前
記第２および第５のスイッチ手段は、複数のスイッチま
たは複数の入力ゲートを有する論理回路並びにスイッチ
から構成されて、前記第２および第５のスイッチ手段
は、該スイッチ手段を制御するクロック信号に重畳して
それぞれ特定のディジタル信号により制御され、前記第
２または第５のスイッチ手段の一方を閉状態にすること
により前記キャパシタにサンプルされた電荷を前記第１
または第２の出力端のいずれか一方に放電することがで
きる。

【００３３】請求項６記載の発明は、請求項５に記載さ
れた第１および第２のスイッチト・キャパシタ回路を並
列に設け、前記第１および第２のスイッチト・キャパシ
タ回路の入力端がそれぞれ第１および第２の入力端に接
続されると共に、前記第１および第２のスイッチト・キ
ャパシタ回路の第１および第２の出力端がそれぞれ接続
され、前記第１および第２の入力端に異なる電位の電圧
源が接続されているスイッチト・キャパシタ回路であ
る。

【００３４】請求項７記載の発明は、２つのアナログ入
力電圧源が第１および第２の入力端に接続された請求項
６記載の第１および第２のスイッチト・キャパシタ回路
と、相補的な２つの入力端を備えており、前記第１のス
イッチト・キャパシタ回路の第１の出力端および前記第
２のスイッチト・キャパシタ回路の第２の出力端が一方
の入力端に接続され、前記第１のスイッチト・キャパシ
タ回路の第２の出力端および前記第２のスイッチト・キ
ャパシタ回路の第１の出力端が他方の入力端に接続され
る全差動演算増幅器と、前記全差動演算増幅器の出力信
号に関連する信号をディジタル信号に変換する量子化器
とを備え、第２及び第５のスイッチ手段が前記ディジタ
ル信号に基づく相補的なディジタル信号によってその開
閉が制御されるデルタ−シグマ変調器である。

【００３５】

【発明の実施の形態】本発明の目的および利点は以下の
詳細な説明を読むことおよび添付図面への参照により明
らかとなる。

【００３６】なお、本発明は種々の変更および代替の形
態が可能であり、ここでの特定の実施の形態は図面上の
例のために示されるものであって、詳細に説明される。
しかし、ここでの図面および詳細な説明は本発明を開示
された特定の形態に限定することを意図するものではな
く、それどころか本発明は、特許請求の範囲に含まれる
すべての変更、均等物を含むものであることを理解して
いただきたい。

【００３７】図６から図８は、各々クロック・タイミン
グ図、タイミング図を実現する回路例、およびこのタイ
ミング図を用いるＡ／Ｄ変換器を示す図である。図６は
本発明のクロック・シーケンスを示し、ここでオーバラ
ップ３０が積分期間３２とサンプリング周期３４との間
に挿入されている。積分期間３２では、スイッチト・キ
ャパシタにサンプルされた基準電圧が積分器の入力部に
放電される。この積分動作は、スイッチト・キャパシタ
に存在する電荷が放電されることにより行われ、この電
荷は前のサンプリング周期３６で生じるものである。し
たがって積分期間３２はサンプリング周期３６と３４と
の間に設けられる。

【００３８】図３および図６を組み合わせて参照する
と、φ１と示されたスイッチとφ２Ｄと示されたスイッ
チは、φ１Ｄと示されたスイッチが閉じる前のオーバラ
ップ３０の期間に閉じる。スイッチφ１とφ２Ｄが閉じ
ることによりキャパシタＣｒｐのどのような残留電荷(r
esidual charge) も完全に放電される。基準電圧源のサ
ンプリングに先だって２つのキャパシタＣｒｐとＣｒｎ
から一切の残留電荷を除去することにより、一切のデー
タ依存ローディングを防ぐ。またオーバラップ３０によ
って、２つのキャパシタＣｒｐとＣｒｎの両極板が次の
サンプリング・サイクル３４に先だって完全にグランド
へ放電される。オーバラップ３０の必要な期間は、Ｃｒ
ｐ／Ｃｒｎと関連するスイッチの抵抗のＲＣ時定数によ
り決定される。

【００３９】図３の回路１０ａは、ディジタル・データ
が３値（＋１、０、−１）の場合でもＤ／Ａ変換器動作
を行うことができる。例えば、Ｙ＝＋１ではスイッチＹ
が閉じ、

【００４０】

【外３】

【００４１】が閉じる。さらに、

【００４２】

【外４】

【００４３】閉じない。この動作により３値のＤ／Ａ変
換機能を実現する。このようなＤ／Ａ変換器では、Ｙ＝
０では、キャパシタＣｒｐ、Ｃｒｎにサンプリングされ
た電荷が積分期間中に放電されないため残留電荷として
残ってしまうことになる。したがって、図４のような従
来方式の４相クロックでは基準電圧源はデータ依存した
電荷ローディングの影響を受けてしまうことになる。図
６の本発明のクロック・シーケンスにより、１ビット・
データの場合と同じように３値データに依存したローデ
ィングを防ぐことができる。本発明によれば、図６中の
オーバラップ３０により、積分期間中に放電されなかっ
たＣｒｐ、Ｃｒｎの残留電荷は、次のサンプリングに先
だってグランドに対して放電されるので、データ依存性
をなくすことができる。

【００４４】図７は、本発明のクロックφ１、φ１Ｄ、
φ２、φ２Ｄを発生させる回路であり、反転および非反
転状態のクロック信号ＣＬＫを入力する種々の論理ゲー
ト４０ａ、４０ｂ、４０ｃおよび４０ｄが示されてい
る。また、４０ａから４０ｄの各論理ゲートの一方は反
転または非反転のＣＬＫ信号を入力し、他方は異なる論
理ゲートからの遅延出力を入力する。遅延ブロック４２
ａから４２ｉまでの遅延の量は、φ１Ｄの立ち上がりエ
ッジがφ１から遅延し、φ２がφ１Ｄから遅延し、そし
てφ２Ｄがφ２から遅延するというように選ばれる。論
理ゲート４０ｅおよび４０ｆならびに遅延ブロック４２
ｉおよび４２ｊにより、適当な遅延とデューティ比が提
供される。さらにＣＬＫ信号は、論理結合されかつ遅延
した信号をスイッチ４４ａから４４ｄにより選択するの
に用いられる。図７の位相クロック発生回路３８は多く
の方法で構成できる。

【００４５】図８はＡ／Ｄ変換器４６を示す図である。
Ａ／Ｄ変換器４６は加算ノード４８、積分器５０、量子
化器５２、およびＤ／Ａ変換器５４を含む。図中、４８
から５４はデルタ−シグマ変調器５６を表す。デルタ−
シグマ変調器５６はフィードバック・ループを有してお
り、１ビット・データ５８の値はＤ／Ａ変換器５４を制
御する。１ビット・データ５８は量子化器５２から高周
波ｆｓのクロックで出力されている。１ビット・データ
５８はＹ＝−１、Ｙ＝１を備えたディジタル値の列とし
て表される。Ｙ値はV_ref+ またはV_ref- 電圧のいずれか
が加算ノード４８へ供給されるかを決定する。

【００４６】Ｄ／Ａ変換器５４はスイッチト・キャパシ
タ回路、たとえば図３の符号１０ａにより示されるよう
な回路として表すことができる。Ｄ／Ａ変換器５４のＹ
値ならびに図６に示される４相クロックによる制御によ
って、基準電圧源のデータ依存ローディングが実質的に
除去されるという点で新規性を有するものである。

【００４７】本開示についての利益を有する分野におけ
る当業者は、本発明がＡ／Ｄ変換器内に使用されるデル
タ−シグマ変調器に応用が可能であると考えられる点を
認めるであろう。さらにまた、記述された本発明の実施
例は好適な実施の形態として得られるものであることも
理解すべきである。種々の修正及び変更が本デルタ−シ
グマ変調器またはスイッチト・キャパシタ積分器に対し
てなされることが可能であり、次のサンプリングに先だ
ってスイッチト・キャパシタに蓄えられたオフセット電
圧を除去することができる。したがって、明細書および
図面は限定的な意味にではなく説明上のものであると考
えるべきである。

【００４８】

【発明の効果】以上説明したように、本発明において
は、基準電圧源のデータ依存ローディングを、積分期間
に続くサンプリング周期との間にクロックφ１とクロッ
クφ２Ｄのオーバラップを使用することにより、除去で
きる。

【００４９】さらに、クロックφ１とクロックφ２Ｄが
オーバラップすることにより、基準電圧源V_refの次のサ
ンプリングに先だってキャパシタの両端がグランドに接
続され、データ依存した電荷はすべて放電することがで
きる。したがって、基準電圧源V_refはデータ依存した電
荷を「見る」ことがないので、１ビット・データ依存性
は除去することができる。

【図面の簡単な説明】

【図１】従来設計によるスイッチト・キャパシタ積分器
の概略図である。

【図２】図１のスイッチト・キャパシタ積分器を制御す
るのに用いられる従来の２相クロックφ１とφ２のタイ
ミング図である。

【図３】全差動積分器を用いた例示的スイッチト・キャ
パシタ積分器の説明図である。

【図４】図３のスイッチト・キャパシタ積分器を制御す
るのに用いられる従来の４相クロックφ１、φ１Ｄ、φ
２、およびφ２Ｄのタイミング図である。

【図５】図３のスイッチト・キャパシタ積分器を制御す
るのに用いられる別の従来の４相クロックφ１、φ１
Ｄ、φ２、およびφ２Ｄのタイミング図である。

【図６】図３のスイッチト・キャパシタ積分器を制御す
るのに用いられる本発明の４相クロックφ１、φ１Ｄ、
φ２、およびφ２Ｄのタイミング図である。

【図７】本発明の４相クロックを発生させるクロック発
生回路の実施例を示す概略図である。

【図８】本発明の４相クロックによるスイッチト・キャ
パシタ積分器を使用したＡ／Ｄ変換器のブロック図であ
る。

【符号の説明】

１０，２０スイッチト・キャパシタ回路１２，５０積分器１４，１６，３４，３６サンプリング周期１８，３２積分期間２４遅延２６，２８，３０オーバラップ３８例示的位相クロック発生回路４６Ａ／Ｄ変換器４８加算ノード５２量子化器５４Ｄ／Ａ変換器５６デルタ−シグマ変調器５８１ビット・データ・ストリーム

Claims

【特許請求の範囲】

【請求項１】キャパシタの両端が第１および第２のス
イッチ手段を介してそれぞれ入力端および出力端に接続
されると共に、前記キャパシタの両端が第３および第４
のスイッチ手段を介してそれぞれ第１および第２のグラ
ンド電位に接続され、前記第１および第３のスイッチ手
段により前記入力端からの電荷をサンプルし、前記第２
および第４のスイッチ手段により前記出力端に前記サン
プルされた電荷を放電するスイッチト・キャパシタ回路
において、前記第１のスイッチ手段が閉から開へ状態遷移した後に
前記第２のスイッチ手段が開から閉へ状態遷移し、前記
第２のスイッチ手段の閉から開への状態遷移と前記第１
のスイッチ手段の開から閉への状態遷移との間に前記第
３のスイッチ手段および第４のスイッチ手段のいずれも
が閉状態となることを特徴とするスイッチト・キャパシ
タ回路。
【請求項２】請求項１に記載のスイッチト・キャパシ
タ回路において、前記第１、第２、第３および第４のスイッチ手段は、そ
れぞれ第１、第２、第３および第４のクロック信号によ
り開閉状態が制御されることを特徴とするスイッチト・
キャパシタ回路。
【請求項３】請求項１または２に記載のスイッチト・
キャパシタ回路において、前記第２のスイッチ手段が複数のスイッチ、または複数
の入力ゲートを有する論理回路並びにスイッチから構成
されることにより、前記第２のスイッチ手段が前記第２
のスイッチ手段の開閉を制御するクロック信号に重畳し
て特定のディジタル信号により制御されることを特徴と
するスイッチト・キャパシタ回路。
【請求項４】請求項３に記載のスイッチト・キャパシ
タ回路を複数設け、前記スイッチト・キャパシタ回路の
出力端同士を接続すると共に、前記スイッチト・キャパ
シタ回路の入力端に異なる電位の電圧源が接続されてい
ることを特徴とするスイッチト・キャパシタ回路。
【請求項５】請求項１または２に記載のスイッチト・
キャパシタ回路において、キャパシタの一方の端子が前記第２のスイッチ手段を介
して第１の出力端に接続されていると共に第５のスイッ
チ手段を介して第２の出力端に接続され、前記第２およ
び第５のスイッチ手段は、複数のスイッチまたは複数の
入力ゲートを有する論理回路並びにスイッチから構成さ
れて、前記第２および第５のスイッチ手段は、該スイッ
チ手段を制御するクロック信号に重畳してそれぞれ特定
のディジタル信号により制御され、前記第２または第５
のスイッチ手段の一方を閉状態にすることにより前記キ
ャパシタにサンプルされた電荷を前記第１または第２の
出力端のいずれか一方に放電することを特徴とするスイ
ッチト・キャパシタ回路。
【請求項６】請求項５に記載された第１および第２の
スイッチト・キャパシタ回路を並列に設け、前記第１お
よび第２のスイッチト・キャパシタ回路の入力端がそれ
ぞれ第１および第２の入力端に接続されると共に、前記
第１および第２のスイッチト・キャパシタ回路の第１お
よび第２の出力端がそれぞれ接続され、前記第１および
第２の入力端に異なる電位の電圧源が接続されているこ
とを特徴とするスイッチト・キャパシタ回路。
【請求項７】２つのアナログ入力電圧源が第１および
第２の入力端に接続された請求項６記載の第１および第
２のスイッチト・キャパシタ回路と、相補的な２つの入
力端を備えており、前記第１のスイッチト・キャパシタ
回路の第１の出力端および前記第２のスイッチト・キャ
パシタ回路の第２の出力端が一方の入力端に接続され、
前記第１のスイッチト・キャパシタ回路の第２の出力端
および前記第２のスイッチト・キャパシタ回路の第１の
出力端が他方の入力端に接続される全差動演算増幅器
と、前記全差動演算増幅器の出力信号に関連する信号を
ディジタル信号に変換する量子化器とを備え、第２及び
第５のスイッチ手段が前記ディジタル信号に基づく相補
的なディジタル信号によってその開閉が制御されること
を特徴とするデルタ−シグマ変調器。