JPH1084275A

JPH1084275A - 論理回路

Info

Publication number: JPH1084275A
Application number: JP8257760A
Authority: JP
Inventors: Mitsufumi Shibayama; 充文柴山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1996-09-06
Filing date: 1996-09-06
Publication date: 1998-03-31
Anticipated expiration: 2016-09-06
Also published as: JP3139738B2

Abstract

(57)【要約】【課題】フォールトトレラントに関する知識やそのため
の設計を必要とせずに、フォールトトレラント性を実現
可能とした論理回路の提供する。【解決手段】セルフチェッキング回路により実現された
プログラマブル論理セル１が複数個互いに接続されたセ
ルフチェッキングプログラマブル論理セルアレイ２と故
障発生時の制御回路３から構成され、セルフチェッキン
グプログラマブル論理セル１に故障が発生した場合、そ
のセルフチェッキング性により実装された回路に依存せ
ずに、故障の発生が検出される。故障発生時の制御回路
３は故障が発生すると、論理セルアレイ２のクロック信
号を停止や論理セルアレイ２の再プログラムなどを行
い、故障に対応する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フォールトトレラ
ント性を有する論理回路に関し、特にプログラマブル論
理回路による、論理回路の信頼性向上技術に関する。

【０００２】

【従来の技術】近年のコンピュータ技術の発達につれ
て、社会の隅々にまでコンピュータが浸透するようにな
り、コンピュータシステム、及びその構成要素である集
積回路に対する信頼性、フォールトトレラント性（耐故
障性）がますます求められている。

【０００３】なお、フォールトトレラント回路の実現方
法については、例えば刊行物（当麻喜弘、南谷崇、藤原
秀雄共著、「フォールトトレラントシステムの構成と設
計」、槇書店、１９９１年刊）等に詳しい。

【０００４】回路のフォールトトレランスを実現するた
めには、まず、回路の故障の発生が検出できることが必
要とされる。故障が発生したときには、要求される信頼
性、フォールトトレラント性に応じて、故障発生の表
示、回路動作の停止、データの回復、回路機能の修復な
どを行う。

【０００５】従来、メモリ回路においては、冗長メモリ
セルによって故障したメモリセルを代替したり、データ
を誤り訂正符号で符号化して記憶し、読み出し時に誤り
訂正することで、フォールトトレランスを実現してい
る。

【０００６】一方、論理回路においては、メモリ回路の
ような汎用的な方法は存在しないが、従来より、広く用
いられている方法として、故障を回路それ自体で検出す
るセルフチェッキング回路がある。このセルフチェッキ
ング回路は、主に、m-out-of-n符号などの誤り検出符号
によって論理回路を構成することで実現される。そして
故障の有無は、回路の出力が符号語であるか非符号語で
あるかを観測することにより判定できる。

【０００７】セルフチェッキング回路によるフォールト
トレラント論理回路の構成方法としては、一般に、次の
二つの方法に分類できる。

【０００８】（１）第１の方法は、回路全体を冗長符号
によるセルフチェッキング回路で構成する、という方法
である。故障の発生は、回路の出力に接続された故障検
出回路により検出される。

【０００９】（２）第２の方法は、同じ回路を複数実装
し、その出力をセルフチェッキング比較器により比較す
る、という方法である。

【００１０】いずれの方法においても、永久的な故障が
発生したときに回路の機能の回復を可能にするために
は、故障時に代替となる、その回路専用の、冗長回路を
付加する必要がある。そして故障が起きたときには、故
障が発生した回路を、セレクタ回路により切り離した
り、出力を多数決関数回路により多数決をとることによ
り故障を原因とする誤った出力をマスクするなどして、
回路機能の回復を行う。

【００１１】

【発明が解決しようとする課題】上記した従来技術にお
いて、フォールトトレラントな論理回路を実現するため
には、フォールトトレラント化のための回路設計を、対
象の回路ごとに、新たに行うことが必要とされ、このた
め設計コストが増大するという問題点を有している。

【００１２】また、回路に永久的な故障が発生したとき
に、回路機能の回復を可能とするためには、代替となる
同一の回路を用意しておく必要がある。そして複数個の
故障に対応するためには、その数だけ代替となる同一の
冗長回路を準備しなくてはならず、このため必要な回路
量が増大するという問題点も有している。

【００１３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、フォールトトレ
ラントのための特別な回路設計を不要とするフォールト
トレラントな論理回路を提供することにある。

【００１４】また、本発明の別の目的は、信頼性の高い
プログラマブル論理回路を提供することにある。

【００１５】さらに、本発明の別の目的は、回路量の小
さい、複数個の故障が発生しても回路機能の回復が可能
なフォールトトレラント論理回路を提供することにあ
る。

【００１６】

【課題を解決するための手段】前記目的を達成するた
め、本発明によれば、セルフチェッキング回路により構
成されてなる複数のプログラマブル論理セルにて、プロ
グラマブル論理回路を構成したことを特徴とする論理回
路により達成される。

【００１７】また、本発明においては、セルフチェッキ
ング回路により構成されてなるプログラマブル論理セル
（「セルフチェッキング・プログラマブル論理セル」と
いう）の故障検出の結果に基づき故障の有無を外部に出
力する手段を備えたことを特徴とする（請求項２）。

【００１８】さらに、本発明は、前記セルフチェッキン
グプログラマブル論理セルに含まれるフリップフロップ
を動作させるクロック信号を発生し、前記セルフチェッ
キングプログラマブル論理セルに故障が検出された際
に、前記クロック信号を停止する機能手段を有するクロ
ック制御手段を、備えたことを特徴とする（請求項
３）。

【００１９】そして、本発明は、好ましくは、前記クロ
ック制御手段が、該故障が一時的であり、該故障が解消
したことを検出した際に、前記クロック信号の供給を再
開する手段を備えたことを特徴とする（請求項４）。

【００２０】また、本発明は、好ましくは、前記クロッ
ク制御手段が、故障が発生したときに、前記フリップフ
ロップに記憶された値が変化する前に、前記クロック信
号を停止するように構成される（請求項５）。さらに本
発明は、請求項６以降の記載の構成としてもよい。

【００２１】本発明の概要を以下に説明する。本発明
は、セルフチェッキング回路により実現された複数のプ
ログラマブル論理セルでプログラマブル論理回路を構成
することによりフォールトトレラント論理回路を実現す
る。セルフチェッキングプログラマブル論理セルは自身
の故障を自律的に検出し、その結果は故障発生時の制御
回路に伝えられる。故障発生時の制御回路はその結果に
基づいて故障の有無を外部に出力する。

【００２２】故障が発生したときには、セルフチェッキ
ングプログラマブル論理セルに含まれるフリップフロッ
プを動作させるクロック信号を停止することにより、故
障によるデータの汚染の伝播を防止する。故障が一時的
である場合には、故障が解消したときに再びクロック信
号を動作させることで処理を再会する。また、故障発生
時のクロック信号停止をセルフチェッキングプログラマ
ブル論理セルに内蔵するフリップフロップに記憶された
値が変化する前に行うことにより、故障によるそれまで
の処理結果の破壊を防ぐことができる。これにより、故
障発生までの処理結果を利用した処理の続行が可能とな
る。停止するクロック信号よりも位相の進んだクロック
信号を別に発生させ、そのクロック信号に基づいて故障
の検出を行い、フリップフロップが故障により汚染され
たデータを記憶する前にクロック信号を停止する。

【００２３】プログラマブル論理回路のプログラム情報
を書き換え可能なメモリにより記憶する場合には、再プ
ログラムを行う手段を設けることにより、永久的な故障
が発生した論理セルの機能を正常な論理セルで代替する
ことで故障の修復を行い、故障前の回路機能を回復する
ことが可能となる。プログラム情報を記憶する書き換え
可能なメモリすべてに固有のアドレスを割り当て、再プ
ログラムを行う手段が、読み出しを行うメモリのアドレ
スを指定してメモリの内容を読み出し、書き込みを行う
メモリのアドレスを指定して先に読み出したメモリの内
容を書き込むことで再プログラムを行う。

【００２４】プログラム情報を記憶する書き換え可能な
メモリに加えて、プログラマブル論理セルに内蔵するフ
リップフロップにも固有のアドレスが割り当てることに
より、書き換え可能なメモリと同様の手順でフリップフ
ロップに記憶された内容も読み書きすることが可能にな
る。

【００２５】セルフチェッキングプログラマブル論理セ
ルの故障検出結果は、セルフチェッキングプログラマブ
ル論理セルの行または列でまとめて、行または列単位で
再プログラムを行う手段に伝達する。再プログラムを行
う手段は前記論理セルの行または列単位で伝達された故
障検出結果に基づいて、行または列単位でデータ転送を
行う。故障修復のために未使用の冗長論理セルの行また
は列を準備しておき、故障した論理セルを含む論理セル
の行または列と冗長論理セルの行または列との間にある
使用中の論理セルの行または列を、冗長論理セルの行ま
たは列に向けて上記データ転送により平行移動していく
ことで、故障の修復を行う。

【００２６】セルフチェッキングプログラマブル論理セ
ルは、行方向からと列方向からの入力を別々に検査する
ことにより、行方向に隣接する論理セルの故障と列方向
に隣接する論理セルの故障を別々に検出する。再プログ
ラムを行う手段はこれにより、行方向あるいは列方向で
データ転送を行うかを判断する。

【００２７】本発明によるフォールトトレラント論理回
路を用いることにより、回路設計者は、通常のＦＰＧＡ
と同様に目的の回路をマッピングするだけで、フォール
トトレラントな論理回路を得ることができる。

【００２８】すなわち、フォールトトレラントに関する
特別の知識及びフォールトトレラント化のための特別の
設計を必要としない。また、プログラム情報を書き換え
可能なメモリにより記憶する場合、故障した論理セルの
機能を未使用の論理セルに移管していくことで、故障の
修復を行うことができる。複数個の故障を修復可能とす
る場合には、従来技術の専用の冗長回路を準備する方法
に比べて、冗長回路量は少なくてすむ。

【００２９】

【発明の実施の形態】本発明の実施の形態について図面
を参照して以下に説明する。本発明は、その好ましい実
施の形態において、セルフチェッキング回路で実現した
プログラマブル論理回路によりフォールトトレラント論
理回路を構成したものである。

【００３０】メモリ回路において、誤り訂正符号などの
汎用的で実用的なフォールトトレラント化の方法が存在
するのは、同一の回路が規則的に並んだその構造による
ところが大きい。一方、論理回路においても規則的な構
造をもつものとして、フィールド・プログラマブル・ゲ
ート・アレイ（ＦＰＧＡ：Field Programmable GateArr
ay）等のプログラマブル論理回路がある。ＦＰＧＡは、
その機能がプログラム可能な複数のプログラマブル論理
セルをプログラマブル可能な配線で接続することによ
り、所望の回路機能を実現するものであり、プログラム
情報は、例えば内蔵のメモリやヒューズなどの状態によ
り保持される。

【００３１】本発明は、その好ましい実施の形態におい
て、ＦＰＧＡの各プログラマブル論理セルをセルフチェ
ッキング回路で構成することにより、実装する回路に依
存することなくフォールトトレラントな論理回路の実現
を可能としている。

【００３２】図１は、本発明の実施の形態に係るフォー
ルトトレラント論理回路の構成原理を説明するためのブ
ロック図である。

【００３３】図１を参照すると、本発明の実施の形態に
おいて、フォールトトレラント論理回路４は、セルフチ
ェッキング回路により実現されたプログラマブル論理セ
ル１が複数個互いに接続されてなるセルフチェッキング
プログラマブル論理セルアレイ２と、故障発生時の制御
回路３と、を備えて構成されている。

【００３４】セルフチェッキングプログラマブル論理セ
ル１の機能や、これらの間の配線は、内蔵のメモリまた
はヒューズの状態によりプログラムを行い、所望の回路
機能が実現される。

【００３５】そして、セルフチェッキングプログラマブ
ル論理セル１に故障が発生した場合、そのセルフチェッ
キング性により故障の発生が検出される。

【００３６】次に故障発生の旨が、故障発生時の制御回
路３に伝えられる。制御回路３は、故障発生の旨を外部
に伝達したり、論理セルアレイ２のクロック信号を停止
などの所定の制御操作を行い、故障に対応する。

【００３７】また、プログラム情報を、スタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ：Static Rando
m Access Memory）などの書き換え可能なメモリで保持
する場合、論理セル及び配線の再プログラムが可能であ
る。すなわち、制御回路３またはフォールトトレラント
論理回路４の外部より、故障した論理セルの機能を正常
な論理セルに置き換えるように再プログラムすることに
より、故障の修復が可能となる。

【００３８】図２は、本発明の第１の実施の形態に係る
フォールトトレラント論理回路４の構成の一例を示す図
である。

【００３９】図２を参照して、セルフチェッキング・プ
ログラマブル論理セルアレイ（以下「論理セルアレイ」
と呼ぶ）２は、互いに接続された複数のセルフチェッキ
ングプログラマブル論理セル（以下「論理セル」と呼
ぶ）１と、故障の発生を伝達する信号線Ｃ１と、から構
成されている。

【００４０】セルフチェッキングプログラマブル論理セ
ル１の構成としては、例えば上記刊行物（当麻喜弘、南
谷崇、藤原秀雄共著、「フォールトトレラントシステム
の構成と設計」、槇書店、１９９１年）の記載が参照さ
れ、この実施の形態においては、この刊行物に示される
ような各種構成のセルフチェッキング回路を用いること
ができる。

【００４１】また論理セル１の機能は、これに内蔵され
るメモリやヒューズの状態によりプログラムされ、所望
の回路機能を実現する。

【００４２】ある論理セル１に故障が発生すると、その
セルフチェッキング性によりただちに故障が検出され、
信号線Ｃ１により回路外部に故障の発生が伝えられる。
フォールトトレラント論理回路４の外部のシステムは、
信号線Ｃ１により故障の発生を知ることができ、故障に
対応することができる。また、論理セル１のプログラム
情報をＳＲＡＭ等の書き換え可能メモリで保持している
場合、故障した論理セルの機能を正常な論理セルに移す
ように外部より再プログラムすることで、回路機能の回
復をすることもできる。

【００４３】その結果、本発明の実施の形態によれば、
回路設計者は、通常のＦＰＧＡと同様に、目的の回路を
論理セルにマッピングするのみで、上記のようなセルフ
チェッキング論理回路を得ることができる。

【００４４】信号線Ｃ１は、図２のようにバス線で構成
してもよいし、ワイヤード・オア（Ｗｉｒｅｄ−ＯＲ）
回路やワイヤード・アンド（Ｗｉｒｅｄ−ＡＮＤ）回路
で構成してもよい。あるいは、図３に示すようにオア
（ＯＲ）回路でも実現可能であり、アンド（ＡＮＤ）回
路や他のゲート素子でも実現してもよい。さらに、信号
線Ｃ１自体を誤り検出符号化することにより、信号線Ｃ
１の故障も検出することが可能である。

【００４５】図４は、本発明の第２の実施の形態の構成
を示す図である。図４を参照して、本発明の第２の実施
の形態は、図２に示した本発明の第１の実施の形態に、
クロック制御回路７を加えたものである。

【００４６】セルフチェッキング論理セルアレイ２の故
障検出の伝達のための信号線Ｃ１は、クロック制御回路
７及び外部へ接続される。クロック制御回路７は、信号
線Ｃ４に外部から入力される外部クロック信号ＣＬＫか
ら、２つの内部クロック信号ＣＣＬＫ、ＳＣＬＫを発生
し、それぞれ信号線Ｃ２，Ｃ３に出力する。クロック信
号ＳＣＬＫは、論理セル１の故障検出回路の制御のため
のクロック信号として使用される。またクロック信号Ｃ
ＣＬＫは、論理セル１のフリップフロップに入力され、
論理セルアレイ２が順序回路の機能を提供できることを
可能にする。

【００４７】このクロック制御回路７は、信号線Ｃ１に
より論理セルアレイ２における故障の発生が伝えられる
と、クロック信号ＣＣＬＫの供給を停止し、これにより
故障による影響の伝搬を防止する。

【００４８】図５は、図４に示した本発明の第２の実施
の形態に係るフォールトトレラント論理回路４の動作を
表すタイミング波形図である。図５を参照して、ＣＬＫ
は外部からのクロック信号であり、ＳＣＬＫ，ＣＣＬＫ
は前述のクロック制御回路７が発生する二つのクロック
信号であり、ＳＣＬＫとＣＣＬＫは同周波数、同位相と
されている。またＸ０〜ＸｎとＹ０〜Ｙｎは、論理セル
アレイ２に実現された順序回路中の信号線の状態を表す
（このＸ０〜ＸｎとＹ０〜Ｙｎは後述する）。Ｃ１は論
理セルアレイ２における故障の有無を表す信号線であ
り、この実施の形態では、論理“０”が故障なし、論理
“１”が故障ありを示すものとする。

【００４９】一般に、任意の順序回路は、図７に示すよ
うなモデルで表すことができる。図７を参照して、フリ
ップフロップＦ０〜Ｆｎは、クロック信号ＣＣＬＫの立
上がりのタイミングで信号線Ｘ０〜Ｘｎ（組合せ回路８
の出力）の値を信号線Ｙ０〜Ｙｎへ出力し、次のクロッ
ク信号ＣＣＬＫの立上がりまでその値を保持する。

【００５０】信号線Ｙ０〜Ｙｎの値は、組み合わせ回路
８を通じて、信号線Ｘ０〜Ｘｎの次の値を決める。

【００５１】信号線Ｙ０〜Ｙｎが変化してから信号線Ｘ
０〜Ｘｎが確定するまでには、遅延時間ｔが存在する
（図５のｔ参照）。クロック信号ＣＣＬＫの周期は、こ
の遅延時間ｔ以上でなければ、順序回路は、期待通りに
動作しない。

【００５２】図５において、Ｘ０〜Ｘｎの編み線部分
（クロスハッチングを施した部分）１００は、Ｙ０〜Ｙ
ｎが変化した後ｔ時間以内の値が不定の領域を示してい
る。

【００５３】Ｘ０〜Ｘｎの値が確定した後（図５におい
て値が確定した部分は１０１で示す）、クロック信号Ｃ
ＣＬＫの立ち上がりのタイミングでその値がフリップフ
ロップに記憶され、信号線Ｙ０〜Ｙｎの値が変化する。

【００５４】論理セルアレイ２のある論理セル１に故障
が発生すると、その影響により信号線Ｘ０〜Ｘｎの値が
クロック信号ＣＣＬＫの次の立上がりまでに正しい値に
確定しないことが起きる。

【００５５】セルフチェッキング論理セル１に内蔵され
る故障検出回路は、クロック信号ＳＣＬＫの立ち上がり
のタイミングで、Ｘ０〜Ｘｎの値が不正であることを観
測した際、故障が発生したと判断して、信号線Ｃ１を介
してクロック制御回路７に故障の発生を伝える。クロッ
ク制御回路７は信号線Ｃ１が論理“１”へ変化したもの
をみて、クロック信号ＣＣＬＫを停止することにより、
故障によるそれ以上の誤った回路動作を防止する。

【００５６】図５に示したクロック信号ＳＣＬＫのタイ
ミングでは、故障時にＸ０〜Ｘｎの不正な値がフリップ
フロップに記憶されてしまうので、それまでのフリップ
フロップに記憶された演算結果は破壊されてしまうこと
になる。

【００５７】図６は、クロック信号ＳＣＬＫの別のタイ
ミングを示した波形図である。図中のｔｃは、論理セル
１により故障が検出されてから、信号線Ｃ１が変化し、
クロック制御回路７がクロック信号ＣＣＬＫを停止する
までの遅延時間を示している。

【００５８】図６を参照すると、クロック信号ＳＣＬＫ
はクロック信号ＣＣＬＫと同周波数であるが、その位相
は、クロック停止のための遅延時間ｔｃ以上前に進んで
いる。これにより、クロック信号ＳＣＬＫの立上がりの
タイミングで故障が検出されたときに、クロック信号Ｃ
ＣＬＫの次の立上がりまでに、クロック信号ＣＣＬＫを
停止することができる。このため、フリップフロップは
故障によってデータが汚染される前の正常なデータを保
持したままとされ、論理セルアレイ２の再プログラミン
グなどにより、故障の修復をした後、この保持データを
利用して、処理を続行することが可能となる。

【００５９】また図６に示す例のように、故障が一時的
であった場合には、故障が解消した後、再びクロック信
号ＣＣＬＫを動作させることによって、処理の続きを行
うことができる。しかし、この場合、回路動作に必要な
サイクル時間は、クロック停止の遅延時間ｔｃの分だけ
大きくなる。

【００６０】図８は、本発明の第３の実施の形態の構成
を示す図であり、図４に示した第２の実施の形態に、更
に修復制御回路９を加えたものである。

【００６１】図８を参照して、論理セルアレイ２を構成
する論理セル１のプログラミング情報は、内蔵の書き換
え可能なメモリにより記憶される。論理セルアレイ２よ
り出力される故障発生の伝達のための信号線Ｃ１は、修
復制御回路９及び外部へ出力される。

【００６２】クロック制御回路７の制御のためのこの信
号線Ｃ７は、修復制御回路９から出力され信号線Ｃ７を
介してクロック制御回路７に入力され、修復制御回路９
がクロック制御回路の動作を制御するために使用され
る。クロック信号ＳＣＬＫの信号線Ｃ３は、修復制御回
路９にも入力され、修復制御回路９は、クロック信号Ｓ
ＣＬＫに与えられたタイミングで動作する。

【００６３】論理セルアレイ２より出力されるプログラ
ム情報は、信号線Ｃ５を通じて修復制御回路９に入力さ
れ、修復制御回路９が論理セルアレイ２のプログラム情
報を読み出すことを可能にする。また、修復制御回路９
が出力するプログラム情報は信号線Ｃ６を通じて論理セ
ルアレイ２に入力され、修復制御回路９が論理セルアレ
イ２をプログラムすることを可能にする。

【００６４】修復制御回路９は、信号線Ｃ１により故障
の発生が伝えられると、クロック制御回路７に信号線Ｃ
７を通じて、クロック信号ＣＣＬＫの停止を指示し、こ
れによりクロック制御回路７はクロック信号ＣＣＬＫの
供給を停止する。

【００６５】次に修復制御回路９は、クロック信号ＳＣ
ＬＫの数サイクル分待機し、故障が一時故障であるか、
永久故障であるかを判定する。

【００６６】すなわち、クロック信号ＳＣＬＫの数サイ
クル分の待機の後、故障が解消し信号線Ｃ１の値が正常
を示していれば、修復制御回路９は、信号線Ｃ７を通じ
てクロック制御回路７に対してクロック信号ＣＣＬＫの
動作の再開を指示する。

【００６７】一方、クロック信号ＳＣＬＫの数サイクル
分の待機の後、故障が解消せず信号線Ｃ１の値がまだ故
障の発生を示していれば、故障は永久的であるものと判
断し、修復制御回路９は、論理セルアレイ２の再プログ
ラミングを行うことにより、故障の修復を開始する。故
障の修復は、故障した論理セルのプログラム情報を正常
な論理セルへ移していくことで行われる。そして、故障
の修復が完了したら、修復制御回路９は信号線Ｃ７を通
じてクロック制御回路７に対してクロック信号ＣＣＬＫ
の動作の再開を指示する。

【００６８】この実施の形態における故障の修復のため
の再プログラミングの方法の第１の例を、図９に示す。
図９を参照すると、故障した論理セルを含む論理セルア
レイ２は、正常な使用中の論理セル１０、１３、１４
と、未使用の冗長論理セル１１、及び故障した使用中の
論理セル１２と、からなる。修復のために、未使用の冗
長論理セル１１を幾つか準備しておく。

【００６９】再プログラミングは、まず、正常な論理セ
ル１０の機能を決定する論理セル１０に内蔵されるメモ
リの内容を、未使用の冗長論理セル１１のメモリに転送
することで、正常な論理セル１０の回路機能を、未使用
の冗長セル１１に移管する。

【００７０】次に、論理セル１０と論理セル１４との間
の配線（図９（Ａ）参照）を、配線をプログラムするメ
モリを書き換えることにより、論理セル１４と論理セル
１１との間の配線につなぎ変える（図９（Ｂ）参照）。

【００７１】同様に、故障した論理セル１２の機能を決
定するメモリの内容を、未使用の論理セル１１に機能を
移管したことで未使用になった論理セル１０のメモリに
転送することで、故障した論理セル１２の回路機能を論
理セル１０に移管する。

【００７２】次に、論理セル１２と論理セル１３との間
の配線（図９（Ａ）参照）を、配線をプログラムするメ
モリを書き換えることにより、論理セル１３と論理セル
１０との間の配線につなぎ変える（図９（Ｂ）参照）。
上記のようなメモリ間のデータ転送により、故障が修復
され論理セルアレイ２の回路機能が回復する。

【００７３】図１０に、故障の修復のための再プログラ
ミングの方法の第２の例を示す。故障の修復のために未
使用の冗長論理セル１１からなる未使用論理セルの行１
５を１行以上準備しておく。故障の修復は、故障が発生
した論理セル１２を含む論理セルの行１７の機能を未使
用論理セルの行１５に向けて移管していくことにより行
う。

【００７４】まず、使用中の論理セル行１６に含まれる
論理セルのメモリの内容を未使用論理セル行１５の対応
する論理セルのメモリに転送する。これにより、論理セ
ル行１６の機能は未使用論理セル行１５に移管され、論
理セル行１６が未使用となる。

【００７５】次に、同様にして、故障した論理セル１２
を含む論理セル行１７の機能を論理セル行１６にメモリ
間のデータ転送により移管する。

【００７６】最後に、論理セル行１８と論理セル行１７
との間の配線及び最後に論理セル行１６と論理セル行１
７との間の配線を配線のプログラム情報を記憶するメモ
リを書き換えることにより、論理セル行１８と論理セル
行１６との間の配線につなぎ変える。

【００７７】以上の操作により、故障の修復は完了し、
論理セルアレイ２の回路機能は回復する。この修復例
は、故障が発生した論理セル１２を含む論理セル行１７
に含まれる正常な論理セルが、故障の修復により使用で
きなくなってしまうが、図９に示した上記第１の修復例
に比べて、配線の再プログラミングが単純であるため、
必要な論理セルアレイ２の配線資源の量や修復制御回路
９の回路量が小さくてすむという利点がある。

【００７８】またこの修復例では、論理セルアレイの行
単位に列方向で修復を行ったが、未使用冗長論理セルを
列方向に準備し行方向に修復を行ってもよい。さらに、
未使用冗長論理セル列を複数準備することにより、複数
個の故障を修復することができる。

【００７９】メモリ間のデータ転送は、隣接する論理セ
ル間にメモリ間データ転送用の配線を設けて、修復制御
回路９がどの論理セルからどの論理セルへデータ転送す
るかを制御することにより、行うことができる。また、
メモリのアクセスに、通常のランダム・アクセス・メモ
リと同様のインターフェースを用いてデータ転送を行っ
てもよい。各論理セルのメモリには、固有のアドレスを
割り当てておく。

【００８０】修復制御回路９は、論理セルアレイ２に読
み出したい論理セルのメモリのアドレスを与えて、論理
セルアレイ２よりメモリ内容を読み出す。次に、修復制
御回路９は、書き込みを行いたい論理セルのアドレスを
論理セルアレイ２に与えて、先に読み出したデータを目
的の論理セルのメモリに書き込む。また、修復の際に、
論理セルの機能や配線のプログラム情報を記憶するメモ
リの内容を転送するだけでなく、論理セルに内蔵のフリ
ップフロップに記憶されている内容も転送できれば、故
障が発生する前の処理を故障の修復後にそのまま続行す
ることが可能となる。

【００８１】修復の方法は、故障前の論理セルアレイの
回路機能が回復できるのであれば、上記した二つの方法
に限らない。

【００８２】

【実施例】以下に本発明をより詳細に説明すべく、本発
明の実施例を説明する。図１１は、本発明の実施例とし
て、上記した本発明の第３の実施の形態の構成の一例を
示す図である。

【００８３】図１１を参照して、セルフチェッキングプ
ログラマブル論理セル１が複数個アレイ上に並んだセル
フチェッキングプログラマブル論理セルアレイ２とクロ
ック制御回路７と修復制御回路９と、を備えて構成され
る。論理セルアレイ２より出力される信号線Ｃ２６〜Ｃ
３５は、修復制御回路９に接続され、論理セルアレイ２
の故障の発生を伝達する。外部よりクロック制御回路７
に入力される信号線Ｃ４を通じて伝えられるクロック信
号ＣＬＫに基づいて、クロック制御回路７は図６に示し
たタイミングで２つのクロック信号ＣＣＬＫ、ＳＣＬＫ
を発生させる。クロック信号ＣＣＬＫは信号線Ｃ２によ
ってクロック制御回路７から論理セルアレイ２に入力さ
れ、論理セル１に内蔵のフリップフロップのクロック信
号として使用される。

【００８４】クロック信号ＳＣＬＫは信号線Ｃ３により
クロック制御回路７から論理セルアレイ２及び修復制御
回路９に入力され、論理セル１の故障検出のタイミング
を与えたり、修復制御回路のクロック信号として用いら
れる。アドレス線Ｃ２０は、外部または修復制御回路９
から論理セルアレイ２に入力され、論理セル１のプログ
ラミング時にプログラミング情報を書き込むメモリのア
ドレスを決定する。データ線Ｃ２２は外部または修復制
御回路９から論理セルアレイ２に入力され、アドレス線
Ｃ２０により指定されたアドレスに書き込むデータを伝
達する。データ線Ｃ２１は論理セルアレイ２より修復制
御回路９に入力され、アドレス線Ｃ２０により指定され
たアドレスの内容を読み出すのに使用される。

【００８５】図１２は、本発明の一実施例として、論理
セル１の構成の一例を示す図である。図１２を参照し
て、論理セル１は、故障のセルフチェッキングを可能と
するために、２線式論理で実現され、肯定線と否定線の
ためにそれぞれ同一の回路が実装されている。メモリイ
ンターフェース付きＤフリップフロップ２４と、４入力
ルックアップ・テーブル２５と、２線式符号チェッカ２
６と、マルチプレクサ２７と、プログラム情報を記憶す
るＳＲＡＭ２９と、から構成されている。

【００８６】論理セル１は、隣接する４つの論理セルか
らの４つの入力（ＥＩ，ＥＩＢ）、（ＷＩ，ＷＩＢ）、
（ＮＩ，ＮＩＢ）、（ＳＩ，ＳＩＢ）を持ち、隣接する
４つの論理セルへの４つの出力（ＥＯ，ＥＯＢ）、（Ｗ
Ｏ，ＷＯＢ）、（ＮＯ，ＮＯＢ）、（ＳＯ，ＳＯＢ）を
備えている。各入力及び出力はそれぞれ２線式符号に基
づいて、肯定線と否定線の二本の線からなる。

【００８７】これら４つの入力はルックアップ・テーブ
ル２５に入力される。ルックアップ・テーブル２５とし
て、肯定線用と否定線用の２つのルックアップ・テーブ
ルがある。ルックアップ・テーブル２５は４つの入力を
接続されたＳＲＡＭ２９のアドレスと解釈して、対応す
るＳＲＡＭ２９の内容を出力する。ＳＲＡＭ２９の内容
を変えることにより、任意の４入力論理関数を実現でき
る。

【００８８】ルックアップ・テーブル２５の出力はフリ
ップフロップ２４とマルチプレクサ２８に入力される。
マルチプレクサ２８は、ルックアップ・テーブル２５の
出力をそのまま出力するか、フリップフロップ２４に記
憶してから出力するかを接続されたＳＲＡＭ２９の内容
により決定する。

【００８９】マルチプレクサ２８の出力は、マルチプレ
クサ２７に入力される。マルチプレクサ２７は論理セル
の４つの出力（ＥＯ，ＥＯＢ）、（ＷＯ，ＷＯＢ）、
（ＮＯ，ＮＯＢ）、（ＳＯ，ＳＯＢ）に対して、入力
（ＥＩ，ＥＩＢ）、（ＷＩ，ＷＩＢ）、（ＮＩ，ＮＩ
Ｂ）、（ＳＩ，ＳＩＢ）をそのまま出力するか、マルチ
プレクサ２８からの出力を出力するかを接続されたＳＲ
ＡＭ２９の内容により決定する。

【００９０】上記のように、論理セル１の機能は、ＳＲ
ＡＭ２９の内容によりプログラムされる。ＳＲＡＭ２９
は論理セルアレイ２において個別にアドレスが割り当て
られており、通常のＳＲＡＭと同様に読み書きすること
ができる。

【００９１】論理セル１同士の相互接続は、図１４に示
すようなものとなる。すなわち、図中、上側に隣接する
論理セルの出力（ＳＯ，ＳＯＢ）と自論理セルの入力
（ＮＩ，ＮＩＢ）、上側に隣接する論理セルの入力（Ｓ
Ｉ，ＳＩＢ）と自論理セルの出力（ＮＯ，ＮＯＢ）、下
側に隣接する論理セルの出力（ＮＯ，ＮＯＢ）と自論理
セルの入力（ＳＩ，ＳＩＢ）、下側に隣接する論理セル
の入力（ＮＩ，ＮＩＢ）と自論理セルの出力（ＳＯ，Ｓ
ＯＢ）、右側に隣接する論理セルの出力（ＷＯ，ＷＯ
Ｂ）と自論理セルの入力（ＥＩ，ＥＩＢ）、右側に隣接
する論理セルの入力（ＷＩ，ＷＩＢ）と自論理セルの出
力（ＥＯ，ＥＯＢ）、左側に隣接する論理セルの出力
（ＥＯ，ＥＯＢ）と自論理セルの入力（ＷＩ，ＷＩ
Ｂ）、左側に隣接する論理セルの入力（ＥＩ，ＥＩＢ）
と自論理セルの出力（ＷＯ，ＷＯＢ）が接続される。

【００９２】再び図１２を参照して、４つの入力（Ｅ
Ｉ，ＥＩＢ）、（ＷＩ，ＷＩＢ）、（ＮＩ，ＮＩＢ）、
及び（ＳＩ，ＳＩＢ）は、また、行方向の隣接論理セル
からの入力（ＥＩ，ＥＩＢ）、（ＷＩ，ＷＩＢ）と列方
向の隣接論理セルからの入力（ＮＩ，ＮＩＢ）、（Ｓ
Ｉ，ＳＩＢ）とに分けて、それぞれ２線式符号チェッカ
２６に入力される。

【００９３】２線式符号チェッカ２６は、クロック信号
ＳＣＬＫの立上がりのタイミングで（ＥＩ，ＥＩＢ）、
（ＷＩ，ＷＩＢ）、（ＮＩ，ＮＩＢ）、（ＳＩ，ＳＩ
Ｂ）がそれぞれ２線式符号語であるか非符号であるかを
判定することで、隣接する論理セルの故障を検出する。
すなわち、（ＥＩ，ＥＩＢ）、（ＷＩ，ＷＩＢ）、（Ｎ
Ｉ，ＮＩＢ）、（ＳＩ，ＳＩＢ）の値がそれぞれ（論理
“０”、論理“１”）または（論理“１”、論理
“０”）であるときは、２線式の符号語であることか
ら、故障は存在しないと判断する。

【００９４】（ＥＩ，ＥＩＢ）、（ＷＩ，ＷＩＢ）、
（ＮＩ，ＮＩＢ）、（ＳＩ，ＳＩＢ）の値が、それぞれ
（論理“０”、論理“０”）または（論理“１”、論理
“１”）であるときは、２線式の非符号語であることか
ら、故障が発生したと判断する。

【００９５】これにより、論理セルは行方向に隣接する
論理セルの故障と、列方向に隣接する論理セルの故障を
別々に検出することができる。判定結果は、行方向の隣
接論理セルの故障は信号線Ｃ４０で、列方向の隣接論理
セルの故障は信号線Ｃ４１を通じて出力される。

【００９６】本実施例では、このように入力に２線式符
号チェッカ２６を接続することにより、隣接する論理セ
ルの故障を検出しているが、出力に２線式符号チェッカ
２６を接続して、自論理セルの故障を検出してもよい。

【００９７】図１３は、本発明の一実施例として、図１
２を参照して説明した上記論理セル１による論理セルア
レイ２の構成を示す図である。

【００９８】図１３を参照して、本実施例においては、
論理セル１を格子状に接続しアレイを構成する。この論
理セルアレイ２は、論理セル１が、行方向５セル、列方
向５セルのアレイの構成とされているが、アレイの大き
さはこの限りでない。

【００９９】図１３に示すように、行方向の隣接論理セ
ルの故障を検出する２線式符号チェッカ２６の出力Ｃ４
０は、その論理セルが属する論理セルの行ごとにプリチ
ャージバスＣ２６〜Ｃ３０のいずれかにまとめて接続さ
れる。

【０１００】また、列方向の隣接論理セルの故障を検出
する２線式符号チェッカ２６の出力Ｃ４１は、その論理
セルが属する論理セルの列ごとにプリチャージバスＣ３
１〜Ｃ３５のいずれかにまとめて接続される。

【０１０１】プリチャージバスＣ２６〜Ｃ３５は、修復
制御回路９に入力される。修復制御回路９は、これによ
り、故障が発生した論理セルを含む論理セルの行または
列を特定することができる。

【０１０２】故障の修復は、上記第４の実施の形態で説
明した故障の修復のための再プログラミングの第２の例
（図１０参照）のように、故障した論理セルを含む論理
セルの行または列を未使用の冗長論理セルの行または列
に向けて、正常な論理セルへ機能を移管していくことで
行うことができる。

【０１０３】本実施例においては、プリチャージバスＣ
２６〜Ｃ３０により、故障の発生が伝えられた場合に
は、論理セルの行単位で列方向に機能の移管を行う。ま
たプリチャージバスＣ３１〜Ｃ３５により故障の発生が
伝えられた場合には、論理セルの列単位で行方向に機能
の移管を行う。これは、修復制御回路９が、データの転
送元のメモリのアドレスを、論理セルアレイ２に発行し
てデータを読み出し、次に、データの転送先のアドレス
を発行して先に読み出したデータを書き込むことで行わ
れる。

【０１０４】最後に、修復後の状態を示した図１０
（Ｂ）のように、故障した論理セルを含む論理セルの行
（または列）を跨ぐように、上下（または左右）に隣接
する論理セルの行（または列）同士を接続する必要があ
る。

【０１０５】本実施例では、故障が発生した論理セルを
含む論理セルの行（または列）に含まれる論理セルの出
力を決定するマルチプレクサ２７をプログラムすること
で、行うことができる。具体的には、論理セル１の行単
位で列方向に修復するときには、出力（ＳＯ，ＳＯＢ）
に接続されたマルチプレクサ２７を入力（ＮＩ，ＮＩ
Ｂ）の値を出力するようにプログラムし、出力（ＮＯ，
ＮＯＢ）に接続されたマルチプレクサ２７を入力（Ｓ
Ｉ，ＳＩＢ）の値を出力するようにプログラムする。

【０１０６】これが可能なのは、本実施例においては、
行方向の隣接論理セルが故障したときの、論理セル１の
行単位で列方向に再プログラムする場合には、少なくと
も出力（ＳＯ，ＳＯＢ）に接続されたマルチプレクサ２
７と出力（ＮＯ，ＮＯＢ）に接続されたマルチプレクサ
２７は正常だからである。仮に、出力（ＳＯ，ＳＯＢ）
に接続されたマルチプレクサ２７や出力（ＮＯ，ＮＯ
Ｂ）に接続されたマルチプレクサ２７が故障を起こして
いれば、上下に隣接する論理セルによってその故障は検
出され、論理セルの列単位で行方向に修復されることに
なる。

【０１０７】同様に、論理セルの列単位で行方向に修復
するときには、出力（ＥＯ，ＥＯＢ）に接続されたマル
チプレクサ２７を入力（ＷＩ，ＷＩＢ）の値を出力する
ようにプログラムし、出力（ＷＯ，ＷＯＢ）に接続され
たマルチプレクサ２７を入力（ＥＩ，ＥＩＢ）の値を出
力するようにプログラムを行う。

【０１０８】本実施例は、修復の際に、上記のような方
法で論理セル間の接続を行うことができるので、修復の
ための特別な配線資源を準備しなくてもよいという利点
がある。

【０１０９】また、本実施例の論理セル１に内蔵される
フリップフロップには、その記憶内容をＳＲＡＭ２９と
同様の手順で読み書きできる手段を付加しており、また
固有のアドレスが割り当てられているので、修復の際
に、プログラム情報を記憶するＳＲＡＭ２９と同様にそ
の記憶内容を転送することが可能である。このため、修
復が終了した後に、再びクロック信号ＣＣＬＫの動作を
再開することで、故障が発生する前の処理をそのまま続
行することができる。

【０１１０】

【発明の効果】以上説明したように、本発明によれば、
セルフチェッキング回路で実現したプログラマブル論理
回路で、論理回路を構成することにより、回路設計者
は、フォールトトレラントに関する特別の知識やフォー
ルトトレラント化のための特別の設計することなしに、
フォールトトレラントな論理回路を実現することができ
るという効果を奏する。また、本発明によれば、従来の
プログラマブル論理回路に比べて信頼性の高いプログラ
マブル論理回路を得ることができる。

【０１１１】さらに、本発明によれば、故障した論理セ
ルの機能を再プログラムにより正常な論理セルで代替で
きるので、複数の故障にも対応できるとともに、冗長回
路の回路量を低減することができるという効果を奏す
る。

【図面の簡単な説明】

【図１】本発明の実施の形態の構成原理を説明するため
の図である。

【図２】本発明の第１の実施の形態の構成を示す図であ
る。

【図３】本発明の第１の実施の形態の別の構成例を示す
図である。

【図４】本発明の第２の実施の形態の構成を示す図であ
る。

【図５】本発明の第２の実施の形態の動作を説明するた
めの波形図である。

【図６】本発明の第２の実施の形態の動作を説明するた
めの波形図である。

【図７】一般的な順序回路の構成を示す図である。

【図８】本発明の第３の実施の形態の構成を示す図であ
る。

【図９】本発明の実施の形態における故障の修復のため
の再プログラミングの第１の例を示す。

【図１０】本発明の実施の形態における故障の修復のた
めの再プログラミングの第２の例を示す。

【図１１】本発明の一実施例の構成を示す図である。

【図１２】本発明の一実施例を説明するための図であ
り、セルフチェッキングプログラマブル論理セルの構成
例を示す図である。

【図１３】本発明の一実施例を説明するための図であ
り、セルフチェッキングプログラマブル論理セルアレイ
の構成を示す図である。

【図１４】本発明の一実施例を説明するための図であ
り、セルフチェッキング論理セルの接続を示す図であ
る。

【符号の説明】

１、１０、１３、１４セルフチェッキングプログラマ
ブル論理セル２セルフチェッキングプログラマブル論理セルアレイ３故障発生時の制御回路４フォールトトレラント論理回路７クロック制御回路９修復制御回路２４フリップフロップ２５ルックアップ・テーブル２６２線式符号チェッカ２７、２８マルチプレクサ２９ＳＲＡＭＣ１、Ｃ２６〜Ｃ３５故障発生を伝える信号線Ｃ２、Ｃ３、Ｃ４クロック信号線

Claims

【特許請求の範囲】

【請求項１】セルフチェッキング機能を具備してなるプ
ログラマブル論理セルを複数備えることによりプログラ
マブル論理回路を構成したことを特徴とする論理回路。
【請求項２】セルフチェッキング回路により構成されて
なるプログラマブル論理セル（「セルフチェッキング・
プログラマブル論理セル」という）の故障検出の結果に
基づき故障の有無を外部に出力する手段を備えたことを
特徴とする請求項１記載の論理回路。
【請求項３】前記セルフチェッキングプログラマブル論
理セルに含まれるフリップフロップを動作させるクロッ
ク信号を発生し、前記セルフチェッキングプログラマブ
ル論理セルに故障が検出された際に、前記クロック信号
を停止する機能手段を有するクロック制御手段を、備え
たことを特徴とする請求項１又は２記載の論理回路。
【請求項４】前記クロック制御手段が、該故障が一時的
であり、該故障が解消したことを検出した際に、前記ク
ロック信号の供給を再開する手段を備えたことを特徴と
する請求項３記載の論理回路。
【請求項５】前記クロック制御手段が、故障が発生した
ときに、前記フリップフロップに記憶された値が変化す
る前に、前記クロック信号を停止するように構成されて
なることを特徴とする請求項３又は４記載の論理回路。
【請求項６】前記クロック制御手段が、前記クロック信
号に加えて、前記クロック信号（「第１のクロック信
号」という）よりも位相の進んだ第２のクロック信号を
発生し、該第２のクロック信号に基づいて故障検出を行
うことにより前記第１のクロック信号の停止を行う、こ
とを特徴とする請求項５記載の論理回路。
【請求項７】プログラマブル論理回路のプログラム情報
が、書き換え可能なメモリにより記憶され、且つ前記ク
ロック制御手段とプログラマブル論理回路の再プログラ
ムを行う手段を備えたことを特徴とする請求項１〜６の
いずれか一に記載の論理回路。
【請求項８】前記再プログラムを行う手段が、故障が発
生した論理セルの機能を正常な論理セルで代替すること
で故障の修復を行い、故障前の回路機能を回復すること
を特徴とする請求項７記載の論理回路。
【請求項９】前記プログラム情報を記憶する書き換え可
能なメモリには、それぞれ固有のアドレスが割り当てら
れており、前記再プログラムを行う手段が、読み出しを行うメモリ
のアドレスを指定して、前記メモリの内容を読み出し、
書き込みを行うメモリのアドレスを指定して先に読み出
した前記メモリの内容を書き込むことで再プログラムを
行うことを特徴とする請求項７又は８記載の論理回路。
【請求項１０】前記プログラム情報を記憶する書き換え
可能なメモリに加えて、論理セルに内蔵するフリップフ
ロップにも固有のアドレスが割り当てられ、前記書き換
え可能なメモリと同様の手順で記憶された内容を読み書
きする手段を備えたことを特徴とする請求項９記載の論
理回路。
【請求項１１】セルフチェッキングプログラマブル論理
セルの故障検出結果が、セルフチェッキングプログラマ
ブル論理セルの行または列でまとめて、行または列単位
で前記再プログラムを行う手段に、伝達されることを特
徴とする請求項７〜１０のいずれか一に記載の論理回
路。
【請求項１２】前記再プログラムを行う手段が、前記論
理セルの行または列単位で伝達された故障検出結果に基
づいて、行または列単位でデータ転送を行うことによ
り、故障の修復を行うことを特徴とする請求項１１記載
の論理回路。
【請求項１３】故障修復のために未使用の冗長論理セル
の行または列を予め用意しておき、故障した論理セルを含む論理セルの行または列と、前記
冗長論理セルの行または列との間にある、使用中の論理
セルの行または列を、前記冗長論理セルの行または列に
向けて、平行移動していくことで、故障の修復を行うこ
とを特徴とする請求項１２記載の論理回路。
【請求項１４】前記セルフチェッキングプログラマブル
論理セルが、行方向からと列方向からの入力を、それぞ
れ別々に検査し、行方向に隣接する論理セルの故障と、
列方向に隣接する論理セルの故障をそれぞれ別々に検出
する、ことを特徴とする請求項１〜１３のいずれか一に
記載の論理回路。